JP2002329811A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2002329811A
JP2002329811A JP2001130215A JP2001130215A JP2002329811A JP 2002329811 A JP2002329811 A JP 2002329811A JP 2001130215 A JP2001130215 A JP 2001130215A JP 2001130215 A JP2001130215 A JP 2001130215A JP 2002329811 A JP2002329811 A JP 2002329811A
Authority
JP
Japan
Prior art keywords
semiconductor element
semiconductor device
back surface
semiconductor
interposer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001130215A
Other languages
English (en)
Inventor
Koji Inoue
広司 井上
Masaichi Orimo
政一 織茂
Akira Okada
晃 岡田
Hideichiro Fukunaga
秀一郎 福永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2001130215A priority Critical patent/JP2002329811A/ja
Publication of JP2002329811A publication Critical patent/JP2002329811A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 本発明は表面実装型の半導体装置及びその製
造方法に関し、樹脂バリの発生を抑制すると共に半導体
素子の損傷を防止することを課題とする。 【解決手段】 電極パッド30を有する半導体素子22
と、この半導体素子22がポスト材25を介して接合さ
れると共に半田ボール27が配設されたインターポーザ
23と、電極パッド30とインターポーザ23とを電気
的に接続するAuワイヤ26Aと、少なくとも半導体素
子22とAuワイヤ26Aとの接続位置を封止する封止
樹脂24とを具備する半導体装置において、半導体素子
22の背面22aに外部に向け露出する背面コート部材
29を設けた構成とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に表面実装型の半導体装置及びその
製造方法に関する。
【0002】一般に、表面実装型の半導体装置として、
BGA(Ball Grid Array)或いはCSP(Chip Size Pack
age) タイプの半導体装置が知られている。これらの各
タイプの半導体装置は、外部接続端子としてボール状の
突起電極(バンプ)を用いており、この突起電極を実装
基板に接合させることにより実装基板等に実装される。
【0003】また近年では、半導体装置の更なる小型化
を図るため、また放熱特性の向上を図るために、半導体
素子の背面を封止樹脂(樹脂パッケージ)から露出した
タイプの半導体装置も提供されている。
【0004】
【従来の技術】図1及び図2は、従来の一例である半導
体装置1を示している。図1は半導体装置1の断面図で
あり、図2は半導体装置1の平面図である。半導体装置
1は、大略すると半導体素子2,インターポーザ3,及
び封止樹脂4等により構成されている。
【0005】半導体素子2は、フェイスダウンでインタ
ーポーザ3に搭載された構成とされている。具体的に
は、半導体素子2は、接着剤としても機能するポスト材
5を用いてインターポーザ3に搭載される。ポスト材5
は、所定の高さを有しており、よって半導体素子2とイ
ンターポーザ3との間には、ポスト材5の高さ分の空間
が形成される。
【0006】また、半導体素子2とインターポーザ3
は、Auワイヤ6により電気的に接続されている。ま
た、インターポーザ3には外部接続端子となる半田ボー
ル7が設けられており、よって半導体素子2はAuワイ
ヤ6及びインターポーザ3を介して半田ボール7と接続
される。
【0007】封止樹脂4は、Auワイヤ6が半導体素子
2とインターポーザ3を接続する領域、及び半導体素子
2の背面2aを除く各面を封止するよう配設されてい
る。このように、半導体素子2の背面2aを封止樹脂4
から露出させることにより、半導体装置1の小型化を図
ることができると共に、半導体素子2で発生する熱を効
率良く放熱させることができる。
【0008】
【発明が解決しようとする課題】図3は、図1及び図2
に示した半導体装置1の製造方法を説明するための図で
ある。特に同図では、封止樹脂4を形成する封止工程を
示している。この封止工程では、インターポーザ3に搭
載されると共にAuワイヤ6が配設された半導体素子2
を金型10(上金型10Aと下金型10Bとにより構成
される)内に装着する。続いて、封止樹脂4を金型10
のキャビティ11内に装填し、これにより封止樹脂4を
トランスファーモールドにより一括形成する。この際、
半導体装置1は半導体素子2の背面2aを露出した構成
であるため、背面2aは上金型10Aのキャビティ11
に直接当接した状態でトランスファーモールドが行なわ
れる。
【0009】しかしながら、従来構成の半導体装置1及
びその製造方法では、トランスファーモールドで封止樹
脂4を形成する際、本来的には全面が露出される筈の背
面2aに、薄い樹脂バリ9が発生してしまうという問題
点があった。
【0010】これは、トランスファーモールド時の封止
樹脂4の注入圧力が非常に高いこと、また半導体素子2
が非弾性体(シリコン)であるために、図3に示すよう
に半導体素子2の装着時に金型10のキャビティ11と
半導体素子2の背面2aとの間に微小な間隙12が発生
する可能性があることによる。
【0011】図3に示すようにキャビティ11と背面2
aとの間に間隙12が存在すると、高い圧力で注入され
る封止樹脂4はこの間隙12内に侵入し、結果として図
2に示されるように背面2aの外周近傍に樹脂バリ9が
形成されてしまう。このように樹脂バリ9が形成された
場合、通常半導体装置1の背面(図1及び図2の例で
は、半導体素子2の背面2a)に形成される捺印8(半
導体装置1の所定情報を記録する)の形成エリアが狭く
なってしまう。
【0012】また、従来のように封止樹脂4の形成時
に、比較的硬い半導体素子2の背面2aが金型10に直
接当接する構成では、金型10のキャビティ11の表面
加工(例えば、離型剤等)が剥がれ易いという問題点も
あった。
【0013】更に、半導体素子2の背面2aが封止樹脂
4から露出した構成では、半導体装置1の製造時、試験
時、梱包時、或いは顧客での実装時等において、ハンド
リングマシン等が背面2aに接触すると、この接触によ
る機械的ストレスにより半導体装置1が損傷するおそれ
があるという問題点もあった。
【0014】本発明は上記の点に鑑みてなされたもので
あり、樹脂バリの発生を抑制すると共に半導体素子の損
傷を防止しうる半導体装置及びその製造方法を提供する
ことを目的とする。
【0015】
【課題を解決するための手段】上記の課題を解決するた
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。
【0016】請求項1記載の発明は、複数の電極パッド
を有する半導体素子と、該半導体素子がポスト材を介し
て接合されると共に外部接続端子が配設されたインター
ポーザと、前記電極パッドと前記インターポーザとを電
気的に接続する接続部材と、少なくとも前記半導体素子
と接続部材との接続位置を封止する封止樹脂とを具備す
る半導体装置において、前記半導体素子の背面に、外部
に向け露出する背面コーティング部材を設けたことを特
徴とするものである。
【0017】また、請求項2記載の発明は、請求項1記
載の半導体装置において、前記背面コーティング部材の
厚さを10μm以上30μm以下に設定したことを特徴
とするものである。
【0018】また、請求項3記載の発明は、請求項1ま
たは2記載の半導体装置において、前記背面コーティン
グ部材は弾性を有する材質とされていることを特徴とす
るものである。
【0019】また、請求項4記載の発明は、請求項1乃
至3のいずれか1項に記載の半導体装置において、前記
背面コーティング部材上に捺印がされていることを特徴
とするものである。
【0020】また、請求項5記載の発明は、請求項1乃
至4のいずれか1項に記載の半導体装置において、前記
背面コーティング部材の外周部が、前記封止樹脂により
保持されていることを特徴とするものである。
【0021】また、請求項6記載の発明に係る半導体装
置の製造方法は、半導体素子の背面に弾性を有する背面
コート部材を形成する工程と、該背面コート部材が形成
された半導体素子を個々の半導体素子にダイシングする
工程と、該半導体素子とインターポーザを接着部材とし
て機能するポスト材により接合すると共に、前記半導体
素子と前記インターポーザとを電気的に接続する工程
と、少なくとも前記半導体素子と接続部材との接続位置
を封止するよう、かつ前記背面コート部材を外部に向け
露出するよう封止樹脂を形成する工程とを有することを
特徴とするものである。
【0022】また、請求項7記載の発明は、請求項6記
載の半導体装置の製造方法において、前記背面コート部
材を前記半導体素子の背面にスピンコート法を用いて形
成したことを特徴とするものである。
【0023】また、請求項8記載の発明は、請求項6記
載の半導体装置の製造方法において、前記背面コート部
材を前記半導体素子の背面に印刷法を用いて形成したこ
とを特徴とするものである。
【0024】また、請求項9記載の発明は、請求項6記
載の半導体装置の製造方法において、前記背面コート部
材としてシート状のコート部材を用い、該シート状の背
面コート部材を前記半導体素子の背面に貼着したことを
特徴とするものである。
【0025】また、請求項10記載の発明は、請求項6
乃至9のいずれか1項に記載の半導体装置の製造方法に
おいて、前記封止樹脂の形成後、前記背面コート部材に
捺印処理を行なうことを特徴とするものである。
【0026】上記した各手段は、次のように作用する。
【0027】請求項1記載の発明によれば、半導体素子
の背面に背面コーティング部材を設け、この背面コーテ
ィング部材が外部に向け露出するよう構成したため、半
導体素子の背面は背面コーティング部材により保護され
る。これにより、例えばハンドリング装置等が半導体装
置に接触する際、その機械的ストレスを緩和することが
可能となり、半導体素子の損傷を抑制することができ
る。
【0028】また、請求項2記載の発明のように、背面
コーティング部材の厚さは10μm以上30μm以下に
設定することが望ましく、この厚さとすることにより半
導体素子の背面保護を確実に行なうことができる。
【0029】また、請求項3記載の発明によれば、背面
コーティング部材が弾性を有する材質とされることによ
り、この背面コーティング部材は緩衝材として機能す
る。このため、半導体素子の背面に外力が印加されて
も、この外力は背面コーティング部材が弾性変形するこ
とにより吸収されるため、半導体素子の損傷を防止する
ことができる。
【0030】また、請求項4記載の発明によれば、背面
コーティング部材上に捺印をしたことにより、半導体素
子の背面に直接捺印を行なう構成に比べ、捺印の視認性
を向上させることができる。
【0031】また、請求項5記載の発明によれば、背面
コーティング部材の外周部を封止樹脂により保持した構
成としたことにより、背面コーティング部材が半導体素
子から離脱することを防止でき、半導体装置の信頼性を
向上させることができる。
【0032】また、請求項6記載の発明によれば、半導
体素子の背面に弾性を有する背面コート部材を形成した
後に、封止樹脂を形成する工程を実施するため、封止樹
脂を形成するのに使用する金型は直接半導体素子に接触
することはなく、金型は弾性を有した背面コート部材に
当接した状態で樹脂の封止処理を行なうこととなる。こ
のため、金型と半導体素子との間に微小な間隙が形成さ
れることを防止でき、よって半導体素子の背面にバリが
発生することを防止することができる。また、金型は弾
性を有する背面コート部材と当接するため、金型の表面
加工の擦れによる剥がれを抑制することができる。
【0033】また、請求項7記載の発明のように、背面
コート部材はスピンコート法を用いて形成してもよい。
また、請求項8記載の発明のように、背面コート部材は
印刷法を用いて形成してもよい。また、請求項9記載の
発明のように、背面コート部材としてシート状のコート
部材を用い、このシート状の背面コート部材を半導体素
子の背面に貼着する構成としてもよい。
【0034】また、請求項10記載の発明によれば、封
止樹脂の形成後、背面コート部材に捺印処理を行なうこ
とにより、捺印の視認性を向上させることができる。
【0035】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
【0036】図4及び図5は、本発明の一実施例である
半導体装置20を説明するための図である。図4は半導
体装置20の断面図であり、図ポスト材5は半導体装置
20の平面図である。
【0037】半導体装置20は、大略すると半導体素子
22,インターポーザ23,封止樹脂24等により構成
されている。半導体素子22は例えばD−RAM等のメ
モリ素子であり、中央部分に電極パッド30が形成され
た構成とされている。この半導体素子22は、後述する
ポスト材25によりインターポーザ23上に搭載され
る。
【0038】この搭載の際、半導体素子22の回路形成
面(即ち、電極パッド30の形成面)は、インターポー
ザ23に対向するよう配設される。即ち、半導体素子2
2はインターポーザ23にフェイスダウン構造で搭載さ
れる構成とされている。
【0039】インターポーザ23は、半導体素子22と
後述する半田ボール27とを電気的に接続する機能する
ものであり、上部より絶縁性樹脂よりなる基材31,配
線層32,及び絶縁層33が積層された構成とされてい
る。基材31は例えばポリイミドにより形成されてお
り、半導体素子22の電極パッド30と対向する位置に
は中央開口42(図9参照)が形成されている。配線層
32は例えば銅箔を所定のパターンに形成したものであ
り、その内側端部と電極パッド30との間にはAuワイ
ヤ26がワイヤーボンディングされると共に他端部には
半田ボール27が接合される。
【0040】この配線層32と電極パッド30との間に
Auワイヤ26を配設する際、前記のように半導体素子
22はインターポーザ23にフェイスダウンされた状態
で搭載される構成とされているため、Auワイヤ26の
ループ高さを低く、かつその長さを短くすることができ
る。よって、半導体装置20の小型・低背化を図ること
ができると共に、半導体素子22とインターポーザ23
間における電気特性(特に、高周波特性)の向上を図る
ことができる。
【0041】一方、絶縁層33は感光性を有した絶縁性
樹脂であり、半田ボール27の接合位置には小孔43
(図9参照)が形成されている。また、Auワイヤ26
が配線層32と接合される部位においても、絶縁層33
は取り除かれた構成とされている。この絶縁層33は、
配線層32を保護する機能を奏する。
【0042】上記のように、インターポーザ23とし
て、ポリイミドテープよりなる基材31、配線層32,
及び絶縁層33を積層した構造のものを用いたことによ
り、インターポーザ23はTAB(Tape Automated Bond
ing)テープと同様の構成となる。よって、配線層32を
高密度に形成することが可能となり、半導体装置20の
小型化及び半導体素子22の多ピン化に対応することが
できる。
【0043】半田ボール27は、外部接続端子として機
能するものである。この半田ボール27は、絶縁層33
に形成された小孔43を介して配線層32と接合され、
これにより半導体素子22はAuワイヤ26,インター
ポーザ23を介して半田ボール27と電気的に接続され
た構成となる。
【0044】ポスト材25は、例えば熱硬化性の樹脂に
より形成されている。この熱硬化性樹脂よりなるポスト
材25は加熱処理されることにより接着力が発生し、そ
の下面はインターポーザ23に接着し、また上面は半導
体素子22と接着する。そして、その後冷却することに
より、半導体素子22はポスト材25を介してインター
ポーザ23に搭載された状態となる。
【0045】このように、ポスト材25により半導体素
子22とインターポーザ23とを接合することにより、
半導体素子22とインターポーザ23との固定を確実に
行なうことができる。また、この固定状態において、半
導体素子22とインターポーザ23との間には、ポスト
材25の高さに対応した空間部が形成される。
【0046】封止樹脂24は、少なくとも半導体素子2
2とインターポーザ23とを接続するAuワイヤ26を
封止するよう配設されている。具体的には、封止樹脂2
4は半導体素子22の背面22aを除いた他の全ての面
を覆うよう形成されている。
【0047】この封止樹脂24は、後述するように金型
45を用いてトランスファーモールドすることにより形
成される。この際、前記したように半導体素子22とイ
ンターポーザ23との間にはポスト材25により空間部
が形成されているため、モールド時に封止樹脂24は半
導体素子22とインターポーザ23との離間部分内にも
充填される。
【0048】ところで、半導体装置20は半導体素子2
2が動作することにより交番的に熱が発生する。また、
半導体素子22と、半導体装置20を実装する実装基板
(図示せず)との熱膨張率は異なっている。このため半
導体素子22と実装基板との熱膨張差に起因して、半導
体装置20と実装基板との接合位置(即ち、半田ボール
27による接合位置)に発生する応力が問題となる。
【0049】しかしながら、本実施例では封止樹脂24
の熱膨張率を実装基板の熱膨張率と整合させた構成とし
ている。この封止樹脂24の熱膨張率の調整は、封止樹
脂24に混入するフィラーの種類及び混入量により制御
することが可能である。よって、フィラーの制御を行な
い封止樹脂24と実装基板の熱膨張率を略等しくするこ
とにより、実装基板と封止樹脂との間における熱膨張差
を実質的に無くすことができ、半田ボール27に接合不
良が発生することを防止できる。これにより、半導体装
置20の実装信頼性の向上を図ることができる。
【0050】ここで、半導体装置20における半導体素
子22の背面22aに注目すると、本実施例では半導体
素子22の背面22aに背面コート部材29が設けられ
た構成とされている。従って、半導体装置20は、半導
体素子22の背面22aが直接外部に露出した構成とは
されておらず、背面22aに配設された背面コート部材
29が外部に向け露出した構成とされている。
【0051】この背面コート部材29は熱硬化性の樹脂
(例えば、エポキシ系の樹脂)であり、半導体素子22
の背面22aの全面を覆うよう形成されている。この背
面コート部材29は、硬化した状態であっても半導体素
子22の材料(シリコン)に比べて大きな弾性を有する
材料が選定されている。また、背面コート部材29の厚
さは、10μm以上30μm以下の範囲に設定されてい
る。
【0052】このように背面コート部材29を設けるこ
とにより、半導体素子22の背面22aは背面コート部
材29により保護された構成となる。よって、半導体装
置20の製造時、試験時、梱包時、或いは顧客での実装
時等において、ハンドリングマシン等が背面22aに接
触し外力が印加されたとしても、この外力は弾性を有し
た背面コート部材29に印加されることとなる。
【0053】従って、この外力により生ずる機械的スト
レス(応力)は、弾性を有した背面コート部材29が弾
性変形することにより緩和され、半導体素子22に直接
印加されることはない。これにより、半導体素子22に
損傷が発生することを防止でき、半導体装置20の信頼
性を向上させることができる。
【0054】この際、上記の機械的ストレスの影響を確
実に無くするためには、背面コート部材29の厚さは1
0μm以上であることが望ましい。また、半導体装置2
0の薄型化を図る面からは、背面コート部材29の厚さ
は30μm以下に設定することが望ましい。
【0055】ところで、半導体装置には製造工場、製造
番号等を示す捺印がされ、この捺印の位置は実装後もこ
れを確認できるように通常半導体装置の背面に選定され
る。しかしながら、図1及び図2を用いて説明した従来
の半導体装置1では、露出した半導体素子2の背面2a
に捺印8を行なっていた。半導体素子2はシリコンであ
るため透明であり、この透明な背面2aに捺印8を行な
っても視認性が悪かった。
【0056】しかしながら本実施例では、図5に示すよ
うに、半導体素子22の背面2aに形成された背面コー
ト部材29上に捺印28を印字する構成とした。背面コ
ート部材29は、上記したように樹脂であり容易に着色
することができる。よって、着色された背面コート部材
29に捺印28を印字することにより、捺印28の視認
性を向上させることができる。
【0057】続いて、上記構成とされた半導体装置20
の製造方法について説明する。図6乃至図11は、半導
体装置20の製造方法を製造工程順に示している。半導
体装置20を製造するには、図6に示すように、先ず予
め回路形成されたウェーハ40の背面側をバックグライ
ンドする(バックグラインド工程)。具体的には、回路
形成されたウェーハ40をステージ35に固定し、その
上で研磨部材36を用いてウェーハ40の背面を研磨す
る。このバックグラインド工程を実施することにより、
ウェーハ40の厚さを半導体装置20に組み込む所定厚
さとする。
【0058】バックグラインド工程が終了すると、続い
てウェーハ40の背面に背面コート部材29を形成する
背面コート処理工程を実施する。本実施例では、ウェー
ハ40の背面に背面コート部材29を形成するのに、図
7に示すようにスピンコート法を用いている。
【0059】このスピンコート法では、ウェーハ40を
モータ38により回転するチャック37に装着して回転
させると共に、ディスペンサー39より背面コート部材
29をウェーハ40の背面に滴下する。滴下された液状
の背面コート部材29は、ウェーハ40が回転している
ため遠心力により伸び広がり、均一の厚さ(10μm以
上30μm以下の範囲)となる。
【0060】背面コート処理工程が終了し、ウェーハ4
0に背面コート部材29が形成されると、図8に示すよ
うにダイシング処理工程が実施され、ウェーハ40はダ
イサ41により各半導体素子22に個片化される。この
ように個片化された半導体素子22(背面コート部材2
9が形成されている)は、図9に示すようにポスト材2
5を介してインターポーザ23に搭載される(チップ搭
載工程)と共に、図10に示すようにAuワイヤ26が
ワイヤーボンディングされる(接続工程)。
【0061】上記のチップ搭載工程及び接続工程が終了
すると、続いて半導体素子22を搭載したインターポー
ザ23は、図11に示すように金型45(上金型45A
と下金型45Bとよりなる)に装着され、封止樹脂24
を形成する封止工程が実施される。この際、半導体素子
22の背面22aには背面コート部材29が配設されて
いるため、装着状態において半導体素子22の背面22
aは直接上金型45Aのキャビティ46に当接すること
はなく、弾性を有した背面コート部材29を介してキャ
ビティ46と対峙する構成となる。そして、この状態に
おいて封止樹脂24が注入され、トランスファーモール
ドが行なわれる。
【0062】このように本実施例では、半導体素子22
の背面22aに弾性を有する背面コート部材29を形成
した後に封止樹脂24を形成するため、封止樹脂24を
形成するのに使用する金型45は硬い半導体素子22に
直接接触することはなく、背面コート部材29に当接し
た状態で封止樹脂24の封止処理を行なうこととなる。
このため、金型45と半導体素子22との間に微小な間
隙が形成されることを防止でき、よって半導体素子22
の背面22aに樹脂バリが発生することを防止できる。
また、金型45は弾性を有する背面コート部材29と当
接するため、金型45の表面加工(例えば、離型加工
等)の擦れによる剥がれを抑制することができる。
【0063】更に、半導体素子22に背面コート部材2
9を形成した後に封止樹脂24を形成することにより、
背面コート部材29の外周部は封止樹脂24により保持
された構成となる(図4及び図5参照)。従って、背面
コート部材29が半導体素子22から離脱することを防
止でき、半導体装置20の信頼性を向上させることがで
きる。
【0064】上記の封止工程が終了すると、封止樹脂2
4が形成された半導体素子22及びインターポーザ23
は金型45から取り出され、インターポーザ23の小孔
43に半田ボール27が配設され、また背面コート部材
29に捺印28が印字され、これにより図4及び図5に
示す半導体装置20が製造される。この際、前記のよう
に捺印28は背面コート部材29に印字されるため、捺
印28の視認性を向上させることができる。
【0065】図12は、本発明者が実施した半導体装置
20の信頼性試験を説明するための図である。本信頼性
試験では、本実施例に係る半導体装置20を基台49上
に装着し、その上部から落下治具48(重さ:5g)を
半導体装置20の背面に異なる高さから落下させ、その
ときの半導体装置20の外観を観察することを行なっ
た。また、比較のために、図1及び図2に示す背面コー
ト部材29を設けない半導体装置1(従来例という)に
ついても同様の実験を実施した。尚、サンプル数はそれ
ぞれ5個とした。
【0066】図13は、上記実験の結果を示している。
同図に示すように、従来例では落下高さ20mm以上の全
てにおいて、外観に傷がついたりクラックが発生したり
した。これに対し、本実施例に係る半導体装置20で
は、落下高さ20mm〜50mmの全てにおいて不良は発生
しなかった。よって、本実験結果より、背面コート部材
29を設けることにより、半導体装置20の信頼性を向
上できることが証明された。
【0067】尚、上記した実施例では、ウェーハ40
(半導体素子22)の背面に背面コート部材29を設け
るのにスピンコート法を用いた例(図7)を示したが、
背面コート部材29の形成はスピンコート法に限定され
るものではない。具体的には、図14に示すように、印
刷法を適用し、スキージ47を用いて背面コート部材2
9をウェーハ40の背面に配設することとしてもよい。
また、図15に示すように、背面コート部材をシード状
とし、このシード状背面コート部材50をウェーハ40
に接着剤を用いて、或いは熱印加することにより直接貼
着する構成としてもよい。
【0068】また、上記した実施例では、半導体素子2
2とインターポーザ23をAuワイヤ26で電気的に接
続した構成を示したが、半導体素子22とインターポー
ザ23の電気的接続はAuワイヤ26に限定されもので
はなく、突起電極(半田バンプ,スタッドバンプ,メッ
キバンプ等)を用いて接続する構成としてもよい。
【0069】
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。
【0070】請求項1及び請求項2記載の発明によれ
ば、半導体素子の背面は背面コーティング部材により保
護されるため、半導体素子に印加される機械的ストレス
を緩和することが可能となり、半導体素子の損傷を抑制
することができる。
【0071】また、請求項3記載の発明によれば、背面
コーティング部材は緩衝材として機能するため、半導体
素子の背面に外力が印加されてもこの外力は背面コーテ
ィング部材が弾性変形することにより吸収され、よって
半導体素子の損傷を防止することができる。
【0072】また、請求項4記載の発明によれば、背面
コーティング部材上に捺印をしたことにより、半導体素
子の背面に直接捺印を行なう構成に比べ、捺印の視認性
を向上させることができる。
【0073】また、請求項5記載の発明によれば、背面
コーティング部材が半導体素子から離脱することを防止
でき、半導体装置の信頼性を向上させることができる。
【0074】また、請求項6乃至請求項9記載の発明に
よれば、金型と半導体素子との間に微小な間隙が形成さ
れることを防止でき、よって半導体素子の背面にバリが
発生することを防止することができる。また、金型は弾
性を有する背面コート部材と当接するため、金型の表面
加工の擦れによる剥がれを抑制することができる。
【0075】また、請求項10記載の発明によれば、封
止樹脂の形成後、背面コート部材に捺印処理を行なうこ
とにより、捺印の視認性を向上させることができる。
【図面の簡単な説明】
【図1】従来の一例である半導体装置の断面図である。
【図2】従来の一例である半導体装置の平面図である。
【図3】従来の一例である半導体装置の製造方法を説明
するための図である。
【図4】本発明の一実施例である半導体装置の断面図で
ある。
【図5】本発明の一実施例である半導体装置の平面図で
ある。
【図6】本発明の一実施例である半導体装置の製造方法
を説明するための図であり、バックグラインド工程を説
明するための図である。
【図7】本発明の一実施例である半導体装置の製造方法
を説明するための図であり、背面コート処理工程を説明
するための図である。
【図8】本発明の一実施例である半導体装置の製造方法
を説明するための図であり、ダイシング処理工程を説明
するための図である。
【図9】本発明の一実施例である半導体装置の製造方法
を説明するための図であり、チップ搭載工程を説明する
ための図である。
【図10】本発明の一実施例である半導体装置の製造方
法を説明するための図であり、接続工程を説明するため
の図である。
【図11】本発明の一実施例である半導体装置の製造方
法を説明するための図であり、封止工程を説明するため
の図である。
【図12】本発明の一実施例である半導体装置の信頼性
試験方法を説明するための図である。
【図13】本発明の一実施例である半導体装置の効果を
説明するための図である。
【図14】背面コート処理工程の他実施例を説明すため
の図である(その1)。
【図15】背面コート処理工程の他実施例を説明すため
の図である(その2)。
【符号の説明】
20 半導体装置 22 半導体素子 23 インターポーザ 24 封止樹脂 25 ポスト材 26 Auワイヤ 27 半田ボール 28 捺印 29 背面コート部材 36 研磨部材 39 ディスペンサー 40 ウェーハ 41 ダイサ 45 金型 45A 上金型 45B 下金型 46 キャビティ 47 スキージ 50 シード状背面コート部材
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 晃 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 福永 秀一郎 鹿児島県薩摩郡入来町副田5950番地 株式 会社九州富士通エレクトロニクス内 Fターム(参考) 5F044 LL13 RR08 RR18 RR19 5F061 AA02 CA05 CA12 CA21 CB13 GA01

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】複数の電極パッドを有する半導体素子と、 該半導体素子がポスト材を介して接合されると共に外部
    接続端子が配設されたインターポーザと、 前記電極パッドと前記インターポーザとを電気的に接続
    する接続部材と、 少なくとも前記半導体素子と接続部材との接続位置を封
    止する封止樹脂とを具備する半導体装置において、 前記半導体素子の背面に、外部に向け露出する背面コー
    ティング部材を設けたことを特徴とする半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、 前記背面コーティング部材の厚さを10μm以上30μ
    m以下に設定したことを特徴とする半導体装置。
  3. 【請求項3】 請求項1または2記載の半導体装置にお
    いて、 前記背面コーティング部材は弾性を有する材質とされて
    いることを特徴とする半導体装置。
  4. 【請求項4】 請求項1乃至3のいずれか1項に記載の
    半導体装置において、 前記背面コーティング部材上に捺印がされていることを
    特徴とする半導体装置。
  5. 【請求項5】 請求項1乃至4のいずれか1項に記載の
    半導体装置において、 前記背面コーティング部材の外周部が、前記封止樹脂に
    より保持されていることを特徴とする半導体装置。
  6. 【請求項6】 半導体素子の背面に弾性を有する背面コ
    ート部材を形成する工程と、 該背面コート部材が形成された半導体素子を個々の半導
    体素子にダイシングする工程と、 該半導体素子とインターポーザを接着部材として機能す
    るポスト材により接合すると共に、前記半導体素子と前
    記インターポーザとを電気的に接続する工程と、 少なくとも前記半導体素子と接続部材との接続位置を封
    止するよう、かつ前記背面コート部材を外部に向け露出
    するよう封止樹脂を形成する工程と、を有することを特
    徴とする半導体装置の製造方法。
  7. 【請求項7】 請求項6記載の半導体装置の製造方法に
    おいて、 前記背面コート部材を前記半導体素子の背面にスピンコ
    ート法を用いて形成したことを特徴とする半導体装置の
    製造方法。
  8. 【請求項8】 請求項6記載の半導体装置の製造方法に
    おいて、 前記背面コート部材を前記半導体素子の背面に印刷法を
    用いて形成したことを特徴とする半導体装置の製造方
    法。
  9. 【請求項9】 請求項6記載の半導体装置の製造方法に
    おいて、 前記背面コート部材としてシート状のコート部材を用
    い、該シート状の背面コート部材を前記半導体素子の背
    面に貼着したことを特徴とする半導体装置の製造方法。
  10. 【請求項10】 請求項6乃至9のいずれか1項に記載
    の半導体装置の製造方法において、 前記封止樹脂の形成後、前記背面コート部材に捺印処理
    を行なうことを特徴とする半導体装置の製造方法。
JP2001130215A 2001-04-26 2001-04-26 半導体装置及びその製造方法 Withdrawn JP2002329811A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001130215A JP2002329811A (ja) 2001-04-26 2001-04-26 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001130215A JP2002329811A (ja) 2001-04-26 2001-04-26 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2002329811A true JP2002329811A (ja) 2002-11-15

Family

ID=18978627

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001130215A Withdrawn JP2002329811A (ja) 2001-04-26 2001-04-26 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2002329811A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010103348A (ja) * 2008-10-24 2010-05-06 Elpida Memory Inc 半導体装置及びその製造方法
JP2013161831A (ja) * 2012-02-01 2013-08-19 Mitsumi Electric Co Ltd 電子モジュール及びその製造方法
CN108630627A (zh) * 2017-03-22 2018-10-09 东芝存储器株式会社 半导体封装及半导体封装的标记方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010103348A (ja) * 2008-10-24 2010-05-06 Elpida Memory Inc 半導体装置及びその製造方法
US8810047B2 (en) 2008-10-24 2014-08-19 Ps4 Luxco S.A.R.L. Semiconductor device and method of manufacturing the same
JP2013161831A (ja) * 2012-02-01 2013-08-19 Mitsumi Electric Co Ltd 電子モジュール及びその製造方法
CN108630627A (zh) * 2017-03-22 2018-10-09 东芝存储器株式会社 半导体封装及半导体封装的标记方法

Similar Documents

Publication Publication Date Title
EP1360882B1 (en) Method of making a stackable microcircuit layer strating from a plastic encapsulated microcircuit
US5678301A (en) Method for forming an interconnect for testing unpackaged semiconductor dice
JP3701542B2 (ja) 半導体装置およびその製造方法
KR100247463B1 (ko) 탄성중합체를 포함하는 반도체 집적회로 소자의 제조 방법
US20110089564A1 (en) Adhesive on wire stacked semiconductor package
JP2000156435A (ja) 半導体装置及びその製造方法
JP2008258621A (ja) 半導体デバイスパッケージの構造、および半導体デバイスパッケージ構造の形成方法
JP2001057404A (ja) 半導体装置およびその製造方法
JP2005064499A (ja) 半導体素子製造方法
JP2002093831A (ja) 半導体装置およびその製造方法
JP3892774B2 (ja) 半導体装置の製造方法
JPH0864725A (ja) 樹脂封止型半導体装置およびその製造方法
JP3262728B2 (ja) 半導体装置及びその製造方法
JPWO2003012863A1 (ja) 半導体装置及びその製造方法
JP2001338932A (ja) 半導体装置及び半導体装置の製造方法
JP3559554B2 (ja) 半導体装置およびその製造方法
KR20080095797A (ko) 릴리징층을 갖는 적층 패키지 및 그 형성 방법
JP2001267470A (ja) 半導体装置およびその製造方法
JP4649792B2 (ja) 半導体装置
JP2002110856A (ja) 半導体装置の製造方法
JP2002329811A (ja) 半導体装置及びその製造方法
JP2002198458A (ja) 半導体装置及び半導体装置製造方法
JP4232613B2 (ja) 半導体装置の製造方法
JP3968321B2 (ja) 半導体装置およびその製造方法
JP2002261192A (ja) ウエハレベルcsp

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080701