JP2002289825A - アモルファス半導体によるオープン・ベース・フォトトランジスタ・アレイ - Google Patents

アモルファス半導体によるオープン・ベース・フォトトランジスタ・アレイ

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JP2002289825A JP2002039731A JP2002039731A JP2002289825A JP 2002289825 A JP2002289825 A JP 2002289825A JP 2002039731 A JP2002039731 A JP 2002039731A JP 2002039731 A JP2002039731 A JP 2002039731A JP 2002289825 A JP2002289825 A JP 2002289825A
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Abstract

(57)【要約】 【課題】イメージング装置において高い利得を実現し、
所望のＳ／Ｎ比を得る。 【解決手段】イメージング装置の光センサアレイは、シ
リコンのような複数アモルファス半導体から形成される
バイポーラフォトトランジスタを使用する。該トランジ
スタは、オープンベース素子であって、入射する光子に
よって発生する正孔により、ベース領域への電流注入が
生じる。また、コレクタ領域は、好ましくはアモルファ
スシリコンの真性層で形成される。該トランジスタは、
バイポーラ電流が集積される集積モードか、もしくは、
光の強度に応答する電流がモニタされる静的モードで動
作する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、一般に、イメージ
ング・アレイに関するものであり、とりわけ、入射光に
対する光センサの感度向上に関するものである。
【０００２】
【従来の技術】イメージング・センサの１次元アレイま
たは２次元アレイを処理回路要素に接続して、アレイが
向けられた領域に関するイメージ情報が生成されるよう
にすることが可能である。各センサは、それが受光する
光に応答した信号を発生する。この信号は、センサが受
光する光のカラー強度を表すことが可能である。
【０００３】多くのイメージング用途において、電荷結
合素子（ＣＣＤ）が用いられている。ＣＣＤアレイの素
子は、入射光によって発生する電荷を集積するが、この
電荷は、ＣＣＤアレイが製作される半導体チップの表面
に沿ったポテンシャル井戸に蓄積される。アレイの蓄積
された電荷は、チップに組み込まれていない他の回路要
素に信号を転送するオン・チップ回路要素に順次シフト
される。
【０００４】ＣＣＤは、意図された目的についてはうま
く機能するが、各素子（すなわち、ピクセル）において
得られる「利得」は、１未満である。利得は、電流レベ
ル（出力電流／光子電流）または電子レベル（出力電子
／入力光子）で測定可能である。電子レベルにおける最
大の利得が１の場合、特定の素子の出力におけるＳ／Ｎ
比が制限される。
【０００５】Ｔｈｅｉｌ他に対する米国特許第６，０１
８，１８７号には、ＣＣＤテクノロジに対する代替案と
してＰＩＮダイオードの利用の記載がある。ピクセル相
互接続構造が、シリコン基板のような基板の上部表面に
形成されている。ピクセル相互接続構造は、基板表面の
選択位置から光センサ・アレイの底部電極まで延びる導
電性バイアを備えた、酸化珪素または窒化珪素のような
誘電体層である。好ましくは底部電極は、ｎ型ドーパン
トを含むアモルファス・シリコンから形成される。底部
電極の上には、連続真性層が形成される。ｐドープした
アモルファス・シリコンの連続層によって、真性層がカ
バーされ、透明導体によって、ｐドープ層がカバーされ
る。結果として、底部電極のそれぞれについて、ＰＩＮ
ダイオードが形成される。ＰＩＮダイオードは、基板表
面より上方に配置されるので、「高設」センサである。
ピクセルの相互接続構造によって、高設ＰＩＮダイオー
ドは、基板レベルで製作された処理回路要素と電気的に
リンクすることが可能になる。
【０００６】Ｍｅａｄ他に対する米国特許第５，７６
３，９０９号には、ＣＣＤテクノロジとは無関係な代替
案の記載がある。バイポーラ・フォトトランジスタは、
シリコン基板にドーパントを導入することによって製作
される。従来のドーパント注入ステップが利用される。
バイポーラ・フォトトランジスタ・アレイが形成される
と、特定行におけるフォトトランジスタのベースが、共
通行選択線に容量結合される。特定列における全てのフ
ォトトランジスタのエミッタが、共通列選択線に接続さ
れる。こうして、各フォトトランジスタを個別に選択す
ることが可能になる。フォトトランジスタ・アレイによ
って、ＣＣＤテクノロジの利用によって得られるよりも
大きい利得が得られるようになる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、フォ
トセンサ・アレイ内の個々のフォトセンサが、比較的高
い利得レベルを実現して、所望のＳ／Ｎ比を得ることが
可能になる、イメージング装置を提供することにある。
【０００８】
【課題を解決するための手段】複数アモルファス半導体
層から形成されるバイポーラ・フォトトランジスタを利
用することによって、イメージング用途に関する感光性
が向上する。望ましい実施態様の場合、バイポーラ・フ
ォトトランジスタは、オープン・ベース素子である。入
射光子によって発生する正孔によって、ベース正孔電流
注入が生じ、光電流のバイポーラ利得が実現する。
【０００９】望ましい構造の場合、各フォトトランジス
タは、アモルファス・シリコンのエミッタ、ベース、及
び、コレクタ層から形成されるが、他のアモルファス半
導体材料（フルオレン・ビチオフェン共重合体の半導体
重合体のような）を代用することも可能である。ベース
及びエミッタ層は、ＮＰＮバイポーラ・トランジスタま
たはＰＮＰバイポーラ・トランジスタを形成するように
ドープされ、コレクタ層は、ドープされないか、あるい
は、ごくわずかしかドープされない、すなわち、コレク
タ層は、真性層である。ＮＰＮ実施態様の場合、エミッ
タ層は、ｎ型ドーパントの濃度が高い、アモルファス・
シリコンの第１の堆積層とすることが可能である。ベー
ス層は、ｐ型ドーパントを含むアモルファス・シリコン
として、エミッタ層の上に堆積させられる。次に、コレ
クタ層は、連続したアモルファス・シリコン層とするこ
ともできるし、あるいは、誘電体によって各ピクセルが
隣接ピクセルから分離された層とすることも可能であ
る。ｎドープしたアモルファス・シリコンの薄層が、真
性コレクタ層の上に形成される。最後に、透明上部電極
が堆積させられる。そして、真性コレクタ層が形成され
る。エミッタ層は、底部電極として機能することができ
るが、バイポーラ・トランジスタを形成する層の堆積前
に、独立した電極層を形成するのが望ましい。ＰＮＰ応
用例の場合、ベース層とエミッタ層の導電タイプが逆に
され、さらに、真性層の上の薄膜層の導電タイプも逆に
される。
【００１０】各フォトトランジスタは、全バイポーラ電
流が定期読み取りに備えて集積される集積モードで動作
することが可能である。あるいはまた、各フォトトラン
ジスタは、特定ノードにおける電圧をモニタすることに
よって検知される信号が静的モードで動作することが可
能である。前述のように、フォトトランジスタは、オー
プン・ベース素子である。従って、ベース層は、外部か
らの制御を受けない。真性コレクタ層に光が入射する
と、層内に正孔及び電子が発生する。ＮＰＮ実施態様の
場合、光子によって発生する正孔が、ベース層まで伝導
され、ベース正孔電流注入の働きをする。フォトトラン
ジスタのオープン・ベース状態の結果として、バイポー
ラ利得が得られる。
【００１１】フォトトランジスタ・アレイは、オフ基板
回路要素に転送するため、出力信号を検知及び／または
増幅する処理回路要素として、同じ基板上に形成される
のが望ましい。本発明の利点は、フォトトランジスタ・
レベルで得られる電流利得によって、装置の感度が向上
するという点である。光の強度変化の結果として生じる
出力の揺らぎと「ノイズ」との弁別がいっそう容易にな
る。
【００１２】
【発明の実施の形態】図１を参照すると、フォトトラン
ジスタ・アレイ１４の１対のＮＰＮフォトトランジスタ
１０及び１２が、いくつかの異なるアモルファス半導体
層から形成されている。アモルファス半導体層は、アモ
ルファス・シリコンから形成されていると解説される。
しかし、有機半導体フルオレン・ビチオフェン共重合体
のような他の材料も適合する。フォトトランジスタのそ
れぞれについて、エミッタ１６は、ｎ＋＋層であり、ベ
ース１８は、ｐ＋層であり、コレクタ２０は、真性層で
ある。第４のアモルファス・シリコン層２２は、真性コ
レクタ層の上に形成されている。この第４の層は、ｎ＋
導電タイプである。
【００１３】望ましい実施態様の場合、エミッタ１６、
ベース１８、及び、コレクタ２０を形成するアモルファ
ス層が、処理回路要素が形成される、シリコン基板のよ
うな基板２４上に堆積させられる。典型的な処理回路要
素には、ソース／ドレイン領域２８及び３０と、ゲート
３２を備える単一トランジスタ２６がある。当該技術に
おいて周知のように、ソース／ドレイン領域は、イオン
注入によって形成され、ゲート３２は、酸化物層の上に
ポリシリコン層を堆積させることによって製作される。
２つの電界酸化物領域（ＦＯＸ）３４及び３６の間に、
トランジスタが形成される。
【００１４】フォトトランジスタ１０及び１２と基板２
４内に埋め込まれた処理回路要素の間の接続は、Ｔｈｅ
ｉｌ他に対する米国特許第６，０１８，１８７号に関連
して上述のようなピクセル相互接続構造３８によって施
される。ピクセル相互接続構造３８上の電極４０及び４
２と、この相互接続構造を通る導電性バイア４４及び４
６のアライメントがとられる。バイアによって、電極が
基板２４の表面の導電性経路４８及び５０に電気的に接
続される。さらに詳細に後述するように、導電性経路
は、基板２４の下に位置する回路要素または外部回路要
素に接続されている。回路接続は、フローティング・ノ
ードとすることも可能なノード５２及び５４として表さ
れている。可能性の１つとして、フォトトランジスタ
が、集積モードで動作して、２つのノード５２及び５４
間における電圧変化をモニタする場合、ノード５２及び
５４は、電気的「高」より低いレベルで選択的にリセッ
トすることが可能である。上部電極層５６は、ノード５
８に接続することによってＶＤＤまたは別の高電圧定数
に接続される。
【００１５】図１に示す構造を製作する場合、基板２４
のレベルに形成されるプロセス回路要素は、既知の技法
を用いて設けることが可能である。この回路要素は、Ｃ
ＭＯＳ（相補形金属酸化膜シリコン）、ＢｉＣＭＯＳ、
または、バイポーラとすることが可能である。ピクセル
相互接続構造３８は、バイア４４及び４６がタングステ
ンから形成された、酸化珪素または窒化珪素の層とする
ことが可能である。タングステン・バイアによって、細
くて比較的長い相互接続部を設けることが可能になる。
タングステン・バイアは、化学蒸着（ＣＶＤ）プロセス
を利用して形成することが可能である。しかし、他の材
料及び他のプロセスを代用することも可能である。
【００１６】オプションにより、電極４０及び４２が２
つ以上の層から形成される。例えば、厚さが約５００オ
ングストロームのチタンまたはタングステンからなる下
部金属層を利用して、電極のドープした上部半導体層か
らの集電を強化することが可能である。ドープした半導
体は、ｎ型導電性のアモルファス・シリコンとすること
が可能である。ドープした半導体材料を利用する場合、
動作中にバイアスがかかった場合に、材料が完全な空乏
状態になるのを阻止するため、層は十分な厚さとドーパ
ント濃度を備えていなければならない。しかし、エミッ
タ１６を形成して、バイア４４及び４６に接触させるこ
ともできるし、あるいは、バイアに直接接触している薄
い金属層に接触させることもできるので、電極４０及び
４２は、全ての用途において必要とされるわけではな
い。
【００１７】エミッタ１６、ベース１８、及び、コレク
タ２０、並びに、薄層２２を形成する層は、アモルファ
ス・シリコンが望ましい。シリコン含有ガスを用いて、
プラズマ強化化学蒸着（ＰＥＣＶＤ）を利用した層の堆
積を実施することが可能である。シリコンに加えて、こ
のガスには、水素が含まれているので、４層のそれぞれ
が、アモルファスＳｉ：Ｈになる。ドープした層の場
合、適合するドーパントが含まれている。例えば、ベー
スの形成にはリンのガスＰＨ３を利用することが可能で
あり、エミッタ１６及び上部薄層２２の形成にはホウ素
ガスＢ２Ｈ６を利用することが可能である。
【００１８】図１には、フォトトランジスタ１０の動作
を説明するため、いくつかの記号が含まれている。入射
光子は、ｈｖによって表されている。入射光子によっ
て、電子・正孔対が発生する。電子の流れは、記号ｅ−
ｐｈに関連した矢印によって示されており、正孔の流れ
は、記号ｈ＋ ｐｈによって表されている。同様に、フォ
トトランジスタにバイアスを加えた結果としての電子及
び正孔の流れは、それぞれ、システムｅ−
ｂｉｐｏｌａｒ及びｈ＋ ｂｉｐｏｌａｒによって表され
ている。電子と正孔の再結合を無視すれば、フォトトラ
ンジスタ１０の電流利得（β）は、Ｉｂｉｐｏｌａｒ／
Ｉｐｈｏｔｏｎとみなすことが可能である。
【００１９】図１に示すように、正孔ｈ＋ ｐｈはベース
１８まで流れる。これらの正孔は、ベース正孔電流注入
の働きをする。ベースは、電気的に開放状態のままであ
るため、光電流のバイポーラ利得が得られる。図２及び
３では、従来のフォトダイオード６０を通る電流の流れ
と図１のオープン・ベース・フォトトランジスタ１０を
通る電流の流れが比較されている。図２の場合、フォト
ダイオード６０は、フォトダイオードが受光する光の強
度に直接応答する電流Ｉｐｈｏｔｏｎを発生する。図３
の場合、コレクタ領域２０からベース領域１８に同様の
電流が発生する。電流の利得は、ＶＤＤノード５８から
電気的接地ノード５２に電流が流れることによって得ら
れる。本発明にとってクリティカルではないが、電流利
得は、用途に従って、５〜１００に設定することが可能
である。従って、図１及び３のフォトトランジスタ１０
によれば、図２のフォトダイオード６０を利用する場合
に比べて大幅に改良されることになる。
【００２０】アモルファス・シリコンによるオープン・
ベース・フォトトランジスタ・アレイの製作に対する代
替案の１つとして、連続ベース層及びコレクタ領域を形
成する連続真性層にパターン形成して、セグメント化ト
ランジスタが得られるようにすることも可能である。図
４を参照すると、誘電体６６によって、第１のフォトト
ランジスタ１０のコレクタ６２及びベース６３が、第２
のフォトトランジスタ１２のコレクタ６４及びベース６
５から分離される。誘電体を形成するために選択される
材料はクリティカルではない。オプションにより、ベー
ス６３及び６５とコレクタ６２及び６４は、空気によっ
て離隔することも可能である。図４には、誘電体６６に
よって分割されたｎ＋層２２が、示されている。代替案
の１つとして、２つのフォトトランジスタ１０及び１２
の動作に影響しないので、薄層２２を連続させることも
可能である。もう１つの代替案として、薄層２２と電極
層５６は、両方とも、誘電体６６によってセグメント化
することも可能である。しかし、これには、フォトトラ
ンジスタのそれぞれに対する個別接続が必要になる。多
数のデバイスを備えるフォトトランジスタ・アレイの場
合、個別接続を必要とするのは望ましくない可能性があ
る。
【００２１】図５には、本発明のもう１つの実施態様が
例示されている。この実施態様の場合、第１及び第２の
フォトトランジスタ６８及び７０はＰＮＰ素子である。
２つのフォトトランジスタは、図示のように、電極７２
及び７４を備えているが、図５には示されていない基板
との相互接続用の接点として、ｐ＋＋エミッタ７６を利
用することによって、電極を省略することが可能であ
る。エミッタは、ＰＥＣＶＤのような既知の技法を利用
して堆積させられるアモルファス・シリコン層である。
アモルファス・シリコン層は、直接基板上に堆積させる
こともできるし、あるいは、図１に関連して解説したタ
イプのようなピクセル相互接続構造上に堆積させること
も可能である。
【００２２】第２のアモルファス・シリコン層は、堆積
させられると、２つのフォトトランジスタ６８及び７０
のそれぞれに対するオープン・ベース７８として機能す
る。各ベースには、ｎ＋導電性のドーパントが含まれて
いる。真性アモルファス・シリコン層は、フォトトラン
ジスタのそれぞれに対するコレクタ８０を形成する。真
性層には、故意に導入されたドーパントが含まれていな
いか、あるいは、ごく低レベルのドーパントが含まれて
いる。
【００２３】真性層８０の上には、ｐ＋ドーパントを含
む薄層８２がある。最後に、上部電極８４は、導電性材
料から形成される。
【００２４】ＰＮＰフォトトランジスタ６８及び７０の
働きについては、当事者には容易に明らかになるであろ
う。電気接続は、図１の関連して解説のものと逆であ
る。すなわち、上部電極８４は、電気的アースまたは低
レベルの定電圧に接続される。底部電力７２及び７４
は、下に位置する基板回路要素または外部回路要素のフ
ローティング・ノードに接続される。光子が入射する結
果として発生する電子及び正孔は、逆方向に伝搬し、オ
ープン・ベース７８まで伝搬すると、電流注入が生じ、
バイポーラ利得が光電流に応答可能になる。
【００２５】図１から５に関連して解説したオープン・
ベース・フォトトランジスタは、特定ノードにおける電
圧の増大をモニタすることによって信号が検知される静
的モードで動作することが可能で、あるいは集積するこ
とによって信号が検知される、集積モードで動作させる
ことが可能である。集積モードについては、図６及び７
に関連して解説し、静的モードについては、図８及び９
に関連して解説することにする。
【００２６】図６の場合、図１のＮＰＮフォトトランジ
スタ１０は、そのエミッタ１６が、積分コンデンサ８６
及びトランジスタ８８によって電気的アースにリンクさ
れた、フローティング・ノード５２に接続されている。
積分コンデンサは、フォトトランジスタ１０を通る光電
流によって決まる電位まで充電する。積分コンデンサ
は、故意に追加回路素子とすることもできるし、あるい
は、フローティング・ノードに接続された他の寄生キャ
パシタンス以外の、フォトトランジスタのベースとコレ
クタの間の寄生キャパシタンスとすることが可能であ
る。トランジスタ８８は、集積時間の開始時に、フロー
ティング・ノードを高電圧より低い電位に「リセット」
するために利用される。リセットは、トランジスタ８８
を短期間にわたって「オン」状態にし、次に、「オフ」
状態にして、集積期間を開始することによって実施され
る。集積される電荷は、ソース・フォロワの働きによっ
てビット線９０を介して読み取ることが可能である。ト
ランジスタ９２及び９４は、書き込みアクセス線９６
が、トランジスタ９４を「オン」状態にする信号を受信
すると、積分コンデンサの電圧をビット線に転送する。
当該技術において周知のように、フォトセンサ・アレイ
は、行選択線及び列選択線を選択的に起動することによ
って、順次操作することが可能である。トランジスタ９
４が、「オフ」状態にある場合、積分コンデンサ８６が
充電される。定期的に読み取られるのはこの電荷であ
る。集積期間は、フローティング・ノードのリセットと
書き込みアクセス線９６における適正な信号の受信との
間における時間である。
【００２７】図１及び６を比較すると、エミッタ１６、
ベース１８、及び、コレクタ２０は、アモルファス・シ
リコン層によって形成される。トランジスタ８８、９
２、及び、９４は、シリコン基板４に内に形成される。
例えば、基板の表面に沿った導電経路４８が、トランジ
スタ２６のゲート３２に接続される場合、図６のトラン
ジスタ９２は、図１のトランジスタ２６とすることが可
能である。
【００２８】図７には、そのコレクタ８０が電気的アー
スに接続され、そのエミッタ７６がトランジスタ９８の
ソース／ドレイン領域に接続された、図５のＰＮＰフォ
トトランジスタ６８が示されている。トランジスタ９８
の他のソース／ドレイン領域は、ＶＤＤに接続されてい
る。トランジスタ９８は、集積時間の開始時に、フロー
ティング・ノード１００を電気的アースを超える電位に
リセットするために利用される。フォトトランジスタ６
８のコレクタ８０は、積分コンデンサ１０２に接続され
ているが、このコンデンサは、前述のように、独立した
回路要素とすることもできるし、あるいは、フォトトラ
ンジスタの寄生ベース・コレクタ・キャパシタンス及び
フローティング・ノードに接続された他の寄生キャパシ
タンスとすることも可能である。積分コンデンサの両端
間における電圧は、集積時間中にフォトトランジスタを
通る全電流によって決まる。この電圧は、書き込み線１
０８によって、トランジスタ１０６が「オン」状態にな
ると、トランジスタ１０４及び１０６によってビット線
１１０に転送される。従って、ビット線１１０に転送さ
れる信号は、集積時間中にフォトトランジスタ６８が受
光する光の強度によって決まることになる。当該技術に
おいて周知のように、フォトトランジスタの２次元アレ
イは、トランジスタを選択的に起動することによって順
次アクセスすることが可能である。
【００２９】図８の場合、図１のオープン・ベース・フ
ォトトランジスタ１０が、静的モードで動作させられ
る。このモードにおいて、回路は、フォトトランジスタ
のエミッタ１６に接続されたノード５２における電圧の
上昇をモニタする。書き込みアクセス・ライン１１２に
沿った信号によって、トランジスタ１１４は選択的に
「オン」状態になる。アースと出力ライン１１８の間に
は、負荷抵抗器１１６が接続されている。フォトトラン
ジスタ１０の読み取り動作中、負荷抵抗器の両端間にお
ける電圧降下は、下記の方程式によって示されるよう
に、フォトトランジスタを通る電流によって決まること
になる：
【００３０】
【数１】
【００３１】図９において、ＰＮＰトランジスタ６８
は、静的モード動作で利用されている。書き込みアクセ
ス・ライン１２２に沿った信号によって、トランジスタ
１２０を選択的に起動することによって、出力ライン１
２４に沿った電圧をフォトトランジスタ６８の出力とし
て読み取ることが可能である。負荷抵抗器１２６の両端
間における電圧降下は、フォトトランジスタを通る電流
によって決まる。
【００３２】図６〜９に示す回路は、アモルファス・シ
リコンによるオープン・ベース・フォトトランジスタに
関する可能性のある応用例である。しかし、本発明を逸
脱することなく、他の応用例を利用することも可能であ
る。さらに、アモルファス・シリコンの代わりに、他の
アモルファス半導体を利用することも可能である。
【００３３】以上の説明及び添付の図面から、当該技術
者には本発明に対するさまざまな修正が明らかになるで
あろう。従って、本発明は、付属の特許請求の範囲によ
ってのみ制限されるものとする。しかしながら、本発明
の広汎な応用の可能性に鑑み、以下に本発明の実施態様
を幾つか例示する。
【００３４】（実施態様１）イメージング装置であっ
て、基板（２４）と、前記基板上のアモルファス半導体
バイポーラ・フォトトランジスタ（１０及び１２；６８
及び７０）からなるアレイが含まれており、前記バイポ
ーラ・フォトトランジスタのそれぞれに、複数のアモル
ファス半導体層が含まれることと、前記複数のアモルフ
ァス半導体層に、少なくとも１つのｐ型層（１８；６３
及び６５；７６）と、少なくとも１つのｎ型層（１６；
７８）が含まれることと、前記バイポーラ・フォトトラ
ンジスタの出力（５２および５４）が前記フォトトラン
ジスタが受光する光に応答することを特徴とする、イメ
ージング装置。
【００３５】（実施態様２）前記バイポーラ・フォトト
ランジスタ（１０及び１２；６８及び７０）が、オープ
ン・ベース素子であることと、各前記バイポーラ・フォ
トトランジスタが、電気的に開放されたアモルファス半
導体ベース層（１８；６３及び６５；７８）を備えてい
ることを特徴とする、実施態様１に記載のイメージング
装置。
【００３６】（実施態様３）各前記バイポーラ・フォト
トランジスタ（１０及び１２；６８及び７０）に、真性
コレクタ層（２０；６２及び６４；８０）が含まれるこ
とを特徴とする、実施態様２に記載のイメージング装
置。
【００３７】（実施態様４）電気的に開放されたアモル
ファス半導体ベース層（１８；６３及び６５；７８）の
少なくとも一部が、前記基板（２４）と前記真性コレク
タ層（２０；６２及び６４；８０）の間に位置すること
と、前記アモルファス半導体ベース層が、アモルファス
・シリコンであることを特徴とする、実施態様３に記載
のイメージング装置。
【００３８】（実施態様５）さらに、少なくとも部分的
に前記基板（２４）内に形成されている処理回路要素
（２６）が含まれることを特徴とする、実施態様１に記
載のイメージング装置。
【００３９】（実施態様６）各前記バイポーラ・フォト
トランジスタ（１０及び１２；６８及び７０）は、電極
（４０及び４２；７２及び７４）によって前記処理回路
要素（２６）に電気的に結合されることを特徴とする、
実施態様５に記載のイメージング装置。
【００４０】（実施態様７）各前記バイポーラ・フォト
トランジスタ（１０及び１２）が、ｐ型アモルファス半
導体ベース層（１８；６３及び６５）によって、真性コ
レクタ層（２０；６２及び６４）から間隔をあけて配置
されたｎ型アモルファス半導体エミッタ層（１６）を備
える、オープン・ベースＮＰＮバイポーラ・トランジス
タであることを特徴とする、実施態様１に記載のイメー
ジング装置。
【００４１】（実施態様８）各前記バイポーラ・フォト
トランジスタ（１０及び１２）に、真性コレクタ層（２
０；６２及び６４）と接触した第２のｎ型アモルファス
半導体層が含まれており、さらに、透明上部電極（５
６）が含まれていることを特徴とする、実施態様７に記
載のイメージング装置。
【００４２】（実施態様９）各前記バイポーラ・フォト
トランジスタ（６８及び７０）が、ｎ型アモルファス半
導体ベース層（７８）によって、真性コレクタ層（８
０）から間隔をあけて配置されたｐ型アモルファス半導
体エミッタ層（７６）を備える、オープン・ベースＰＮ
Ｐバイポーラ・トランジスタであることを特徴とする、
請求項１に記載のイメージング装置。
【図面の簡単な説明】
【図１】本発明による２つのオープン・ベース・バイポ
ーラ・フォトトランジスタの側断面図である。
【図２】従来のフォトダイオードの概略図である。
【図３】図１のオープン・ベース・フォトトランジスタ
の１つと電気的同等物に関する概略図である。
【図４】真性コレクタ層がピクセル位置に従って分割さ
れた、図１のフォトトランジスタの側断面図である。
【図５】図１のＮＰＮフォトトランジスタに対する代替
案としての、１対のＰＮＰフォトトランジスタの側断面
図である。
【図６】集積モードで動作する図１のＮＰＮフォトトラ
ンジスタの概略図である。
【図７】集積モードで動作する図５のＰＮＰフォトトラ
ンジスタの概略図である。
【図８】静的モードで動作する図１のＮＰＮフォトトラ
ンジスタの概略図である。
【図９】静的モードで動作する図５のＰＮＰフォトトラ
ンジスタの概略図である。
【符号の説明】
１０ バイポーラ・フォトトランジスタ １２ バイポーラ・フォトトランジスタ １６ ｎ型層 １８ ｐ型層 ２０ 真性コレクタ層 ２４ 基板 ２６ 処理回路要素 ４０ 電極 ４２ 電極 ５２ バイポーラ・フォトトランジスタの出力 ５４ バイポーラ・フォトトランジスタの出力 ５６ 透明上部電極 ６２ 真性コレクタ層 ６３ ｐ型層 ６４ 真性コレクタ層 ６５ ｐ型層 ６８ バイポーラ・フォトトランジスタ ７０ バイポーラ・フォトトランジスタ ７２ 電極 ７４ 電極 ７６ ｐ型層 ７８ ｎ型層 ８０ 真性コレクタ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール・ジェイ・バンド・ボーデ アメリカ合衆国カリフォルニア州サン・マ テオ アーボー・レーン168 (72)発明者 フレドリック・エー・パーナー アメリカ合衆国カリフォルニア州パロアル ト ラモナ・ストリート3234 (72)発明者 ディートリッヒ・ダブリュー・ヴック アメリカ合衆国カリフォルニア州メンロ・ パーク ロブル・アベニュー アパート・ シー960 (72)発明者 ミン・カオ アメリカ合衆国カリフォルニア州マウンテ ンビュー ローレル・ウェイ101 Ｆターム(参考） 4M118 AA05 AB01 BA05 CA09 CB06 DC05 DD11 DD12 EA01 FB20 FC06 FC09 5C024 CX41 CX43 5F049 MA12 MB05 NA01 NB05 PA04 QA10 RA02 RA04 RA08 UA14

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】イメージング装置であって、 基板と、 前記基板上のアモルファス半導体バイポーラ・フォトト
    ランジスタからなるアレイが含まれており、前記バイポ
    ーラ・フォトトランジスタのそれぞれに、複数のアモル
    ファス半導体層が含まれることと、前記複数のアモルフ
    ァス半導体層に、少なくとも１つのｐ型層と、少なくと
    も１つのｎ型層が含まれることと、前記バイポーラ・フ
    ォトトランジスタの出力が前記フォトトランジスタが受
    光する光に応答することを特徴とする、 イメージング装置。
  2. 【請求項２】前記バイポーラ・フォトトランジスタが、
    オープン・ベース素子であることと、各前記バイポーラ
    ・フォトトランジスタが、電気的に開放されたアモルフ
    ァス半導体ベース層を備えていることを特徴とする、請
    求項１に記載のイメージング装置。
  3. 【請求項３】各前記バイポーラ・フォトトランジスタ
    に、真性コレクタ層が含まれることを特徴とする、請求
    項２に記載のイメージング装置。
  4. 【請求項４】電気的に開放されたアモルファス半導体ベ
    ース層の少なくとも一部が、前記基板と前記真性コレク
    タ層の間に位置することと、前記アモルファス半導体ベ
    ース層が、アモルファス・シリコンであることを特徴と
    する、請求項３に記載のイメージング装置。
  5. 【請求項５】さらに、少なくとも部分的に前記基板内に
    形成されている処理回路要素が含まれることを特徴とす
    る、請求項１に記載のイメージング装置。
  6. 【請求項６】各前記バイポーラ・フォトトランジスタ
    は、電極によって前記処理回路要素に電気的に結合され
    ることを特徴とする、請求項５に記載のイメージング装
    置。
  7. 【請求項７】各前記バイポーラ・フォトトランジスタ
    が、ｐ型アモルファス半導体ベース層によって、真性コ
    レクタ層から間隔をあけて配置されたｎ型アモルファス
    半導体エミッタ層を備える、オープン・ベースＮＰＮバ
    イポーラ・トランジスタであることを特徴とする、請求
    項１に記載のイメージング装置。
  8. 【請求項８】各前記バイポーラ・フォトトランジスタ
    に、真性コレクタ層と接触した第２のｎ型アモルファス
    半導体層が含まれており、さらに、透明上部電極が含ま
    れていることを特徴とする、請求項７に記載のイメージ
    ング装置。
  9. 【請求項９】各前記バイポーラ・フォトトランジスタ
    が、ｎ型アモルファス半導体ベース層によって、真性コ
    レクタ層から間隔をあけて配置されたｐ型アモルファス
    半導体エミッタ層を備える、オープン・ベースＰＮＰバ
    イポーラ・トランジスタであることを特徴とする、請求
    項１に記載のイメージング装置。
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