JP2002286805A - 判定装置及び方法 - Google Patents
判定装置及び方法Info
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- JP2002286805A JP2002286805A JP2001090647A JP2001090647A JP2002286805A JP 2002286805 A JP2002286805 A JP 2002286805A JP 2001090647 A JP2001090647 A JP 2001090647A JP 2001090647 A JP2001090647 A JP 2001090647A JP 2002286805 A JP2002286805 A JP 2002286805A
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Abstract
(57)【要約】
【課題】 判定回路の回路規模を大型化することなく１
サイクル内における判定タイミングの個数を増やす。 【解決手段】 判定対象である入力データＤ0を所定の
スレッシュレベルＶ1，Ｖ2と比較し、その比較結果をデ
ジタル信号Ｄ1，Ｄ2として出力するアナログ判定部ａ
と、デジタル信号Ｄ1，Ｄ2に対する期待値を第１の期待
値信号Ｅ1として出力する期待値発生部ｅと、判定タイ
ミング信号Ｓ0を出力するタイミング発生器ｂと、判定
タイミング信号Ｓ0を複数に分配すると共に所定時間△
ｔ2だけ位相差を持たせ、ストローブ信号Ｓ1’，Ｓ2’
として出力する判定タイミング設定部ｃ’と、ストロー
ブ信号Ｓ1’，Ｓ2’を判定タイミングとして第１の期待
値信号Ｅ1に対するデジタル信号Ｄ1，Ｄ2の一致／不一
致を判定するデジタル判定部ｄ’とを備える。
サイクル内における判定タイミングの個数を増やす。 【解決手段】 判定対象である入力データＤ0を所定の
スレッシュレベルＶ1，Ｖ2と比較し、その比較結果をデ
ジタル信号Ｄ1，Ｄ2として出力するアナログ判定部ａ
と、デジタル信号Ｄ1，Ｄ2に対する期待値を第１の期待
値信号Ｅ1として出力する期待値発生部ｅと、判定タイ
ミング信号Ｓ0を出力するタイミング発生器ｂと、判定
タイミング信号Ｓ0を複数に分配すると共に所定時間△
ｔ2だけ位相差を持たせ、ストローブ信号Ｓ1’，Ｓ2’
として出力する判定タイミング設定部ｃ’と、ストロー
ブ信号Ｓ1’，Ｓ2’を判定タイミングとして第１の期待
値信号Ｅ1に対するデジタル信号Ｄ1，Ｄ2の一致／不一
致を判定するデジタル判定部ｄ’とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、試験結果を良否判
定する判定装置及び方法に関する。
定する判定装置及び方法に関する。
【０００２】
【従来の技術】半導体集積回路試験装置（通称、ＩＣテ
スタ）は、試験対象物である半導体集積回路に各種の試
験信号を入力し、該試験信号に対する半導体集積回路か
らの出力信号を期待と比較することによって当該半導体
集積回路を良否判定する。そして、この良否判定は、ハ
ードウエアとして構成された判定装置（判定装置）が行
っている。
スタ）は、試験対象物である半導体集積回路に各種の試
験信号を入力し、該試験信号に対する半導体集積回路か
らの出力信号を期待と比較することによって当該半導体
集積回路を良否判定する。そして、この良否判定は、ハ
ードウエアとして構成された判定装置（判定装置）が行
っている。
【０００３】図３は、従来の判定回路の回路図である。
この判定回路では、アナログ判定回路ａの入力データＤ
0がＨ側スレッシュレベルＶ1より大きい時にＨレベルに
なるデジタル信号Ｄ1とパタン発生器ｅから出力される
期待パタンＥ1との一致と、Ｌ側スレッシュレベルＶ2よ
り小さい時にＨレベルになるデジタル信号Ｄ2とパタン
発生器ｅから出力される期待パタンＥ1（期待値信号）
の論理反転した信号−Ｅ1との一致とが、タイミング発
生器ｂから出力される判定タイミング信号Ｓ0をスキュ
ー調整回路ｃによってＤ1判定用とＤ2判定用とに分離し
て得られるストローブ信号Ｓ1，Ｓ2のタイミング（判定
タイミング）でデジタル判定回路ｄによって判定され
る。
この判定回路では、アナログ判定回路ａの入力データＤ
0がＨ側スレッシュレベルＶ1より大きい時にＨレベルに
なるデジタル信号Ｄ1とパタン発生器ｅから出力される
期待パタンＥ1との一致と、Ｌ側スレッシュレベルＶ2よ
り小さい時にＨレベルになるデジタル信号Ｄ2とパタン
発生器ｅから出力される期待パタンＥ1（期待値信号）
の論理反転した信号−Ｅ1との一致とが、タイミング発
生器ｂから出力される判定タイミング信号Ｓ0をスキュ
ー調整回路ｃによってＤ1判定用とＤ2判定用とに分離し
て得られるストローブ信号Ｓ1，Ｓ2のタイミング（判定
タイミング）でデジタル判定回路ｄによって判定され
る。
【０００４】ここで、スキュー調整回路ｃは、ストロー
ブ信号Ｓ1，Ｓ2について各々の配線長差等に起因するス
キュー誤差（時間軸上の偏差）を調整するためのもので
ある。ストローブ信号Ｓ1，Ｓ2は、スキュー調整回路ｃ
によって互いに位相調整された状態でデジタル判定回路
ｄに供給される。
ブ信号Ｓ1，Ｓ2について各々の配線長差等に起因するス
キュー誤差（時間軸上の偏差）を調整するためのもので
ある。ストローブ信号Ｓ1，Ｓ2は、スキュー調整回路ｃ
によって互いに位相調整された状態でデジタル判定回路
ｄに供給される。
【０００５】図４は、このような判定回路のタイミング
チャートである。当該判定回路では、タイミング発生器
ｂから１サイクル内に１つの判定タイミング信号Ｓ0が
出力され、スキュー調整回路ｃによって２つのストロー
ブ信号Ｓ1，Ｓ2に分離される。
チャートである。当該判定回路では、タイミング発生器
ｂから１サイクル内に１つの判定タイミング信号Ｓ0が
出力され、スキュー調整回路ｃによって２つのストロー
ブ信号Ｓ1，Ｓ2に分離される。
【０００６】
【発明が解決しようとする課題】ところで、上記従来の
判定回路において、１サイクル内にて複数の判定タイミ
ングを設定しようとした場合、つまり１サイクル内に使
用できる複数のストローブ信号Ｓ1，Ｓ2を生成させるた
めには、判定タイミング信号Ｓ0の数を増やすつまりタ
イミング発生器ｂを複数個設ける必要がある。したがっ
て、判定回路の回路規模が大型化するという問題点があ
る。
判定回路において、１サイクル内にて複数の判定タイミ
ングを設定しようとした場合、つまり１サイクル内に使
用できる複数のストローブ信号Ｓ1，Ｓ2を生成させるた
めには、判定タイミング信号Ｓ0の数を増やすつまりタ
イミング発生器ｂを複数個設ける必要がある。したがっ
て、判定回路の回路規模が大型化するという問題点があ
る。
【０００７】本発明は、上述する問題点に鑑みてなされ
たもので、判定回路の回路規模を大型化することなく１
サイクル内における判定タイミングの個数を増やすこと
を目的とする。
たもので、判定回路の回路規模を大型化することなく１
サイクル内における判定タイミングの個数を増やすこと
を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、判定装置に係わる第１の手段として、
判定対象である入力データを所定のスレッシュレベルと
比較し、その比較結果をデジタル信号として出力するア
ナログ判定部と、デジタル信号に対する期待値を第１の
期待値信号として出力する期待値発生部と、判定タイミ
ング信号を出力するタイミング発生器と、判定タイミン
グ信号を複数に分配すると共に所定時間だけ位相差を持
たせ、ストローブ信号として出力する判定タイミング設
定部と、ストローブ信号を判定タイミングとして第１の
期待値信号に対するデジタル信号の一致／不一致を判定
するデジタル判定部とを備えるという手段を採用する。
に、本発明では、判定装置に係わる第１の手段として、
判定対象である入力データを所定のスレッシュレベルと
比較し、その比較結果をデジタル信号として出力するア
ナログ判定部と、デジタル信号に対する期待値を第１の
期待値信号として出力する期待値発生部と、判定タイミ
ング信号を出力するタイミング発生器と、判定タイミン
グ信号を複数に分配すると共に所定時間だけ位相差を持
たせ、ストローブ信号として出力する判定タイミング設
定部と、ストローブ信号を判定タイミングとして第１の
期待値信号に対するデジタル信号の一致／不一致を判定
するデジタル判定部とを備えるという手段を採用する。
【０００９】また、判定装置に係わる第２の手段とし
て、上記第１の手段において、入力データは、半導体集
積回路試験装置において試験用の入力信号に対して半導
体集積回路から出力された出力信号であり、かつ、判定
タイミング設定部は、半導体集積回路試験装置における
スキュー調整回路であって、２つのストローブ信号の時
間軸上の偏差を調整すると共に各ストローブ信号に所定
時間だけ位相差を持たせるという手段を採用する。
て、上記第１の手段において、入力データは、半導体集
積回路試験装置において試験用の入力信号に対して半導
体集積回路から出力された出力信号であり、かつ、判定
タイミング設定部は、半導体集積回路試験装置における
スキュー調整回路であって、２つのストローブ信号の時
間軸上の偏差を調整すると共に各ストローブ信号に所定
時間だけ位相差を持たせるという手段を採用する。
【００１０】判定装置に係わる第３の手段として、上記
第１あるいは第２の手段において、デジタル判定部を、
期待値信号と第１のデジタル信号との排他的論理和を取
る第１のＥＸ−ＯＲゲートと、上記期待信号と当該デジ
タル判定回路の動作モードを決定するモード設定信号と
の排他的論理和を取って第２の期待値信号を出力する第
２のＥＸ−ＯＲゲートと、上記第２の期待信号と第２の
デジタル信号との排他的論理和を取る第３のＥＸ−ＯＲ
ゲートと、第１のＥＸ−ＯＲゲートの出力と第１のスト
ローブ信号との論理積を取る第１のＮＡＮＤゲートと、
第３のＥＸ−ＯＲゲートの出力と第２のストローブ信号
との論理積を取る第２のＮＡＮＤゲートと、これら第１
及び第２のＮＡＮＤゲートの論理積を取る第３のＮＡＮ
Ｄゲートとから構成するという手段を採用する。
第１あるいは第２の手段において、デジタル判定部を、
期待値信号と第１のデジタル信号との排他的論理和を取
る第１のＥＸ−ＯＲゲートと、上記期待信号と当該デジ
タル判定回路の動作モードを決定するモード設定信号と
の排他的論理和を取って第２の期待値信号を出力する第
２のＥＸ−ＯＲゲートと、上記第２の期待信号と第２の
デジタル信号との排他的論理和を取る第３のＥＸ−ＯＲ
ゲートと、第１のＥＸ−ＯＲゲートの出力と第１のスト
ローブ信号との論理積を取る第１のＮＡＮＤゲートと、
第３のＥＸ−ＯＲゲートの出力と第２のストローブ信号
との論理積を取る第２のＮＡＮＤゲートと、これら第１
及び第２のＮＡＮＤゲートの論理積を取る第３のＮＡＮ
Ｄゲートとから構成するという手段を採用する。
【００１１】一方、本発明では、判定方法に係わる第１
の手段として、判定対象である入力データを所定のスレ
ッシュレベルと比較してその比較結果を示すデジタル信
号を生成し、デジタル信号に対する期待値を第１の期待
値信号として生成し、判定タイミング信号を複数に分配
すると共に所定時間だけ位相差を持たせたストローブ信
号を生成し、ストローブ信号を判定タイミングとして第
１の期待値信号に対するデジタル信号の一致／不一致を
判定するという手段を採用する。
の手段として、判定対象である入力データを所定のスレ
ッシュレベルと比較してその比較結果を示すデジタル信
号を生成し、デジタル信号に対する期待値を第１の期待
値信号として生成し、判定タイミング信号を複数に分配
すると共に所定時間だけ位相差を持たせたストローブ信
号を生成し、ストローブ信号を判定タイミングとして第
１の期待値信号に対するデジタル信号の一致／不一致を
判定するという手段を採用する。
【００１２】また、判定方法に係わる第２の手段とし
て、上記第１の手段において、入力データは、半導体集
積回路試験装置において試験用の入力信号に対して半導
体集積回路から出力された出力信号であり、かつ、半導
体集積回路試験装置におけるスキュー調整回路を用いる
ことにより、２つのストローブ信号に所定時間だけ位相
差を持たせると共に各ストローブ信号の時間軸上の偏差
を調整するという手段を採用する。
て、上記第１の手段において、入力データは、半導体集
積回路試験装置において試験用の入力信号に対して半導
体集積回路から出力された出力信号であり、かつ、半導
体集積回路試験装置におけるスキュー調整回路を用いる
ことにより、２つのストローブ信号に所定時間だけ位相
差を持たせると共に各ストローブ信号の時間軸上の偏差
を調整するという手段を採用する。
【００１３】
【発明の実施の形態】以下、図面を参照して、本発明に
係わる判定装置及び方法の一実施形態について説明す
る。なお、以下の説明では、既に説明した構成要素に
は、同一符号を付して、その説明を省略する。
係わる判定装置及び方法の一実施形態について説明す
る。なお、以下の説明では、既に説明した構成要素に
は、同一符号を付して、その説明を省略する。
【００１４】まず最初に、本実施形態は、上述したＨ側
スレッシュレベルＶ1とＬ側スレッシュレベルＶ2とに同
一電圧を設定した場合に関するものである。最近の高速
半導体集積回路は省電力化のために電源電圧がより低く
設定されて信号のＬレベルとＨレベルとのレベル差が小
さくなる傾向にあり、したがってＨ側スレッシュレベル
Ｖ1とＬ側スレッシュレベルＶ2とが同一電圧（Ｖ１＝Ｖ
２）に設定されて試験されることが多い。
スレッシュレベルＶ1とＬ側スレッシュレベルＶ2とに同
一電圧を設定した場合に関するものである。最近の高速
半導体集積回路は省電力化のために電源電圧がより低く
設定されて信号のＬレベルとＨレベルとのレベル差が小
さくなる傾向にあり、したがってＨ側スレッシュレベル
Ｖ1とＬ側スレッシュレベルＶ2とが同一電圧（Ｖ１＝Ｖ
２）に設定されて試験されることが多い。
【００１５】図１は、このような本実施形態に係わる判
定回路の回路図、また図２は、モード設定信号Ｍ1に応
じた本判定回路のタイミングチャートである。この判定
回路では、Ｈ側スレッシュレベルＶ1とＬ側スレッシュ
レベルＶ2とが同一電圧（Ｖ１=Ｖ２）に設定されるの
で、アナログ判定回路ａの各デジタル信号Ｄ１，Ｄ２
は、Ｄ１＝−Ｄ２の関係となっている。
定回路の回路図、また図２は、モード設定信号Ｍ1に応
じた本判定回路のタイミングチャートである。この判定
回路では、Ｈ側スレッシュレベルＶ1とＬ側スレッシュ
レベルＶ2とが同一電圧（Ｖ１=Ｖ２）に設定されるの
で、アナログ判定回路ａの各デジタル信号Ｄ１，Ｄ２
は、Ｄ１＝−Ｄ２の関係となっている。
【００１６】本判定回路の従来回路に対する構成上の相
違点は、スキュー調整回路ｃ’とデジタル判定回路ｄ’
とにある。従来のスキュー調整回路ｃは配線長差等に起
因するスキュー誤差（時間軸上の偏差）を調整するため
に、２つのストローブ信号Ｓ１，Ｓ２を位相調整、つま
り同位相としてデジタル判定回路ｄに供給するが、本実
施形態のスキュー調整回路ｃ’は、各ストローブ信号Ｓ
1’，Ｓ2’のスキュー誤差を調整した後に、一方のスト
ローブ信号Ｓ1’の位相を所定時間△ｔ2（スキュー調整
回路ｃの分解能の数倍分）だけ遅延させる。
違点は、スキュー調整回路ｃ’とデジタル判定回路ｄ’
とにある。従来のスキュー調整回路ｃは配線長差等に起
因するスキュー誤差（時間軸上の偏差）を調整するため
に、２つのストローブ信号Ｓ１，Ｓ２を位相調整、つま
り同位相としてデジタル判定回路ｄに供給するが、本実
施形態のスキュー調整回路ｃ’は、各ストローブ信号Ｓ
1’，Ｓ2’のスキュー誤差を調整した後に、一方のスト
ローブ信号Ｓ1’の位相を所定時間△ｔ2（スキュー調整
回路ｃの分解能の数倍分）だけ遅延させる。
【００１７】デジタル判定回路ｄ’は、このようなスキ
ュー調整回路ｃ’に対して、アナログ判定回路ａの各デ
ジタル信号Ｄ1，Ｄ2がＬレベルのときにも期待パタンＥ
1と比較判定するように、ＥＸ−ＯＲゲート（Exclusive
ORゲート）ｄ1〜ｄ3及びＮＡＮＤゲートｄ4〜ｄ6から
構成されている。
ュー調整回路ｃ’に対して、アナログ判定回路ａの各デ
ジタル信号Ｄ1，Ｄ2がＬレベルのときにも期待パタンＥ
1と比較判定するように、ＥＸ−ＯＲゲート（Exclusive
ORゲート）ｄ1〜ｄ3及びＮＡＮＤゲートｄ4〜ｄ6から
構成されている。
【００１８】ＥＸ−ＯＲゲートｄ1は、期待パタンＥ１
とデジタル信号Ｄ1との排他的論理和を取り、当該論理
結果をＮＡＮＤゲートｄ4に出力する。ＥＸ−ＯＲゲー
トｄ2は、期待パタンＥ1と当該デジタル判定回路ｄ’の
動作モードを決定するモード設定信号Ｍ1との排他的論
理和を取ることにより、上記期待パタンＥ1とは異なる
期待パタンＥ2をＥＸ−ＯＲゲートｄ3に出力する。ＥＸ
−ＯＲゲートｄ3は、上記期待パタンＥ2とデジタル信号
Ｄ2との排他的論理和を取り、当該論理結果をＮＡＮＤ
ゲートｄ5に出力する。ＮＡＮＤゲートｄ4は、ＥＸ−Ｏ
Ｒゲートｄ1の出力とストローブ信号Ｓ1’との論理積を
取り、当該論理結果をＮＡＮＤゲートｄ6に出力する。
ＮＡＮＤゲートｄ5は、ＥＸ−ＯＲゲートｄ3の出力とス
トローブ信号Ｓ2’との論理積を取り、当該論理結果を
ＮＡＮＤゲートｄ6に出力する。ＮＡＮＤゲートｄ6は、
上記２つのＮＡＮＤゲートｄ4，ｄ5の論理積を取り、当
該論理結果を判定結果として出力する。
とデジタル信号Ｄ1との排他的論理和を取り、当該論理
結果をＮＡＮＤゲートｄ4に出力する。ＥＸ−ＯＲゲー
トｄ2は、期待パタンＥ1と当該デジタル判定回路ｄ’の
動作モードを決定するモード設定信号Ｍ1との排他的論
理和を取ることにより、上記期待パタンＥ1とは異なる
期待パタンＥ2をＥＸ−ＯＲゲートｄ3に出力する。ＥＸ
−ＯＲゲートｄ3は、上記期待パタンＥ2とデジタル信号
Ｄ2との排他的論理和を取り、当該論理結果をＮＡＮＤ
ゲートｄ5に出力する。ＮＡＮＤゲートｄ4は、ＥＸ−Ｏ
Ｒゲートｄ1の出力とストローブ信号Ｓ1’との論理積を
取り、当該論理結果をＮＡＮＤゲートｄ6に出力する。
ＮＡＮＤゲートｄ5は、ＥＸ−ＯＲゲートｄ3の出力とス
トローブ信号Ｓ2’との論理積を取り、当該論理結果を
ＮＡＮＤゲートｄ6に出力する。ＮＡＮＤゲートｄ6は、
上記２つのＮＡＮＤゲートｄ4，ｄ5の論理積を取り、当
該論理結果を判定結果として出力する。
【００１９】このような判定回路では、モード設定信号
Ｍ1が”０”（Ｌレベル）の場合、図２（ａ）に示すよ
うに、各ＥＸ−ＯＲゲートｄ1，ｄ3に入力される期待パ
タンＥ1，Ｅ2は等しくなる（Ｅ1＝Ｅ2）。また、ストロ
ーブ信号Ｓ1は、ストローブ信号Ｓ2より所定時間△ｔ2
だけ遅延した位置に設定されるので、各々のサイクル内
について各ストローブ信号Ｓ1，Ｓ2の位置に２箇所の判
定タイミングｔ01，t02，ｔ11，t12，ｔ21，t22，……
が設定される。ストローブ信号Ｓ2は、判定タイミング
ｔ01，ｔ11，ｔ21……においてデジタル信号Ｄ2と期待
パタンＥ2との一致／不一致を判定し、一方、ストロー
ブ信号Ｓ１は、判定タイミングｔ02，ｔ12，ｔ22……に
おいて、デジタル信号Ｄ1と期待パタンＥ1との一致／不
一致を判定する。したがって、図示するように所定時間
△ｔ2内に入力データＤ0の変化点があるときには、当該
変化点の存在を検出することができる。
Ｍ1が”０”（Ｌレベル）の場合、図２（ａ）に示すよ
うに、各ＥＸ−ＯＲゲートｄ1，ｄ3に入力される期待パ
タンＥ1，Ｅ2は等しくなる（Ｅ1＝Ｅ2）。また、ストロ
ーブ信号Ｓ1は、ストローブ信号Ｓ2より所定時間△ｔ2
だけ遅延した位置に設定されるので、各々のサイクル内
について各ストローブ信号Ｓ1，Ｓ2の位置に２箇所の判
定タイミングｔ01，t02，ｔ11，t12，ｔ21，t22，……
が設定される。ストローブ信号Ｓ2は、判定タイミング
ｔ01，ｔ11，ｔ21……においてデジタル信号Ｄ2と期待
パタンＥ2との一致／不一致を判定し、一方、ストロー
ブ信号Ｓ１は、判定タイミングｔ02，ｔ12，ｔ22……に
おいて、デジタル信号Ｄ1と期待パタンＥ1との一致／不
一致を判定する。したがって、図示するように所定時間
△ｔ2内に入力データＤ0の変化点があるときには、当該
変化点の存在を検出することができる。
【００２０】これに対して、モード設定信号Ｍ1が”
１”（Ｈレベル）の場合には、図２（ｂ）に示すよう
に、ＥＸ−ＯＲゲートｄ2に入力される期待パタンＥ2
は、もう一方のＥＸ−ＯＲゲートｄ1に入力される期待
パタンＥ1に対して反転したパタンとなる。そして、こ
の設定状態において、ストローブ信号Ｓ2は、判定タイ
ミングｔ01，ｔ11，ｔ21……においてデジタル信号Ｄ2
と期待パタンＥ2との一致／不一致を判定し、またスト
ローブ信号Ｓ１は、判定タイミングｔ02，ｔ12，ｔ22…
…において、デジタル信号Ｄ1と期待パタンＥ1との一致
／不一致を判定する。なお、図２（ｂ）では、所定時間
△ｔ2内に入力データＤ0の変化点が存在しないので、変
化点は検出されない。
１”（Ｈレベル）の場合には、図２（ｂ）に示すよう
に、ＥＸ−ＯＲゲートｄ2に入力される期待パタンＥ2
は、もう一方のＥＸ−ＯＲゲートｄ1に入力される期待
パタンＥ1に対して反転したパタンとなる。そして、こ
の設定状態において、ストローブ信号Ｓ2は、判定タイ
ミングｔ01，ｔ11，ｔ21……においてデジタル信号Ｄ2
と期待パタンＥ2との一致／不一致を判定し、またスト
ローブ信号Ｓ１は、判定タイミングｔ02，ｔ12，ｔ22…
…において、デジタル信号Ｄ1と期待パタンＥ1との一致
／不一致を判定する。なお、図２（ｂ）では、所定時間
△ｔ2内に入力データＤ0の変化点が存在しないので、変
化点は検出されない。
【００２１】すなわち、本実施形態によれば、従来のデ
ジタル判定回路ｄに３つのＥＸ−ＯＲゲートｄ1〜ｄ3を
追加すると共に２つの３入力ＮＡＮＤゲートを２入力Ｎ
ＡＮＤゲートｄ3，ｄ4に変更するのみによって、１サイ
クル内の判定タイミングを１箇所から２箇所に増設する
ことができる。
ジタル判定回路ｄに３つのＥＸ−ＯＲゲートｄ1〜ｄ3を
追加すると共に２つの３入力ＮＡＮＤゲートを２入力Ｎ
ＡＮＤゲートｄ3，ｄ4に変更するのみによって、１サイ
クル内の判定タイミングを１箇所から２箇所に増設する
ことができる。
【００２２】なお、本実施形態は、半導体集積回路試験
装置の判定回路に関するものであるが、本発明は、これ
に限定されることなく各種判定装置に適用可能である。
また、本実施形態では、２つのストローブ信号Ｓ1’，
Ｓ2’に所定時間△ｔ2の位相差を持たせる機能をスキュ
ー調整回路ｃ’に持たせた。これは、スキュー調整回路
ｃ’の本来の機能が線路長の相違等に起因するスキュー
誤差を調整するもの、つまり２つのストローブ信号Ｓ
1’，Ｓ2’の時間軸上の調整を行うものであり、これ故
にスキュー調整回路ｃ’を利用することによって、別途
回路を追加することなく２つのストローブ信号Ｓ1’，
Ｓ2’に容易に位相差を持たせることができるためであ
る。
装置の判定回路に関するものであるが、本発明は、これ
に限定されることなく各種判定装置に適用可能である。
また、本実施形態では、２つのストローブ信号Ｓ1’，
Ｓ2’に所定時間△ｔ2の位相差を持たせる機能をスキュ
ー調整回路ｃ’に持たせた。これは、スキュー調整回路
ｃ’の本来の機能が線路長の相違等に起因するスキュー
誤差を調整するもの、つまり２つのストローブ信号Ｓ
1’，Ｓ2’の時間軸上の調整を行うものであり、これ故
にスキュー調整回路ｃ’を利用することによって、別途
回路を追加することなく２つのストローブ信号Ｓ1’，
Ｓ2’に容易に位相差を持たせることができるためであ
る。
【００２３】また、上記実施形態では、スキュー調整回
路ｃ’を用いるため、２つのストローブ信号Ｓ1’，Ｓ
2’について位相差を持たせるようにしているが、スト
ローブ信号の個数はこれに限定されるものではなく、１
つの判定タイミング信号Ｓ0からさらに多数のストロー
ブ信号を出力するように構成し、各ストローブ信号に位
相差を持たせるようにしても良い。この場合、ストロー
ブ信号の個数分の判定タイミングを設定することができ
る。
路ｃ’を用いるため、２つのストローブ信号Ｓ1’，Ｓ
2’について位相差を持たせるようにしているが、スト
ローブ信号の個数はこれに限定されるものではなく、１
つの判定タイミング信号Ｓ0からさらに多数のストロー
ブ信号を出力するように構成し、各ストローブ信号に位
相差を持たせるようにしても良い。この場合、ストロー
ブ信号の個数分の判定タイミングを設定することができ
る。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
判定対象である入力データを所定のスレッシュレベルと
比較し、その比較結果をデジタル信号として出力するア
ナログ判定部と、デジタル信号に対する期待値を期待値
信号として出力する期待値発生部と、判定タイミング信
号を出力するタイミング発生器と、判定タイミング信号
を複数に分配すると共に所定時間だけ位相差を持たせ、
ストローブ信号として出力する判定タイミング設定部
と、ストローブ信号を判定タイミングとして期待値信号
に対するデジタル信号の一致／不一致を判定するデジタ
ル判定部とを備えるので、判定装置の回路規模を大型化
することなく１サイクル内における判定タイミングの個
数を増やすことができる。
判定対象である入力データを所定のスレッシュレベルと
比較し、その比較結果をデジタル信号として出力するア
ナログ判定部と、デジタル信号に対する期待値を期待値
信号として出力する期待値発生部と、判定タイミング信
号を出力するタイミング発生器と、判定タイミング信号
を複数に分配すると共に所定時間だけ位相差を持たせ、
ストローブ信号として出力する判定タイミング設定部
と、ストローブ信号を判定タイミングとして期待値信号
に対するデジタル信号の一致／不一致を判定するデジタ
ル判定部とを備えるので、判定装置の回路規模を大型化
することなく１サイクル内における判定タイミングの個
数を増やすことができる。
【図１】 本発明の一実施形態に係わる判定装置の機能
構成を示す回路図である。
構成を示す回路図である。
【図２】 本発明の一実施形態に係わる判定装置の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図３】 従来の判定回路の構成例を示す回路図であ
る。
る。
【図４】 従来の判定回路のタイミングチャートであ
る。
る。
ａ……アナログ判定回路 ｂ……タイミング発生器 ｃ，ｃ’……スキュー調整回路（判定タイミング設定
部） ｄ，ｄ’……デジタル判定回路 ｄ1……ＥＸ−ＯＲゲート（第１のＥＸ−ＯＲゲート） ｄ2……ＥＸ−ＯＲゲート（第２のＥＸ−ＯＲゲート） ｄ3……ＥＸ−ＯＲゲート（第３のＥＸ−ＯＲゲート） ｄ4……ＮＡＮＤゲート（第１のＮＡＮＤゲート） ｄ5……ＮＡＮＤゲート（第２のＮＡＮＤゲート） ｄ6……ＮＡＮＤゲート（第３のＮＡＮＤゲート） ｅ……パタン発生器（期待値発生部） Ｄ0……入力データ Ｖ1……Ｈ側スレッシュレベル Ｖ2……Ｌ側スレッシュレベル Ｄ1……デジタル信号（第１のデジタル信号） Ｄ2……デジタル信号（第２のデジタル信号） Ｅ1……期待パタン（第１の期待値信号） Ｅ2……期待パタン（第２の期待値信号） Ｓ0……判定タイミング信号 Ｓ1，Ｓ1’……ストローブ信号（第１のストローブ信
号） Ｓ2，Ｓ2’……ストローブ信号（第２のストローブ信
号）
部） ｄ，ｄ’……デジタル判定回路 ｄ1……ＥＸ−ＯＲゲート（第１のＥＸ−ＯＲゲート） ｄ2……ＥＸ−ＯＲゲート（第２のＥＸ−ＯＲゲート） ｄ3……ＥＸ−ＯＲゲート（第３のＥＸ−ＯＲゲート） ｄ4……ＮＡＮＤゲート（第１のＮＡＮＤゲート） ｄ5……ＮＡＮＤゲート（第２のＮＡＮＤゲート） ｄ6……ＮＡＮＤゲート（第３のＮＡＮＤゲート） ｅ……パタン発生器（期待値発生部） Ｄ0……入力データ Ｖ1……Ｈ側スレッシュレベル Ｖ2……Ｌ側スレッシュレベル Ｄ1……デジタル信号（第１のデジタル信号） Ｄ2……デジタル信号（第２のデジタル信号） Ｅ1……期待パタン（第１の期待値信号） Ｅ2……期待パタン（第２の期待値信号） Ｓ0……判定タイミング信号 Ｓ1，Ｓ1’……ストローブ信号（第１のストローブ信
号） Ｓ2，Ｓ2’……ストローブ信号（第２のストローブ信
号）
Claims (5)
- 【請求項１】 判定対象である入力データ（Ｄ0）を所
定のスレッシュレベル（Ｖ1，Ｖ2）と比較し、その比較
結果をデジタル信号（Ｄ1，Ｄ2）として出力するアナロ
グ判定部（ａ）と、 前記デジタル信号（Ｄ1，Ｄ2）に対する期待値を第１の
期待値信号（Ｅ1）として出力する期待値発生部（ｅ）
と、 判定タイミング信号(Ｓ0)を出力するタイミング発生器
（ｂ）と、 前記判定タイミング信号(Ｓ0)を複数に分配すると共に
所定時間（△ｔ2）だけ位相差を持たせ、ストローブ信
号(Ｓ1’，Ｓ2’)として出力する判定タイミング設定部
（ｃ’）と、 前記ストローブ信号(Ｓ1’，Ｓ2’)を判定タイミングと
して前記第１の期待値信号（Ｅ1）に対するデジタル信
号（Ｄ1，Ｄ2）の一致／不一致を判定するデジタル判定
部（ｄ’）とを備える、ことを特徴とする判定装置。 - 【請求項２】 入力データ（Ｄ0）は、半導体集積回路
試験装置において試験用の入力信号に対して半導体集積
回路から出力された出力信号であり、かつ、判定タイミ
ング設定部（ｃ’）は、前記半導体集積回路試験装置に
おけるスキュー調整回路であって、２つのストローブ信
号(Ｓ1’，Ｓ2’)の時間軸上の偏差を調整すると共に各
ストローブ信号(Ｓ1’，Ｓ2’)に所定時間（△ｔ2）だ
け位相差を持たせることを特徴とする請求項１記載の判
定装置。 - 【請求項３】 デジタル判定部（ｄ’）は、 第１の期待値信号（Ｅ1）と第１のデジタル信号（Ｄ
１）との排他的論理和を取る第１のＥＸ−ＯＲゲート
（ｄ1）と、 前記第１の期待値信号（Ｅ1）と当該デジタル判定回路
（ｄ’）の動作モードを決定するモード設定信号（Ｍ
1）との排他的論理和を取って第２の期待値信号（Ｅ2）
を出力する第２のＥＸ−ＯＲゲート（ｄ2）と、 該第２のＥＸ−ＯＲゲート（ｄ2）から出力される前記
第２の期待値信号（Ｅ2）と第２のデジタル信号（Ｄ2）
との排他的論理和を取る第３のＥＸ−ＯＲゲート（ｄ
3）と、 前記第１のＥＸ−ＯＲゲート（ｄ1）の出力と第１のス
トローブ信号（Ｓ1’）との論理積を取る第１のＮＡＮ
Ｄゲート（ｄ4）と、 前記第３のＥＸ−ＯＲゲート（ｄ3）の出力と第２のス
トローブ信号（Ｓ2’）との論理積を取る第２のＮＡＮ
Ｄゲート（ｄ5）と、 これら第１及び第２のＮＡＮＤゲート（ｄ4，ｄ5）の論
理積を取る第３のＮＡＮＤゲート（ｄ6）とからなるこ
とを特徴とする請求項１または２記載の判定装置。 - 【請求項４】 判定対象である入力データ（Ｄ0）を所
定のスレッシュレベル（Ｖ1，Ｖ2）と比較してその比較
結果を示すデジタル信号（Ｄ1，Ｄ2）を生成し、前記デ
ジタル信号（Ｄ1，Ｄ2）に対する期待値を第１の期待値
信号（Ｅ1）として生成し、判定タイミング信号(Ｓ0)を
複数に分配すると共に所定時間（△ｔ2）だけ位相差を
持たせたストローブ信号(Ｓ1’，Ｓ2’)を生成し、前記
ストローブ信号(Ｓ1’，Ｓ2’)を判定タイミングとして
前記第１の期待値信号（Ｅ1）に対するデジタル信号
（Ｄ1，Ｄ2）の一致／不一致を判定する、ことを特徴と
する判定方法。 - 【請求項５】 入力データ（Ｄ0）は、半導体集積回路
試験装置において試験用の入力信号に対して半導体集積
回路から出力された出力信号であり、かつ、前記半導体
集積回路試験装置におけるスキュー調整回路（ｃ’）を
用いることにより、２つのストローブ信号(Ｓ1’，Ｓ
2’)に所定時間（△ｔ2）だけ位相差を持たせると共に
各ストローブ信号(Ｓ1’，Ｓ2’)の時間軸上の偏差を調
整する、ことを特徴とする請求項４記載の判定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001090647A JP2002286805A (ja) | 2001-03-27 | 2001-03-27 | 判定装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001090647A JP2002286805A (ja) | 2001-03-27 | 2001-03-27 | 判定装置及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002286805A true JP2002286805A (ja) | 2002-10-03 |
Family
ID=18945405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001090647A Withdrawn JP2002286805A (ja) | 2001-03-27 | 2001-03-27 | 判定装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002286805A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7562335B2 (en) | 2005-10-20 | 2009-07-14 | Fujitsu Microelectronics Limited | Semiconductor device and method of testing the same |
-
2001
- 2001-03-27 JP JP2001090647A patent/JP2002286805A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7562335B2 (en) | 2005-10-20 | 2009-07-14 | Fujitsu Microelectronics Limited | Semiconductor device and method of testing the same |
| US8560993B2 (en) | 2005-10-20 | 2013-10-15 | Fujitsu Semiconductor Limited | Semiconductor device and method of testing the same |
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