JP2002270780A - キャパシタ材料薄膜の製造方法 - Google Patents
キャパシタ材料薄膜の製造方法Info
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Abstract
(57)【要約】
【課題】 キャパシタ材料薄膜の製造方法に関し、極め
て簡単な手段で高誘電率の誘電体複合膜からなるキャパ
シタ材料薄膜を実現し、キャパシタの高容量化、Ｖ／Ｇ
間ピッチの狭小化、多層化を可能にしようとする。 【解決手段】 セラミック粒子１４並びに樹脂層１３を
構成する樹脂の混合液をＳｉウエハ１１上に塗布して誘
電体複合膜を成膜し、該誘電体複合膜を研磨してセラミ
ック粒子１４の粒径以下の厚さのキャパシタ材料薄膜に
する。
て簡単な手段で高誘電率の誘電体複合膜からなるキャパ
シタ材料薄膜を実現し、キャパシタの高容量化、Ｖ／Ｇ
間ピッチの狭小化、多層化を可能にしようとする。 【解決手段】 セラミック粒子１４並びに樹脂層１３を
構成する樹脂の混合液をＳｉウエハ１１上に塗布して誘
電体複合膜を成膜し、該誘電体複合膜を研磨してセラミ
ック粒子１４の粒径以下の厚さのキャパシタ材料薄膜に
する。
Description
【０００１】
【発明の属する技術分野】本発明は、低インダクタンス
且つ高容量で高周波回路で使用するのに好適なキャパシ
タを実現するのに有用なキャパシタ材料薄膜の製造方法
に関する。
且つ高容量で高周波回路で使用するのに好適なキャパシ
タを実現するのに有用なキャパシタ材料薄膜の製造方法
に関する。
【０００２】
【従来の技術】ＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎ
ｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）装置に於ける動作
周波数の高周波化及び駆動電圧の低電圧化の傾向が加速
度的に進行している。
ｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）装置に於ける動作
周波数の高周波化及び駆動電圧の低電圧化の傾向が加速
度的に進行している。
【０００３】このような高速・低電圧ＬＳＩ装置が使用
される回路系では、回路基板内で発生するスイッチング
・ノイズに起因するＬＳＩ誤動作や電源電圧変動を抑止
する為、ＬＳＩ装置の周囲にキャパシタを配設してい
る。
される回路系では、回路基板内で発生するスイッチング
・ノイズに起因するＬＳＩ誤動作や電源電圧変動を抑止
する為、ＬＳＩ装置の周囲にキャパシタを配設してい
る。
【０００４】近年のＬＳＩ装置に於いては、駆動電圧は
低減する方向に向かっているが、供給電流は増加する傾
向にあり、従って、電源／グランド間のインピーダンス
は低く抑えなければならず、この為、ＬＳＩ装置の周囲
に配置する電源／グランド間のキャパシタに於けるイン
ピーダンスは低減する必要がある。
低減する方向に向かっているが、供給電流は増加する傾
向にあり、従って、電源／グランド間のインピーダンス
は低く抑えなければならず、この為、ＬＳＩ装置の周囲
に配置する電源／グランド間のキャパシタに於けるイン
ピーダンスは低減する必要がある。
【０００５】一般に、高周波回路で使用するキャパシタ
のインピーダンスを低減するには、高周波特性に最も影
響を及ぼすインダクタンスの低減と共に静電容量を大き
くすることが必要であり、更なる低インピーダンス、即
ち、低インダクタンス且つ高容量のキャパシタの実現が
望まれる。
のインピーダンスを低減するには、高周波特性に最も影
響を及ぼすインダクタンスの低減と共に静電容量を大き
くすることが必要であり、更なる低インピーダンス、即
ち、低インダクタンス且つ高容量のキャパシタの実現が
望まれる。
【０００６】従来、高周波対応のキャパシタとして商品
名ＬＩＣＡ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃａｐａ
ｃｉｔｏｒ Ａｒｒａｙ）と呼ばれる米国ＡＶＸ社製の
キャパシタが知られている。
名ＬＩＣＡ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃａｐａ
ｃｉｔｏｒ Ａｒｒａｙ）と呼ばれる米国ＡＶＸ社製の
キャパシタが知られている。
【０００７】図３は従来のキャパシタを説明する為の要
部斜面説明図であり、１及び２は電極、３は誘電体、４
及び５は電荷の方向を表す矢印、６及び７は端子をそれ
ぞれ示している。尚、図３の（Ａ）では誘電体３を省略
してある。
部斜面説明図であり、１及び２は電極、３は誘電体、４
及び５は電荷の方向を表す矢印、６及び７は端子をそれ
ぞれ示している。尚、図３の（Ａ）では誘電体３を省略
してある。
【０００８】このキャパシタは、誘電体膜をグリーン・
シートを用いる厚膜プロセスで作製し、電源電極１／接
地電極２間（Ｖ／Ｇ間）のピッチは４００〔μｍ〕と狭
く、また、Ｖ／Ｇの端子６及び７を交互に引き出すこと
ができ、従って、高誘電率及び高容量を実現することを
可能にしている。
シートを用いる厚膜プロセスで作製し、電源電極１／接
地電極２間（Ｖ／Ｇ間）のピッチは４００〔μｍ〕と狭
く、また、Ｖ／Ｇの端子６及び７を交互に引き出すこと
ができ、従って、高誘電率及び高容量を実現することを
可能にしている。
【０００９】然しながら、図示キャパシタの構造で、こ
れまでよりも低インダクタンス化を図る為には、Ｖ／Ｇ
間ピッチを更に狭めることが必要なのであるが、厚膜プ
ロセスを利用するのでは寸法の微細化に限界があるの
で、最近では、ゾル・ゲル法やスパッタリング法などの
薄膜プロセスを利用してキャパシタを作製する技術が開
発されている。
れまでよりも低インダクタンス化を図る為には、Ｖ／Ｇ
間ピッチを更に狭めることが必要なのであるが、厚膜プ
ロセスを利用するのでは寸法の微細化に限界があるの
で、最近では、ゾル・ゲル法やスパッタリング法などの
薄膜プロセスを利用してキャパシタを作製する技術が開
発されている。
【００１０】薄膜プロセスで作製したキャパシタでは、
Ｖ／Ｇ間の狭ピッチ化には有効であるが、多層構造にし
なければならず、その作製可能層数には制限があること
及び誘電体の高誘電率化にも限界があることから、低イ
ンダクタンス化には有効であっても、高容量化には対処
することができない。
Ｖ／Ｇ間の狭ピッチ化には有効であるが、多層構造にし
なければならず、その作製可能層数には制限があること
及び誘電体の高誘電率化にも限界があることから、低イ
ンダクタンス化には有効であっても、高容量化には対処
することができない。
【００１１】更にまた、高誘電率のセラミックスと樹脂
との複合体膜を誘電体膜とするキャパシタも提案されて
いるが、プロセス上の問題、即ち、スピン・コート法を
適用することが隘路となって、複合体膜の誘電率を向上
することができず、また、多層化の層数も制限を受け
る。
との複合体膜を誘電体膜とするキャパシタも提案されて
いるが、プロセス上の問題、即ち、スピン・コート法を
適用することが隘路となって、複合体膜の誘電率を向上
することができず、また、多層化の層数も制限を受け
る。
【００１２】図４はキャパシタの誘電体膜となる複合体
膜を表す要部切断側面図であり、図に於いて、１１は表
面が絶縁層で覆われたＳｉウエハ、１２は電極層、１３
は樹脂層、１４はセラミック粒子をそれぞれ示してい
る。
膜を表す要部切断側面図であり、図に於いて、１１は表
面が絶縁層で覆われたＳｉウエハ、１２は電極層、１３
は樹脂層、１４はセラミック粒子をそれぞれ示してい
る。
【００１３】図から明らかであるが、電極層１２上にス
ピン・コートした樹脂層１３中にはセラミック粒子１４
が密とは言えない状態で分散しているので、その表面は
セラミック粒子１４の存在に起因し、実際には図示のよ
うに平坦ではなく、かなりの凹凸が存在する。
ピン・コートした樹脂層１３中にはセラミック粒子１４
が密とは言えない状態で分散しているので、その表面は
セラミック粒子１４の存在に起因し、実際には図示のよ
うに平坦ではなく、かなりの凹凸が存在する。
【００１４】従って、樹脂層１３及びセラミック粒子１
４からなる誘電体複合膜は、期待するほどの高誘電率化
は実現されていないし、また、表面の凹凸が原因となっ
て多層化も困難である。
４からなる誘電体複合膜は、期待するほどの高誘電率化
は実現されていないし、また、表面の凹凸が原因となっ
て多層化も困難である。
【００１５】
【発明が解決しようとする課題】本発明では、極めて簡
単な手段で高誘電率の誘電体複合膜からなるキャパシタ
材料薄膜を実現し、キャパシタの高容量化、Ｖ／Ｇ間ピ
ッチの狭小化、多層化を可能にしようとする。
単な手段で高誘電率の誘電体複合膜からなるキャパシタ
材料薄膜を実現し、キャパシタの高容量化、Ｖ／Ｇ間ピ
ッチの狭小化、多層化を可能にしようとする。
【００１６】
【課題を解決するための手段】本発明は、セラミック粉
末と樹脂とからなる誘電体複合膜の誘電率を向上させる
為、誘電体複合膜を成膜し、その膜厚がセラミック粉末
の粒径以下になるよう研磨することが基本になってい
る。
末と樹脂とからなる誘電体複合膜の誘電率を向上させる
為、誘電体複合膜を成膜し、その膜厚がセラミック粉末
の粒径以下になるよう研磨することが基本になってい
る。
【００１７】一般に、図４に見られる誘電体複合膜に於
いて、セラミック粒子１４の一個々がキャパシタ要素で
あるとし、図面上で上下間に外部電界が加わるとした場
合、キャパシタ要素であるセラミック粒子１４は、外部
電界に対して垂直に起立し且つ直列に並んでいる状態が
最も高い誘電率を示すことが知られている。
いて、セラミック粒子１４の一個々がキャパシタ要素で
あるとし、図面上で上下間に外部電界が加わるとした場
合、キャパシタ要素であるセラミック粒子１４は、外部
電界に対して垂直に起立し且つ直列に並んでいる状態が
最も高い誘電率を示すことが知られている。
【００１８】また、キャパシタ要素であるセラミック粒
子１４は前記した状態で、しかも、密であればあるほ
ど、誘電体複合膜が示す誘電率は高くなるのであるが、
図４に見られる誘電体複合膜では、樹脂層１３の領域が
可なり多くなっていて、セラミック粒子１４は樹脂層１
３に比較して遙に疎であることが理解されよう。
子１４は前記した状態で、しかも、密であればあるほ
ど、誘電体複合膜が示す誘電率は高くなるのであるが、
図４に見られる誘電体複合膜では、樹脂層１３の領域が
可なり多くなっていて、セラミック粒子１４は樹脂層１
３に比較して遙に疎であることが理解されよう。
【００１９】そこで、本発明では、セラミック粒子を混
入した樹脂を塗布して誘電体複合膜を成膜し、その誘電
体複合膜をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉ
ｃａｌ ｐｏｌｉｓｈｉｎｇ）法を適用して研磨し、そ
の膜厚をセラミック粉末の粒径以下にすることが基本に
なっている。
入した樹脂を塗布して誘電体複合膜を成膜し、その誘電
体複合膜をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉ
ｃａｌ ｐｏｌｉｓｈｉｎｇ）法を適用して研磨し、そ
の膜厚をセラミック粉末の粒径以下にすることが基本に
なっている。
【００２０】図１は本発明の原理を説明する為の誘電体
複合膜からなるキャパシタ材料薄膜を表す要部切断側面
図であって、図３に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
複合膜からなるキャパシタ材料薄膜を表す要部切断側面
図であって、図３に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
【００２１】図から明らかであるが、本発明では、従来
の技術に依る誘電体複合膜、即ち、図４について説明し
た誘電体複合膜を成膜してから、ＣＭＰ法を適用するこ
とに依り、その膜厚がセラミック粒子１４の粒径以下と
なるように研磨する。
の技術に依る誘電体複合膜、即ち、図４について説明し
た誘電体複合膜を成膜してから、ＣＭＰ法を適用するこ
とに依り、その膜厚がセラミック粒子１４の粒径以下と
なるように研磨する。
【００２２】このようにすると、誘電体複合膜に於ける
樹脂層１３とセラミック粒子１４との体積分率はセラミ
ック粒子１４に関する体積分が飛躍的に大きくなり、図
４に見られる誘電体複合膜に比較して誘電率は遙に高く
なり、しかも、表面は充分に平坦化される。
樹脂層１３とセラミック粒子１４との体積分率はセラミ
ック粒子１４に関する体積分が飛躍的に大きくなり、図
４に見られる誘電体複合膜に比較して誘電率は遙に高く
なり、しかも、表面は充分に平坦化される。
【００２３】従って、本発明に依るキャパシタ材料薄膜
を用いれば、高容量化、Ｖ／Ｇ間ピッチの狭小化、多層
化されたキャパシタを容易に実現することができる。
を用いれば、高容量化、Ｖ／Ｇ間ピッチの狭小化、多層
化されたキャパシタを容易に実現することができる。
【００２４】
【発明の実施の形態】図１に見られるキャパシタ材料薄
膜を製造する場合を本発明の実施の形態１として説明す
る。
膜を製造する場合を本発明の実施の形態１として説明す
る。
【００２５】（１）スパッタリング法を適用することに
依り、ＳｉＯ2 などからなる絶縁層で覆われたＳｉウエ
ハ１１上に厚さが３００〔ｎｍ〕のＣｕからなる電極層
１２を形成する。
依り、ＳｉＯ2 などからなる絶縁層で覆われたＳｉウエ
ハ１１上に厚さが３００〔ｎｍ〕のＣｕからなる電極層
１２を形成する。
【００２６】（２）スピン・コート法を適用することに
依り、平均粒径が０．１〔μｍ〕のチタン酸バリウム粒
子を３０〔容量％〕及びポリイミド系ワニスを７０〔容
量％〕を混合した液体を塗布すると厚さが約１５〔μ
ｍ〕の誘電体複合膜が形成される。
依り、平均粒径が０．１〔μｍ〕のチタン酸バリウム粒
子を３０〔容量％〕及びポリイミド系ワニスを７０〔容
量％〕を混合した液体を塗布すると厚さが約１５〔μ
ｍ〕の誘電体複合膜が形成される。
【００２７】（３）前記誘電体複合膜に温度４００
〔℃〕、時間３〔時間〕のキュアを加えた後、ＣＭＰ法
を適用することに依って研磨し、その厚さを５〔μｍ〕
程度とする。
〔℃〕、時間３〔時間〕のキュアを加えた後、ＣＭＰ法
を適用することに依って研磨し、その厚さを５〔μｍ〕
程度とする。
【００２８】実施の形態２ プロセスは実施の形態１と全く同じであるが、誘電体材
料として平均粒径が２〔μｍ〕のＰＺＴ粒子、及び、エ
ポキシ樹脂を混合した液体を用いた。尚、この場合のキ
ュア温度は２００〔℃〕とした。
料として平均粒径が２〔μｍ〕のＰＺＴ粒子、及び、エ
ポキシ樹脂を混合した液体を用いた。尚、この場合のキ
ュア温度は２００〔℃〕とした。
【００２９】実施の形態２に依って製造したキャパシタ
材料薄膜の特性と従来の技術に依って製造したコンデン
サの特性とを比較すると下記の通りである。
材料薄膜の特性と従来の技術に依って製造したコンデン
サの特性とを比較すると下記の通りである。
【００３０】
【表１】
【００３１】図２は本発明に依るキャパシタ材料薄膜を
用いたキャパシタをＬＳＩ装置の周囲に配置した構造を
表す要部切断側面図であり、図に於いて、２１はＭＣＭ
（ｍｕｌｔｉ ｃｈｉｐ ｍｏｄｕｌｅ）基板、２２は
ＬＳＩチップ、２３は多層キャパシタをそれぞれ示し、
また、図では、多層キャパシタ２３の一層分２３Ａの概
略を拡大して併記してある。
用いたキャパシタをＬＳＩ装置の周囲に配置した構造を
表す要部切断側面図であり、図に於いて、２１はＭＣＭ
（ｍｕｌｔｉ ｃｈｉｐ ｍｏｄｕｌｅ）基板、２２は
ＬＳＩチップ、２３は多層キャパシタをそれぞれ示し、
また、図では、多層キャパシタ２３の一層分２３Ａの概
略を拡大して併記してある。
【００３２】一層分２３Ａに於いて、３１は接地層、３
２は電源層、３３はキャパシタ材料薄膜、３３Ａはポリ
イミド系樹脂、３３Ｂはチタン酸バリウムやＰＺＴなど
の高誘電率絶縁フィラーをそれぞれ示している。
２は電源層、３３はキャパシタ材料薄膜、３３Ａはポリ
イミド系樹脂、３３Ｂはチタン酸バリウムやＰＺＴなど
の高誘電率絶縁フィラーをそれぞれ示している。
【００３３】図２に見られる多層キャパシタ２３は、キ
ャパシタ材料薄膜３３が高誘電率であると共に表面が平
坦になっているから多層にすることができ、従来のキャ
パシタに比較して高容量にすることができる。
ャパシタ材料薄膜３３が高誘電率であると共に表面が平
坦になっているから多層にすることができ、従来のキャ
パシタに比較して高容量にすることができる。
【００３４】本発明に於いては、前記説明した実施の形
態を含め、多くの形態で実施することができ、以下、そ
れを付記として例示する。
態を含め、多くの形態で実施することができ、以下、そ
れを付記として例示する。
【００３５】（付記１）高誘電率セラミック粒子（例え
ばセラミック粒子１４）と樹脂（例えば樹脂層１３）と
の混合液を基板（例えばＳｉウエハ１１）上に塗布して
誘電体複合膜を成膜する工程と、次いで、該誘電体複合
膜を研磨して該高誘電率セラミック粒子の粒径以下の厚
さのキャパシタ材料薄膜にする工程とを含んでなること
を特徴とするキャパシタ材料薄膜の製造方法。
ばセラミック粒子１４）と樹脂（例えば樹脂層１３）と
の混合液を基板（例えばＳｉウエハ１１）上に塗布して
誘電体複合膜を成膜する工程と、次いで、該誘電体複合
膜を研磨して該高誘電率セラミック粒子の粒径以下の厚
さのキャパシタ材料薄膜にする工程とを含んでなること
を特徴とするキャパシタ材料薄膜の製造方法。
【００３６】（付記２）高誘電率セラミック粒子がＢａ
系、Ｐｂ系、Ｂｉ系の複合酸化物セラミックを主成分と
し、ＢａＴｉＯ3 ，ＢａＳｒＴｉＯ3 ，ＢａＣａＴｉＯ
3 ，ＢａＴｉＺｒＯ3 ，ＢａＰｂＴｉＯ3 ，ＢａＳｎＴ
ｉＯ3 ，ＰｂＴｉＯ3 ，ＰｂＺｒＯ3 ，ＰｂＺｒＴｉＯ
3 ，ＰｂＬａＺｒＴｉＯ3 Ｐｂ2 ＳＣＴａＯ6 ，Ｐｂ2
ＭｇＷＯ6 ，Ｐｂ3 ＭｇＮｂ2 Ｏ9 ，Ｐｂ3 ＭｇＴａ2
Ｏ9 ，Ｐｂ3 ＣｏＮｂ2 Ｏ9 ，Ｐｂ3 ＣｏＴａ 2 Ｏ9 ，
Ｐｂ2 ＣｏＷＯ6 ，Ｐｂ3 ＮｉＮｂ2 Ｏ9 ，Ｐｂ3 Ｎｉ
Ｔａ2 Ｏ9 ，Ｐｂ3 Ｆｅ2 ＷＯ9 ，ＢｉＮａＴｉ
2 Ｏ6 ，ＢｉＫＴｉ2 Ｏ6 ，Ｂｉ2 Ｔｉ3 Ｏ9の各物質
のうち少なくとも一つを含むものであることを特徴とす
る（付記１）記載のキャパシタ材料薄膜の製造方法。
系、Ｐｂ系、Ｂｉ系の複合酸化物セラミックを主成分と
し、ＢａＴｉＯ3 ，ＢａＳｒＴｉＯ3 ，ＢａＣａＴｉＯ
3 ，ＢａＴｉＺｒＯ3 ，ＢａＰｂＴｉＯ3 ，ＢａＳｎＴ
ｉＯ3 ，ＰｂＴｉＯ3 ，ＰｂＺｒＯ3 ，ＰｂＺｒＴｉＯ
3 ，ＰｂＬａＺｒＴｉＯ3 Ｐｂ2 ＳＣＴａＯ6 ，Ｐｂ2
ＭｇＷＯ6 ，Ｐｂ3 ＭｇＮｂ2 Ｏ9 ，Ｐｂ3 ＭｇＴａ2
Ｏ9 ，Ｐｂ3 ＣｏＮｂ2 Ｏ9 ，Ｐｂ3 ＣｏＴａ 2 Ｏ9 ，
Ｐｂ2 ＣｏＷＯ6 ，Ｐｂ3 ＮｉＮｂ2 Ｏ9 ，Ｐｂ3 Ｎｉ
Ｔａ2 Ｏ9 ，Ｐｂ3 Ｆｅ2 ＷＯ9 ，ＢｉＮａＴｉ
2 Ｏ6 ，ＢｉＫＴｉ2 Ｏ6 ，Ｂｉ2 Ｔｉ3 Ｏ9の各物質
のうち少なくとも一つを含むものであることを特徴とす
る（付記１）記載のキャパシタ材料薄膜の製造方法。
【００３７】（付記３）高誘電率セラミック粒子の平均
粒径が０．０５〔μｍ〕乃至５０〔μｍ〕の範囲にある
ことを特徴とする（付記１）記載のキャパシタ材料薄膜
の製造方法。
粒径が０．０５〔μｍ〕乃至５０〔μｍ〕の範囲にある
ことを特徴とする（付記１）記載のキャパシタ材料薄膜
の製造方法。
【００３８】（付記４）高誘電率セラミック粒子の比誘
電率が１０００以上であると共に誘電体複合膜全体の比
誘電率が５０以上であることを特徴とする（付記１）記
載のキャパシタ材料薄膜の製造方法。
電率が１０００以上であると共に誘電体複合膜全体の比
誘電率が５０以上であることを特徴とする（付記１）記
載のキャパシタ材料薄膜の製造方法。
【００３９】（付記５）樹脂が熱硬化型であることを特
徴とする（付記１）記載のキャパシタ材料薄膜の製造方
法。
徴とする（付記１）記載のキャパシタ材料薄膜の製造方
法。
【００４０】（付記６）誘電体複合膜の研磨を化学研磨
法或いは機械研磨法或いは化学機械研磨法を適用して実
施することを特徴とする（付記１）記載のキャパシタ材
料薄膜の製造方法。
法或いは機械研磨法或いは化学機械研磨法を適用して実
施することを特徴とする（付記１）記載のキャパシタ材
料薄膜の製造方法。
【００４１】（付記７）誘電体複合膜の研磨は表面粗さ
及びうねりが１〔μｍ〕以下となるように実施すること
を特徴とする（付記１）記載のキャパシタ材料薄膜の製
造方法。
及びうねりが１〔μｍ〕以下となるように実施すること
を特徴とする（付記１）記載のキャパシタ材料薄膜の製
造方法。
【００４２】
【発明の効果】本発明に依るキャパシタ材料薄膜の製造
方法に於いては、高誘電率セラミック粒子と樹脂との混
合液を基板上に塗布して誘電体複合膜を成膜し、該誘電
体複合膜を研磨して該高誘電率セラミック粒子の粒径以
下の厚さのキャパシタ材料薄膜にする。
方法に於いては、高誘電率セラミック粒子と樹脂との混
合液を基板上に塗布して誘電体複合膜を成膜し、該誘電
体複合膜を研磨して該高誘電率セラミック粒子の粒径以
下の厚さのキャパシタ材料薄膜にする。
【００４３】前記構成を採ることに依り、誘電体複合膜
に於ける樹脂層とセラミック粒子との体積分率はセラミ
ック粒子分が飛躍的に大きくなり、従来の誘電体複合膜
に比較して誘電率は遙に高くなり、しかも、表面は充分
に平坦化される。
に於ける樹脂層とセラミック粒子との体積分率はセラミ
ック粒子分が飛躍的に大きくなり、従来の誘電体複合膜
に比較して誘電率は遙に高くなり、しかも、表面は充分
に平坦化される。
【００４４】従って、本発明に依るキャパシタ材料薄膜
を用いれば、高容量化、Ｖ／Ｇ間ピッチの狭小化、多層
化されたキャパシタを容易に実現することができる。
を用いれば、高容量化、Ｖ／Ｇ間ピッチの狭小化、多層
化されたキャパシタを容易に実現することができる。
【図１】本発明の原理を説明する為の誘電体複合膜から
なるキャパシタ材料薄膜を表す要部切断側面図である。
なるキャパシタ材料薄膜を表す要部切断側面図である。
【図２】本発明に依るキャパシタ材料薄膜を用いたキャ
パシタをＬＳＩ装置の周囲に配置した構造を表す要部切
断側面図である。
パシタをＬＳＩ装置の周囲に配置した構造を表す要部切
断側面図である。
【図３】従来のキャパシタを説明する為の要部斜面説明
図である。
図である。
【図４】キャパシタの誘電体膜となる複合体膜を表す要
部切断側面図である。
部切断側面図である。
１１ Ｓｉウエハ １２ 電極層 １３ 樹脂層 １４ セラミック粒子
Claims (1)
- 【請求項１】高誘電率セラミック粒子と樹脂との混合液
を基板上に塗布して誘電体複合膜を成膜する工程と、 次いで、該誘電体複合膜を研磨して該高誘電率セラミッ
ク粒子の粒径以下の厚さのキャパシタ材料薄膜にする工
程とを含んでなることを特徴とするキャパシタ材料薄膜
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001072934A JP2002270780A (ja) | 2001-03-14 | 2001-03-14 | キャパシタ材料薄膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001072934A JP2002270780A (ja) | 2001-03-14 | 2001-03-14 | キャパシタ材料薄膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002270780A true JP2002270780A (ja) | 2002-09-20 |
Family
ID=18930446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001072934A Pending JP2002270780A (ja) | 2001-03-14 | 2001-03-14 | キャパシタ材料薄膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002270780A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006104068A1 (ja) * | 2005-03-28 | 2006-10-05 | Pioneer Corporation | ゲート絶縁膜、有機トランジスタ、有機ｅｌ表示装置の製造方法、ディスプレイ |
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2001
- 2001-03-14 JP JP2001072934A patent/JP2002270780A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006104068A1 (ja) * | 2005-03-28 | 2006-10-05 | Pioneer Corporation | ゲート絶縁膜、有機トランジスタ、有機ｅｌ表示装置の製造方法、ディスプレイ |
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