JP2002270640A - 半導体パッケージ及びその製造方法 - Google Patents

半導体パッケージ及びその製造方法

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semiconductor
metal
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俊章 守田
Ryoichi Kajiwara
良一 梶原
Masahiro Koizumi
正博 小泉
Kazuya Takahashi
和弥 高橋
Kazutoshi Ito
和利 伊藤
Mamoru Onda
護 御田
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Hitachi Ltd
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Hitachi Cable Ltd
Hitachi Ltd
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Abstract

(57)【要約】 【課題】銅又は銅を含む金属で形成された電極パッドと
外部電極との接続を容易かつ良好に行える半導体パッケ
ージ及びその製造方法を提供する。 【解決手段】外部接続用の電極パッドを１個又は複数個
有する半導体素子の該電極パッドが半導体部品搭載用基
板上に形成した金属バンプと接続された半導体パッケー
ジであって、前記電極パッドは銅又は銅を含む金属で形
成され、該電極パッド上に金属粉末を含有する有機膜が
形成されたことを特徴した半導体パッケージ及びその製
造方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージ及
びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の配線には、アルミニウム又
はアルミニウム合金が広く用いられている。しかし、配
線の細線化の伴いアルミニウム配線では信頼性の基準を
満たスことが難しくなっている。これはアルミニウム配
線はエレクトロマイグレーション耐性が弱いことによる
ためである。また、半導体素子の高集積化、高速動作化
により、アルミニウムより比抵抗が小さい材料による配
線が必要になっている。
【０００３】そこで、最近、エレクトロマイグレーショ
ン耐性が強く、比抵抗が小さい銅が配線材料として使わ
れている。
【０００４】図１３は、配線に銅を用いた半導体素子の
パッケージ構造の従来例（特開平１１―１６２９８０号
公報）を示した。
【０００５】これによれば、複数の層間絶縁膜２０１、
２０２、２０３のうちの最上層２０３の電極パッド形成
領域に開口部２０４を設け、開口部２０４内に銅で構成
された導電性材料を埋め込むことによって電極パッド２
０５を形成させる。最上層２０３の開口部２０４を形成
する前に下層の層間絶縁膜２０２に開口部２０４を形成
しておき、銅で構成された電極パッド２０５を厚くして
ある。その後、ワイヤボンディング工程によってボンデ
ィングワイヤ２０６の先端部分を電極パッド２０５上に
配置する（ボールボンディング）。
【０００６】銅で構成された電極パッド２０５を厚くす
る理由は、化学的機械的研磨法やエッチバック法によっ
て銅薄膜の不要部分を除去する工程で、電極パッドが極
めて薄くなり、極端な場合、部分的に消失するという現
象（ディシュイング）が見られることがあり、電極パッ
ドを介した内部回路とボンディングワイヤとの電気的接
続の不良をきたす場合がある。
【０００７】
【発明が解決しようとする課題】上記の従来例は、銅で
構成された電極パッド２０５上に、ボールボンディング
法によりボンディングワイヤを接続する構造である。
金、銅等を用いたボンディングワイヤでは半導体素子を
加熱した状態で接続する必要がある。この接続方法はボ
ンディングワイヤと電極パッドの接触部分に金属間化合
物層を形成させる固相接合法である。銅は他の金属とは
反応相（金属間化合物層）を形成しにくく、良好なボン
ディング状態を得るには高温下でワイヤボンディングを
行う必要がある。
【０００８】また、ワイヤボンディング工程は一般に大
気中で行うため、電極パッドが銅の場合その表面が酸化
膜で覆われてボンディング性が悪化する。
【０００９】この対応として、ワイヤボンディング時に
還元性気体をフローさせるなど還元性雰囲気中でボンデ
ィングを行う手段があるが製造コストが高くなる問題が
ある。
【００１０】本発明の目的は、銅または銅を含む金属で
形成された電極パッドと外部電極との接続を簡単且つ正
確に行うことにより、低コストで信頼性の高い半導体パ
ッケージを提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、 （１） 外部接続用の電極パッドを１個又は複数個有す
る半導体素子の該電極パッドが半導体部品搭載用基板上
に形成した金属バンプと接続された半導体パッケージで
あって、前記電極パッドは銅又は銅を含む金属で形成さ
れ、該電極パッド上に金属粉末を含有する有機膜が形成
された半導体パッケージである。
【００１２】（２） 前記金属バンプは、前記電極パッ
ド上にめっき法等の化学的方法又はバンプボンディング
法等の物理的機械的方法により予め形成されていること
が好ましい。
【００１３】（３） 外部接続用の電極パッドを１個又
は複数個有する半導体素子の該電極パッドが半導体部品
搭載用基板上の電極パッドと接続された半導体パッケー
ジであって、前記電極パッドは銅又は銅を含む金属で形
成され、該電極パッド上に金属粉末を含有する有機膜が
形成され、前記半導体素子の非機能面側（半導体素子の
回路構成を有しない面）が前記基板上に接着層を介して
搭載され、前記金属バンプと前記電極パッドとを金属ワ
イヤで電気的に接続した半導体パッケージである。
【００１４】（４） 外部接続用の電極パッドを１個又
は複数個有する半導体素子の該電極パッドが半導体部品
搭載用基板上に形成した突起状の金属バンプと接続され
た半導体パッケージであって、前記電極パッドは銅又は
銅を含む金属で構成され、該電極パッド上に金属粉末を
含有する有機膜が形成され、前記金属バンプと前記電極
パッドとを板状の金属製リードで電気的に接続した半導
体パッケージである。
【００１５】（５） 半導体素子の電極パッドが該電極
パッドの表面に形成した導電性有機膜を介して少なくと
も1層の配線層を有する基板の表面に形成された外部電
極と接続した半導体パッケージである。
【００１６】上記において、前記電極パッド上に形成し
た有機膜は、銀又は銀合金粉末を含有することが好まし
い。
【００１７】（６） 半導体素子の電極パッドの表面に
導電性有機膜を形成する工程、該電極パッドの表面に形
成した導電性有機膜を介して少なくとも1層の配線層を
有する基板の表面に形成された外部電極と前記の電極パ
ッドを接続する工程、を有する半導体パッケージの製造
方法である。
【００１８】そして、前記電極パッド上にめっき法等の
化学的方法又はバンプボンディング法等の物理的機械的
方法により予め金属バンプを形成する工程を加えた上
で、前記の電極パッドの表面に形成した導電性有機膜を
介して少なくとも1層の配線層を有する基板の表面に形
成された外部電極と前記の電極パッドを接続する工程、
を有する半導体パッケージの製造方法である。前記電極
パッドは銅又は銅を含む金属で形成され、該電極パッド
上に金属粉末を含有する有機膜が形成されることが好ま
しい。
【００１９】上記のように、本発明は、前記銅または銅
を含む金属で構成された電極パッドと前記基板上に形成
した前記半導体素子との接続用電極との接続に用いる前
記金属バンプは、金又は金を含む金属で構成された構造
とすることにより達成される。
【００２０】本発明は、前記金属バンプを介した基板と
前記半導体素子との接続は、前記基板を予め熱しておい
て、その後前記基板の上から前記半導体素子を押し付け
る熱圧着法、または前記基板の上から前記半導体素子を
押し付ける際に超音波振動を加える超音波振動併用熱圧
着法により達成される。
【００２１】
【発明の実施の形態】
【実施例１】図１は本発明の半導体パッケージの一例を
示す。
【００２２】半導体素子１には機能面側に複数の電極パ
ッド２が形成され、さらに電極パッド２が形成された部
分を除く領域に保護膜３が施されている。電極パッド２
は銅又は銅合金で形成されている。この電極パッド２上
に導電性粒子を含有した有機膜４が形成されており、半
導体部品搭載用基板５の電極パッド２に対応する配線部
６に金属バンプ７が形成されており、金属バンプ７と電
極パッド２とが電気的に導通されている。
【００２３】以下、本実施例の半導体パッケージの製造
方法について述べる。
【００２４】公知のダマシン法により銅の配線パターン
を形成させた半導体素子を準備した。銅の配線パターン
形成方法は次の通りである。
【００２５】先ず、図２（a）に示すように、トランジ
スタ、配線等を形成するシリコン基板１０１上に層間絶
縁膜として酸化シリコン（SiO2）膜１０２を形成し、さ
らにその上に窒化シリコン（SiN）膜１０３を形成し
（図２（b））、この窒化シリコン膜１０３上にレジス
ト膜１０４を形成する（図２（c））。
【００２６】このレジスト膜１０４をフォトリソグラフ
ィによりビアホールのパターンにパターニングする（図
２（d））。
【００２７】その後、このレジスト膜１０４をマスクと
して窒化シリコン膜１０３をプラズマエッチングし、窒
化シリコン膜１０３にビアホールパターン１０５（図２
（e）に図示）を形成する。次いでレジスト膜１０４を
除去する。
【００２８】その後、図２（e）に示すように全面に酸
化シリコン膜１０６を形成する。次いで、この酸化シリ
コン膜１０６の表面をＣＭＰ(chemical mechanical pol
ishing；化学機械研磨)して平坦化する（図２（f））。
【００２９】次いで、図２（g）に示すように、シリコ
ン酸化膜１０６上にレジスト膜１０７を形成し、このレ
ジスト膜１０７を配線溝１０８、及び電極パッド用開口
部のパターン１０９にパターニングする（図２
（h））。電極パッド用開口部のサイズは、例えば１０
０μｍ×１００μｍに設定される。
【００３０】その後、レジスト膜１０７及び窒化シリコ
ン膜１０３をマスクとしてエッチングすることにより、
酸化シリコン膜１０２にビアホールを開口し、酸化シリ
コン膜１０６に配線溝と電極パッド用開口部を形成す
る。この場合に、酸化シリコン膜と窒化シリコン膜との
エッチング選択比（酸化シリコン膜のエッチング速度／
窒化シリコン膜のエッチング速度）が高いエッチング方
法でエッチングすることにより、ビアホールの開口が終
了するまで、シリコン窒化膜１０３はマスクとして残存
する。
【００３１】その後、レジスト膜１０７を除去し、ビア
ホール、配線溝、及び電極パッド用開口部に埋め込むよ
うにして銅薄膜を無電解めっき法により堆積した後、Ｃ
ＭＰ法、またはエッチバック法にて銅薄膜の不要部分を
除去し、ビアホール、配線溝、及び電極パッド用開口部
の内部のみに銅を残し、ビア、配線及び電極パッドを形
成する。
【００３２】以上のようなダマシン法を用い、ドライエ
ッチングによる加工が難しい銅を配線材とした半導体素
子を作製した（図２（i））。
【００３３】この半導体素子の電極パッド上に、図３に
示すようにスクリーン印刷により銀粒子を含有したエポ
キシ系ペーストを形成した。
【００３４】一方、公知の製造プロセスを経て前記銅の
配線パターンを形成させた半導体素子の電極パッド位置
に対応した配線が形成された半導体部品搭載用基板を準
備した。
【００３５】図４はその半導体部品搭載用基板の外観を
示したものである。１１０は多層配線層を有する基板、
１１１は基板表面に設けられた配線、１１２は前記半導
体素子の電極パッド位置に対応した電極部である。この
電極領域１１２に超音波振動を併用した熱圧着ワイヤボ
ンディング法により金バンプを形成した。
【００３６】図５に金バンプの形成方法を示す。キャピ
ラリツール、キャピラリツールを保持し、かつ超音波振
動をキャピラリツールに伝えるホーン、ボンディングワ
イヤ、及び半導体部品搭載用基板の電極部のみを示して
ある。１１３はボンディングワイヤ、１１４はキャピラ
リツール、１１５はホーンである。
【００３７】先ず、アルミナ製の円筒状押圧治具である
キャピラリツール１１４に３０μｍ径の金製ボンディン
グワイヤ１１３を通してワイヤ先端部をツールより数ミ
リ出し、電気スパークによりボールを形成する。この金
ボールを基板１１０上の電極１１２に打ち下ろし、周波
数１３０ｋＨｚ程度の超音波振動を加え、金ボールと電
極１１２を接合させ、バンプ電極を形成した。同様な方
法で所定の場所、すなわち前記半導体素子の電極パッド
位置に対応した電極部１１２にバンプ電極を所定の個数
形成した。
【００３８】この半導体部品搭載用基板に形成したバン
プと前記半導体素子の電極パッドが一致するように、前
記半導体素子を前記半導体部品搭載用基板上に押付け
る。
【００３９】この際、図６に示す様に半導体素子に超音
波振動を加えながら半導体部品搭載用基板に搭載するこ
とが望ましいが、超音波振動を加えず圧着のみの搭載法
でも構わない。さらに、熱を加えた状態でも差し支えな
い。
【００４０】図７は、半導体素子を半導体部品搭載用基
板に搭載した後の、半導体部品搭載用基板上に形成した
金バンプと半導体素子の電極パッドとの電気的接触部の
状態を示した断面図である。（a）は金バンプと電極パ
ッドとが直接接触している状態、（b）は金バンプと電
極パッドとが直接には接触していない状態を、それぞれ
示している。いずれの状態でも良好な電気的導通がとれ
ており実装上問題はない。
【００４１】なお、本実施例に示した半導体素子の製造
方法は一般的な例を示したものである。銅又は銅合金で
構成された半導体素子の配線形成方法はこの限りではな
い。
【００４２】さらに、本実施例では半導体部品搭載用基
板は多層配線基板としたが、半導体部品搭載用基板は鉄
-ニッケル合金、銅合金等で構成されたリードフレー
ム、或いはポリイミド等の有機材料で構成されたフィル
ムであってもよい。
【００４３】以上の様に本実施例による半導体パッケー
ジは、半導体素子上の電極パッドに適度な弾性を持った
導電性有機膜を設けて、この電極パッドと半導体部品搭
載用基板上に形成した金バンプとを接続しているため、
熱応力による接合部不良は生じない。また、銅製の電極
パッドの表面酸化が抑えられているため、接合部の電気
的導通が悪化することはない。
【００４４】本実施例の半導体素子搭載方法はフリップ
チップボンディング法と呼ばれ、従来から用いられてい
る手法である。すなわち、銅で構成された電極パッドを
有する新しい半導体デバイスを従来と同様の手法で実装
ができる。このためコストアップや生産歩留り低下を引
き起こすことはない。
【００４５】
【実施例２】図８は本発明による半導体パッケージの別
の一例を示す。半導体素子１１には機能面側に複数の電
極パッド１２が形成され、さらに電極パッド１２が形成
された部分を除く領域に保護膜１３が施されている。電
極パッド１２は銅又は銅合金で形成されている。この電
極パッド１２上に導電性粒子を含有した有機膜１４が形
成されており、電極パッド１２と半導体部品搭載用基板
１５の電極パッド１２との接続配線部１６とが金ワイヤ
１７で接続されている。１８は半導体素子１１を半導体
部品搭載用基板１５に搭載し、固定するための金属ろう
材である。
【００４６】以下、本実施例の半導体パッケージの製造
方法について述べる。
【００４７】公知のダマシン法により銅の配線パターン
を形成して、かつ電極パッド上に銀粒子を含有したエポ
キシ系ペーストを形成した半導体素子を準備した。半導
体素子の作製方法は実施例１の方法と同様である。
【００４８】一方、前記銅の配線パターンを形成した半
導体素子の電極パッドと電気的接続するための電極が形
成された半導体部品搭載用基板を準備した。
【００４９】図９はその半導体部品搭載用基板の外観を
示す。１２０は多層配線層を有する半導体部品搭載用基
板、１２１は基板表面に設けられた配線、１２２は前記
半導体素子の電極パッドと電気的結線する電極部、１２
３は前記半導体素子を搭載する領域である。
【００５０】先ず、半導体素子搭載領域１２３に半導体
素子１１を金属系ろう材１８、例えば錫-銀-銅系はんだ
材を介して搭載した。搭載方法はペースト状の錫-銀-銅
系はんだ材を印刷法で前記半導体素子搭載領域１２３上
に形成させ、半導体素子を搭載し、およそ２００℃で加
熱して前記半導体素子１１を前記半導体部品搭載用基板
１５に固定した。
【００５１】次に、ワイヤボンディング法により前記半
導体素子の電極パッド１２と前記半導体部品搭載用基板
上の電極１２２とを金ワイヤを用いて結線した。結線方
法は実施例１の方法と同様で、セカンドボンディング動
作が加わり、そのボンディング部が前記半導体部品搭載
用基板上の電極１２２にあたる。
【００５２】なお、本実施例では半導体部品搭載用基板
は多層配線基板としたが、半導体部品搭載用基板は鉄-
ニッケル合金、銅合金等で構成されたリードフレーム、
或いはポリイミド等の有機材料で構成されたフィルムで
あってもよい。
【００５３】以上の様に本実施例は、半導体素子上の電
極パッドに熱による酸化を防ぎ、かつ電気的導通のとれ
る有機膜を設けているため、銅製の電極パッドの表面酸
化が抑えられ、接合部の電気的導通が悪化することはな
い。
【００５４】また、銅で構成された電極パッドを有する
新しい半導体デバイスを従来と同様の手法で実装ができ
るため、生産歩留りを低下させたり、コストが大幅にア
ップすることはない。
【００５５】
【実施例３】図１０は本発明による半導体パッケージの
別の一例を示す。図１１は図１０のＡ―Ｂ切断線におけ
る断面図である。
【００５６】半導体素子１３１には機能面側に複数の
銅、または銅合金製の電極パッド１３２が形成され、さ
らに電極パッド１３２が形成された部分を除く領域に保
護膜１３３が施されている。電極パッド１３２上には導
電製粒子を含む有機膜１４１（図１１に図示）が覆って
いる。インナーリード１３５と配線が形成されたテープ
基板１３７には応力緩衝層１３４が形成されている。テ
ープ基板１３７上の応力緩衝層１３４と半導体チップ１
３１上に施された保護膜１３３が接着され、インナーリ
ード１３５が電極パッド１３２に接合した構造となって
いる。インナーリードボンディング部１３９は樹脂封止
剤１３８（図１１に図示）により覆われた構造となって
いる。インナーリード１３５の他端となる配線に接続さ
れるソルダボール１３６は、テープ基板１３７の応力緩
衝層１３４が搭載された面と反対側の面上に形成したバ
ンプランド１４０に搭載されている。
【００５７】以下、本実施例の半導体パッケージ作製方
法について説明する。
【００５８】先ず、公知のダマシン法により銅の配線パ
ターンを形成して、かつ電極パッド上に銀粒子を含有し
たエポキシ系ペーストを形成した半導体素子を準備し
た。半導体素子作製方法は実施例１の方法と同様であ
る。
【００５９】次に、ポリイミドからなるテープ上に銅箔
で配線パターン（インナーリードも含む）を形成した
後、金めっきを施したテープ基板を用意した。この後、
このテープ基板上に接着能力をもつ応力緩衝層を形成
し、応力緩衝層と半導体チップを張り付け、接着した。
この貼り付け工程でテープ基板側のインナーリードは半
導体素子の電極パッド上に配置されるようになってい
る。次に、インナーリードボンディングによりテープ基
板上のインナーリードと半導体チップ上の電極パッドを
電気的導通がとれるように接合した。インナーリードボ
ンディングは図１２に示す方法により行った。
【００６０】図１２ではボンディングツール、ボンディ
ングツールを保持し、かつ超音波振動をボンディングツ
ールに伝えるホーン、インナーリード、及び半導体素子
の電極部のみを示してある。１５１は半導体素子、１５
２は電極パッド(銀粒子を含有したエポキシ系ペースト
も含む)、１５３は保護膜、１５４はインナーリード、
１５５はボンディングツール、１５６はホーンである。
【００６１】このインナーリードボンディング工程にお
いて、ボンディングツール１５５によりインナーリード
１５４を図１１の断面に示すようにＳ字形状に変形させ
ながら半導体チップ１５１上の電極パッド１５２に打ち
下ろし、周波数１３０kHz程度の超音波振動を併用した
熱圧着法によりインナーリード１５４と電極パッド１５
２の接続を行った。その後、インナーリードボンディン
グ部を樹脂で封止した。
【００６２】以上の様に本実施例による半導体パッケー
ジは、半導体素子上の電極パッドに熱による酸化を防
ぎ、かつ電気的導通のとれる有機膜を設けているため、
銅製の電極パッドの表面酸化が抑えられ、接合部の電気
的導通が悪化することはない。
【００６３】また、銅で構成された電極パッドを有する
新しい半導体デバイスを従来と同様の手法で実装ができ
るため、生産歩留りを低下させたり、コストが大幅にア
ップすることはない。
【００６４】図１４は本発明の実施例１で得られたパッ
ケージと従来のパッケージを高温（１５０℃）に所定時
間放置した後、導通試験を行い断線不良の有無を確認し
た結果を示す。本発明のパッケージは２０００時間迄不
良発生が無く、従来のパッケージに比べて同等以上の信
頼性を有する。また、-５５―１５０℃温度サイクル試
験において２０００時間まで断線不良の発生が無く、従
来のパッケージに比べて同等以上の信頼性を有すること
を確認した。
【００６５】
【発明の効果】本発明によれば、配線、及び電極パッド
が銅、または銅合金で構成された半導体素子において、
電気的導通のとれる有機膜を電極パッド上に設けること
により、銅又は銅合金で形成された電極パッド表面を酸
化させることなく簡単方法で実装できる。このため生産
歩留りを低下させたり、コストアップすることの無い半
導体パッケ−ジ及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の積層型半導体パッケージの断面の構成
を示す。
【図２】銅の配線パターンをもつ半導体素子の形成方法
を示す。
【図３】電極パッド上に導電性有機膜（エポキシ系ペー
スト）を形成した半導体素子の断面図である。
【図４】半導体部品搭載用基板の外観を示す。
【図５】金バンプ形成方法を示す。
【図６】フリップチップボンディング方法を示す。
【図７】フリップチップボンディング部の断面を示す。
【図８】本発明の別の積層型半導体パッケージの断面の
構成のを示す。
【図９】半導体部品搭載用基板の外観を示す。
【図１０】本発明の他の積層型半導体パッケージの断面
の構成を示す。
【図１１】図１０の半導体パッケージの断面を示す。
【図１２】インナーリードボンディング方法の説明図で
ある。
【図１３】半導体パッケージ従来例である。
【図１４】本発明のパッケージと従来のパッケージの高
温（１５０℃）放置試験結果を示す。
【符号の説明】
１…半導体素子、２…電極パッド、３…保護膜、４…導
電性有機膜、５…半導体部品搭載用基板、６…配線部、
７…金属バンプ、１１…半導体素子、１２…電極パッ
ド、１３…保護膜、１４…導電性粒子を含有した有機
膜、１５…半導体部品搭載用基板、１６…接続配線部、
１７…金ワイヤ、１８…金属ろう材、１０１…シリコン
基板、１０２…酸化シリコン膜、１０３…窒化シリコン
膜、１０４…レジスト膜、１０５…ビアホールパター
ン、１０６…酸化シリコン膜、１０７…レジスト膜、１
０８…配線溝、１０９…電極パッド用開口部のパター
ン、１１０…多層配線層を有する基板、１１１…基板表
面に設けられた配線、１１２…半導体素子の電極パッド
位置に対応した電極部、１１３…ボンディングワイヤ、
１１４…キャピラリツール、１１５…ホーン、１２０…
多層配線層を有する半導体部品搭載用基板、１２１…配
線、１２２…半導体素子の電極パッド部と電気的結線す
る電極部、１２３…半導体素子搭載部、１３１…半導体
素子、１３２…電極パッド、１３３…保護膜、１３４…
応力緩衝層、１３５…インナーリード、１３６…ソルダ
ボール、１３７…テープ基板、１３８…樹脂封止剤、１
３９…インナーリードボンディング部、１４０…バンプ
ランド、１４１…有機膜、１５１…半導体素子、１５２
…電極パッド（銀粒子を含有したエポキシ系ペーストも
含む）、１５３…保護膜、１５４…インナーリード、１
５５…ボンディングツール、１５６…ホーン。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶原 良一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 小泉 正博 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 高橋 和弥 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 伊藤 和利 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 御田 護 茨城県日立市助川町三丁目１番１号 日立 電線株式会社電線工場内 Ｆターム(参考） 5F033 HH11 JJ01 JJ11 MM02 PP28 QQ09 QQ12 QQ28 QQ31 QQ35 QQ37 QQ48 RR04 RR06 VV07 5F044 AA02 AA07 KK03 KK05 KK07 KK08 KK12 KK17 KK19 LL07 MM03 MM06 MM11 NN06 QQ06

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】外部接続用の電極パッドを１個又は複数個
    有する半導体素子の該電極パッドが半導体部品搭載用基
    板上に形成した金属バンプと接続された半導体パッケー
    ジであって、前記電極パッドは銅又は銅を含む金属で形
    成され、該電極パッド上に金属粉末を含有する有機膜が
    形成されたことを特徴とする半導体パッケージ。
  2. 【請求項２】請求項１において、前記金属バンプは前記
    電極パッド上に化学的方法又は機械的方法により予め形
    成されていることを特徴とする半導体パッケージ。
  3. 【請求項３】外部接続用の電極パッドを１個又は複数個
    有する半導体素子の該電極パッドが半導体部品搭載用基
    板上の電極パッドと接続された半導体パッケージであっ
    て、前記電極パッドは銅又は銅を含む金属で形成され、
    該電極パッド上に金属粉末を含有する有機膜が形成さ
    れ、前記半導体素子の非機能面側が前記基板上に接着層
    を介して搭載され、前記金属バンプと前記電極パッドと
    を金属ワイヤで電気的に接続したことを特徴とした半導
    体パッケージ。
  4. 【請求項４】外部接続用の電極パッドを１個又は複数個
    有する半導体素子の該電極パッドが半導体部品搭載用基
    板上に形成した突起状の金属バンプと接続された半導体
    パッケージであって、前記電極パッドは銅又は銅を含む
    金属で構成され、該電極パッド上に金属粉末を含有する
    有機膜が形成され、前記金属バンプと前記電極パッドと
    を板状の金属製リードで電気的に接続したことを特徴と
    する半導体パッケージ。
  5. 【請求項５】半導体素子の電極パッドが該電極パッドの
    表面に形成した導電性有機膜を介して少なくとも1層の
    配線層を有する基板の表面に形成された外部電極と接続
    したことを特徴とする半導体パッケージ。
  6. 【請求項６】請求項１〜５のいずれかにおいて、前記電
    極パッド上に形成した有機膜は、銀又は銀合金粉末を含
    有することを特徴とする半導体パッケージ。
  7. 【請求項７】半導体素子の電極パッドの表面に導電性有
    機膜を形成する工程、該電極パッドの表面に形成した導
    電性有機膜を介して少なくとも1層の配線層を有する基
    板の表面に形成された外部電極と前記の電極パッドを接
    続する工程、を有することを特徴とする半導体パッケー
    ジの製造方法。
  8. 【請求項８】半導体素子の電極パッドの表面に導電性有
    機膜を形成する工程、前記電極パッド上にめっき法等の
    化学的方法又はバンプボンディング法等の物理的機械的
    方法により予め金属バンプを形成する工程、前記の電極
    パッドの表面に形成した導電性有機膜を介して少なくと
    も1層の配線層を有する基板の表面に形成された外部電
    極と前記の電極パッドを接続する工程、を有することを
    特徴とする半導体パッケージの製造方法。
  9. 【請求項９】請求項７又は８において、前記電極パッド
    は銅又は銅を含む金属で構成され、該電極パッド上に金
    属粉末を含有する有機膜が形成されたことを特徴とする
    半導体パッケージの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100644311B1 (ko) * 2003-09-30 2006-11-23 산요덴키가부시키가이샤 반도체 칩을 적층한 반도체 장치 및 그 제조 방법
WO2006134220A1 (en) * 2005-06-16 2006-12-21 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100644311B1 (ko) * 2003-09-30 2006-11-23 산요덴키가부시키가이샤 반도체 칩을 적층한 반도체 장치 및 그 제조 방법
US7405484B2 (en) 2003-09-30 2008-07-29 Sanyo Electric Co., Ltd. Semiconductor device containing stacked semiconductor chips and manufacturing method thereof
US7939373B2 (en) 2003-09-30 2011-05-10 Sanyo Electric Co., Ltd. Manufacturing method for semiconductor device containing stacked semiconductor chips
WO2006134220A1 (en) * 2005-06-16 2006-12-21 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
GB2441265A (en) * 2005-06-16 2008-02-27 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
GB2441265B (en) * 2005-06-16 2012-01-11 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
US8225499B2 (en) 2005-06-16 2012-07-24 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure

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