JP2002258463A - フォトマスクパタン欠陥検査方法および微細図形パタンの検出方法 - Google Patents

フォトマスクパタン欠陥検査方法および微細図形パタンの検出方法

Info

Publication number
JP2002258463A
JP2002258463A JP2001059551A JP2001059551A JP2002258463A JP 2002258463 A JP2002258463 A JP 2002258463A JP 2001059551 A JP2001059551 A JP 2001059551A JP 2001059551 A JP2001059551 A JP 2001059551A JP 2002258463 A JP2002258463 A JP 2002258463A
Authority
JP
Japan
Prior art keywords
data
pattern
outline
graphic
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001059551A
Other languages
English (en)
Other versions
JP4736206B2 (ja
Inventor
Seiji Yamazaki
清司 山崎
Terusato Narukawa
照悟 鳴河
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2001059551A priority Critical patent/JP4736206B2/ja
Publication of JP2002258463A publication Critical patent/JP2002258463A/ja
Application granted granted Critical
Publication of JP4736206B2 publication Critical patent/JP4736206B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)

Abstract

(57)【要約】 (修正有) 【課題】 OPC補正が施されたフォトマスクの欠陥
を、効率よく検査する方法を提供する。 【解決手段】 所定の検査機により、フォトマスクのパ
タンとマスク描画データとを比較することにより、フォ
トマスクのパタンの欠陥部を検出するフォトマスクパタ
ン欠陥検査方法であって、描画データである図形パタン
データと、図形パタンデータの描画位置情報である図形
パタンデータ配置情報とを含み、且つ、描画データであ
る図形パタンデータにOPC補正が施されている、マス
ク描画データから、フォトマスクパタンの検査により、
本来欠陥部として検出されるべきでないのに欠陥部とし
て検出されることが多い微細図形パタンで、OPC補正
された箇所以外の、テグパタン等の微細図形パタンを、
予め抽出しておき、フォトマスクパタンの検査に際し、
前記本来欠陥部として検出されるべきでない微細図形パ
タン箇所については、欠陥としない。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、所定の検査機によ
り、フォトマスクのパタンとマスク描画データとを比較
することにより、フォトマスクのパタンの欠陥部を検出
するフォトマスクパタン欠陥検査方法に関する。
【0002】
【従来の技術】近年、電子機器の高機能化と軽薄短小の
傾向から、ASICに代表される種々のLSlには、ま
すます高集積化、高機能化が求められるようになってき
た。即ち、できるだけチップサイズを小さくして、高機
能を実現することがASIC等のLSIには求められて
いる。上記ASIC等のLSIは、機能、論理設計、回
路設計、レイアウト設計等を経て、フォトマスクパタン
作製用の図形データ(図形パタンデータあるいはパタン
データとも言う)を作製し、これを用いてフォトマスク
を作製した後、フォトマスクのパタンをウエハ上に縮小
投影露光等により転写して、半導体素子作製のプロセス
を行うという数々の工程を経て作製されるものである。
フォトマスクは、一般には、上記図形データを用い、電
子ビーム露光装置あるいはエキシマ波長等のフォト露光
装置を用いて、フォトマスク用基板(フォトマスクブラ
ンクスとも言う)の遮光膜上に配設された感光性レジス
トに露光描画を行い、現像、エッチング工程等を経て、
作製される。即ち、ガラス基板の一面に遮光性の金属薄
膜を設けたフォトマスク用基板の金属薄膜上に塗布、乾
燥された感光性のレジスト上に、露光装置により電離放
射線を所定の領域のみに照射して潜像を形成し、感光性
のレジストを現像して、電離放射線の照射領域に対応し
た、所望の形状のレジストパターン得た後、更に、レジ
ストパターンを耐エッチングレジストとして、金属薄膜
をレジストパターン形状に加工して、所望の金属薄膜パ
ターンを有するフォトマスクを得る。尚、フォトマスク
のパタンをウエハ上に縮小投影露光して、その絵柄を転
写する場合は、フォトマスクをレチクルマスクとも言
う。また、フォトマスクを単にマスクとも言う。また、
フォトマスクのパタンを形成するための図形データは、
種々の図形情報から構成され、X−Y座標表現されてい
る。
【0003】フォトマスクのパタンをウエハ上に縮小投
影露光等により転写する際、光近接効果と呼ばれる露光
形状の歪みが発生する。これは、露光形状のサイズ(ウ
エハ上の露光サイズ)が、露光光の波長に近づく、ある
いは光の波長よりも小さくなったときに、光の回折現象
により、フォトマスクのパタンの形状を忠実に露光する
ことができなく、ウエハ上に露光される露光形状に歪み
が発生するものである。フォトマスクのパタン(光を透
過させる部分の形状)が図4(a)(イ)に示すような
形状をしている場合には、ウエハ上に形成されるパタン
形状は図4(a)(ロ)のようになる。このため、図4
(a)(イ)に示すような形状をウエハ上に形成される
パタン形状として得たい場合には、フォトマスクのパタ
ン(光を透過させる部分の形状)を図4(b)(イ)の
ように補正して、ウエハ上に形成されるパタン形状を図
4(b)(ロ)のようにする。このような光の回折の影
響を考慮した補正を、光近接効果補正あるいはOPC
(Optical Proximity Correc
t)補正と言う。尚、図4において、810は設計図形
データ、815は形成パタン、820は補正図形デー
タ、825は形成パタンである。
【0004】このようなOPC(Optical Pr
oximity Correct)補正が施された描画
データ用の図形パタンデータと、図形パタンデータの描
画位置情報である図形パタンデータ配置情報とを含むマ
スク描画データにて、描画され、作製されたフォトマス
クについて、所定の検査機により、フォトマスクのパタ
ンとマスク描画データとを比較することにより、フォト
マスクのパタンの欠陥部を検出するフォトマスクパタン
欠陥検査を、微細欠陥を検出する高検出レベルで行なう
と、OPC補正部が検出され、検出箇所が多くなり、作
業レベルに合わなくなる。このため、通常、OPC補正
部以外のパタンについては、微細欠陥を検出する高検出
レベルで行ない、OPC補正部については、これを検出
しない低検出レベルを下げ行なわれている。この場合、
欠陥検査装置がOPC補正部をその形状から自動的に判
断できる機能を備えていることを前提としている。現
在、KLA社のKLA300シリーズにはすでにこの機
能がついている。しかし、OPC補正部以外のパタンに
ついては、微細欠陥を検出する高検出レベルで欠陥検査
行なうため、テグパタン等の、本来欠陥部として検出さ
れるべきでない微細図形パタンが、欠陥部として検出さ
れてしまう。欠陥検査機の検出に際し、テグパタン等
の、本来欠陥部として検出されるべきでない微細図形パ
タンと欠陥とが識別できないのである。この判別を行な
うには、手間がかかり、欠陥検査効率が悪くなってしま
う。
【0005】従来は、このようなOPC(Optica
l Proximity Correct)補正が施さ
れた描画データ用の図形パタンデータと、図形パタンデ
ータの描画位置情報である図形パタンデータ配置情報と
を含むマスク描画データに対し、描画領域全体にわた
り、描画される図形パタンのアウトラインデータを得
る、アウトライン化処理を施した後、アウトライン化処
理により得られたアウトラインデータに対し、アウトラ
イン間の距離チェック(スペースチェックとも言う)や
幅チェック(widthチェックとも言う)を行なう、
DRC(Design Rule Check)処理を
施し、アウトライン間の距離チェックや幅が指定された
距離以下にある、アウトラインデータの箇所を抽出し、
これにより、テグパタン等の、本来欠陥部として検出さ
れるべきでない微細図形パタンの箇所を特定していた。
しかし、DRC処理による抽出では、OPC補正部がほ
とんど検出され、これ以外の本来欠陥部として検出され
るべきでない微細パタンを特定するには手間がかかり、
大変であった。即ち、データ処理を含めたトータル的な
欠陥検査効率は悪かった。
【0006】
【発明が解決しようとする課題】上記のように、OPC
補正が施された描画データ用の図形パタンデータと、図
形パタンデータの描画位置情報である図形パタンデータ
配置情報とを含むマスク描画データにて、描画され、作
製されたフォトマスクについて、所定の検査機により、
フォトマスクのパタンとマスク描画データとを比較する
ことにより、フォトマスクのパタンの欠陥部を検出する
フォトマスクパタン欠陥検査においては、データ処理を
含めたトータル的な欠陥検査効率は悪く、問題となって
いた。本発明は、これに対応するもので、フォトマスク
の微細化が進む中、フォトマスクのパタンとマスク描画
データとを比較することにより、フォトマスクのパタン
の欠陥部を検出するフォトマスクパタン欠陥検査方法に
より、OPC補正が施され描画され、作製されたフォト
マスクを検査する際、データ処理を含め、トータル的に
欠陥検査効率の良い検査方法を提供しようとするもので
ある。
【0007】
【課題を解決するための手段】本発明のフォトマスクパ
タン欠陥検査方法は、所定の検査機により、フォトマス
クのパタンとマスク描画データとを比較することによ
り、フォトマスクのパタンの欠陥部を検出するフォトマ
スクパタン欠陥検査方法であって、描画データである図
形パタンデータと、図形パタンデータの描画位置情報で
ある図形パタンデータ配置情報とを含み、且つ、描画デ
ータである図形パタンデータにOPC(Optical
Proximity Correct)補正が施され
ている、マスク描画データから、フォトマスクパタンの
検査により、本来欠陥部として検出されるべきでないの
に欠陥部として検出されることが多い微細図形パタン
で、OPC補正された箇所以外の、テグパタン等の微細
図形パタンを、予め抽出しておき、フォトマスクパタン
の検査に際し、前記本来欠陥部として検出されるべきで
ない微細図形パタン箇所については、欠陥としないこと
を特徴とするものである。そして、上記における、OP
C補正された箇所以外の、テグパタン等の微細図形パタ
ン箇所の抽出は、順に、(a)マスク描画データから、
描画領域全体にわたり、描画される図形パタンのアウト
ラインデータを得る、アウトライン化処理と、(b)ア
ウトライン化処理により得られたアウトラインデータに
対し、アウトライン間の距離チェック(スペースチェッ
クとも言う)ないし幅チェック(widthチェックと
も言う)を行ない、アウトライン間の距離ないし幅が指
定された距離以下にある、アウトラインデータの箇所
を、抽出しする、DRC(Design Rule C
heck)処理と、(c)前記DRC処理により抽出さ
れた各箇所において、スペースないし幅を示す線分と、
あるいは前記スペースないし幅を示す線分と平行で、そ
の両側ないし片側に前記アウトラインデータのアウトラ
イン辺とその両端で交差する線分と、前記アウトライン
データのアウトライン辺とで構成される図形データを判
定用図形データとして発生させ、判定用図形データの、
アウトラインデータのアウトライン辺部の辺の長さが、
所定値以上であるものを抽出し、その図形の箇所を、検
査の際に欠陥としない擬似欠陥部箇所として選別して抽
出する擬似欠陥箇所選別処理とを、行なうものであるこ
とを特徴とするものである。そしてまた、上記におい
て、判定用図形データの発生は、スペースないし幅を示
す線分がX方向ないしY方向に平行である場合には、検
出された間隔を形成する対向するアウトライン辺部間に
判定用図形データを発生させ、スペースないし幅を示す
線分がX方向ないしY方向に平行でない場合には、スペ
ースないし幅を示す線分と平行で、その両側に前記アウ
トラインデータデータの図形とその両端で交差する所定
値長さL0の2つの線分と、前記アウトラインデータの
アウトライン辺とで構成される図形データを判定用図形
データとして発生させ、あるいは、スペースないし幅を
示す線分と、スペースないし幅を示す線分と平行で、そ
の片側に前記アウトラインデータの図形とその両端で交
差する所定値長さL0の1つの線分と、前記アウトライ
ンデータのアウトライン辺とで構成される図形データを
判定用図形データとして発生させるものであることを特
徴とするものである。
【0008】本発明の微細図形パタンの検出方法は、描
画データである図形パタンデータと、図形パタンデータ
の描画位置情報である図形パタンデータ配置情報とを含
み、且つ、描画データである図形パタンデータにOPC
(Optical Proximity Correc
t)補正が施されている、マスク描画データから、フォ
トマスクパタンの検査により、本来欠陥部として検出さ
れるべきでないのに欠陥部として検出されることが多い
微細図形パタンで、OPC補正された箇所以外の、テグ
パタン等の微細図形パタンを、予め抽出する、微細図形
パタンの検出方法であって、順に、(a)マスク描画デ
ータから、描画領域全体にわたり、描画される図形パタ
ンのアウトラインデータを得る、アウトライン化処理
と、(b)アウトライン化処理により得られたアウトラ
インデータに対し、アウトライン間の距離チェック(ス
ペースチェックとも言う)ないし幅チェック(widt
hチェックとも言う)を行ない、アウトライン間の距離
ないし幅が指定された距離以下にある、アウトラインデ
ータの箇所を、抽出する、DRC(Design Ru
le Check)処理と、(c)前記DRC処理によ
り抽出された各箇所において、スペースないし幅を示す
線分と、あるいは前記スペースないし幅を示す線分と平
行で、その両側ないし片側に前記アウトラインデータの
アウトライン辺とその両端で交差する線分と、前記アウ
トラインデータのアウトライン辺とで構成される図形デ
ータを判定用図形データとして発生させ、判定用図形デ
ータの、アウトラインデータのアウトライン辺部の辺の
長さが、所定値以上であるものを抽出し、その図形の箇
所を抽出し、これにより、テグパタン等の、本来欠陥部
として検出されるべきでない微細図形パタンの箇所を選
別する、選別処理とを、行なうものであることを特徴と
するものである。そして、上記において、判定用図形デ
ータの発生は、スペースないし幅を示す線分がX方向な
いしY方向に平行である場合には、検出された間隔を形
成する対向するアウトライン辺部間に判定用図形データ
を発生させ、スペースないし幅を示す線分がX方向ない
しY方向に平行でない場合には、スペースないし幅を示
す線分と平行で、その両側に前記アウトラインデータの
図形とその両端で交差する所定値長さL0の2つの線分
と、前記アウトラインデータのアウトライン辺とで構成
される図形データを判定用図形データとして発生させ、
あるいは、スペースないし幅を示す線分と、スペースな
いし幅を示す線分と平行で、その片側に前記アウトライ
ンデータの図形とその両端で交差する所定値長さL0の
1つの線分と、前記アウトラインデータのアウトライン
辺とで構成される図形データを判定用図形データとして
発生させるものであることを特徴とするものである。
【0009】
【作用】本発明のマスクパタン欠陥検査方法は、このよ
うな構成にすることにより、フォトマスクの微細化が進
む中、フォトマスクのパタンとマスク描画データとを比
較することにより、フォトマスクのパタンの欠陥部を検
出するフォトマスクパタン欠陥検査方法により、OPC
補正が施された描画され、作製されたフォトマスクを検
査する際、データ処理を含め、トータル的に欠陥検査効
率の良い検査方法の提供を可能とするものである。即
ち、OPC補正された箇所以外で、マスク描画データか
ら、本来欠陥部として検出されるべきでないのに欠陥部
として検出されることが多い、テグパタン等の微細図形
パタンの箇所を抽出しておき、欠陥検出の際、欠陥部と
して検出された箇所の中で、テグパタン等の、微細図形
パタン部については、欠陥としないことにより、これを
達成している。
【0010】本発明の微細図形パタンの検出方法は、こ
のような構成にすることにより、上記本発明の欠陥検査
方法を可能とするものである。また、欠陥検出の際、テ
グパタン等の、本来欠陥部として検出されるべきでない
微細図形パタン部を特定できることにより、デザインル
ールに合わない、これらの微細パタンについて、フォト
マスクメーカは、予め、マスク発注側に、そのパタンの
可否を確認することができる。
【0011】
【発明の実施の形態】本発明の実施の形態例を、図に基
づいて説明する。図1は本発明のフォトマスクパタン欠
陥検査方法の実施の形態の1例フロー図で、図2はマス
ク描画データから擬似欠陥部を選別する擬似欠陥箇所選
別処理の1例のフロー図で、図3(a)、図3(b)、
図3(c)は、それぞれ、具体的な図形データに対する
処理例を示した図である。尚、図3(a)(イ)、図3
(b)(イ)、図3(c)(イ)はアウトラインデータ
と抽出箇所を示し、図3(a)(ロ)、図3(b)
(ロ)、図3(c)(ロ)は、マスク描画データの各図
形データと判定用図形データを示している。図3中、3
10、320、330、340はアウトラインデータの
図形、311、312、313、321、322、32
3、324、325、331、332はマスク描画デー
タの各図形データ、330a、340aは辺部、35
1、352、353、354は判定用図形データであ
る。
【0012】本発明のフォトマスクパタン欠陥検査方法
の実施の形態の1例を、図1に基づいて説明する。本例
は、描画データである図形パタンデータと、図形パタン
データの描画位置情報である図形パタンデータ配置情報
とを含み、且つ、描画データである図形パタンデータに
OPC補正が施されている、マスク描画データを用いて
電子ビーム露光装置により描画し、プロセス処理を施し
て、作製されたフォトマスクと、前記マスク描画データ
とを、所定の検査機により、比較して、欠陥検査する方
法である。そして、フォトマスクパタンの検査により、
本来欠陥部として検出されるべきでないのに欠陥部とし
て検出されることが多い微細図形パタンで、OPC補正
された箇所以外の、テグパタン等の微細図形パタンを、
予め抽出しておき、フォトマスクパタンの検査に際し、
前記テグパタン等の微細図形パタン箇所については、マ
スキング処理しておき、その箇所を欠陥としない欠陥検
査方法である。
【0013】先ず、フォトマスクパタンの検査により、
本来欠陥部として検出されるべきでないのに欠陥部とし
て検出されることが多い、OPC補正された箇所以外
の、テグパタン等の微細図形パタンの箇所を、マスク描
画データ(S11)から、予め抽出し、抽出された箇所
のデータを擬似欠陥部抽出箇所データとする。(S1
5) ここで、この微細図形パタン箇所の抽出処理の1例を図
2に基づいて説明しておく。尚、これを以って、本発明
の微細図形パタンの検出方法の実施の形態の1例とす
る。先ず、マスク描画データ(S21、S11に相当)
から、描画領域全体にわたり、描画される図形パタンの
アウトラインデータを得る、アウトライン化処理を行な
う。(S22) 通常、マスク描画データをベクトル線表示にて表し、こ
れより、アウトラインデータを得る。次いで、アウトラ
イン化処理により得られたアウトラインデータに対し、
アウトライン間の距離チェック(スペースチェックとも
言う)ないし幅チェック(widthチェックとも言
う)を行ない、アウトライン間の距離ないし幅が指定さ
れた距離以下にある、アウトラインデータの箇所を、抽
出する、DRC処理を行なう。(S23) 図形データ内領域を露光する場合か図形データをのぞい
た領域を露光する場合か、あるいはレジストがポジであ
るかネガであるか等により、アウトラインデータのアウ
トライン間の距離チェック(スペースチェックとも言
う)を行なうか、幅チェック(widthチェックとも
言う)を行なうかを決める。ここでは、簡単のため、以
下、描画の際に図形データ内領域を露光する場合で、ネ
ガレジストを用いた場合を想定し、アウトラインデータ
のアウトライン間の距離チェック(スペースチェックと
も言う)を行なうものとする。これにより、抽出された
箇所は、線分等により表現される。例えば、スペースが
所定の距離以下である箇所が、座標位置であるアウトラ
インデータの角部から、角部なし辺部への両矢印部とし
て得られる。図3(a)(イ)は、アウトラインデータ
の図形310の辺部に凹部があり、辺に沿う方向の長さ
が所定距離以下の場合で、点(角部のこと)P11、P
12間、点P13,P14間が抽出箇所として得られた
ものである。図3(b)(イ)は、OPC補正部の形状
で、点P21,P22間が距離が所定距離以下で、抽出
箇所として得られたものである。図3(c)(イ)は、
アウトラインデータの図形330とアウトラインデータ
の図形340とは互いにずれた位置にあり、間隔が所定
距離以下の場合で、点P31からアウトラインデータの
図形340辺部340aまで、点P32からアウトライ
ンデータの図形330辺部330aまでが抽出箇所とし
て得られる。
【0014】次いで、得られた抽出箇所について、前述
のテグパタン等の、微細図形パタンの箇所を抽出する、
擬似欠陥部箇所選別処理(S24)を、以下のように行
なう。DRC処理により抽出された各箇所において、ス
ペースを示す線分と、あるいは前記スペース示す線分と
平行で、その両側ないし片側に前記アウトラインデータ
のアウトライン辺とその両端で交差する線分と、前記ア
ウトラインデータのアウトライン辺とで構成される図形
データを判定用図形データとして発生させる。そして、
判定用図形データの、アウトラインデータのアウトライ
ン辺部の辺の長さが、所定値以上であるものを抽出し、
その図形の箇所を、検査の際に欠陥としない擬似欠陥部
箇所として選別して抽出する。例えば、スペースないし
幅を示す線分がX方向ないしY方向に平行である場合に
は、検出された間隔を形成する対向するアウトライン辺
部間に判定用図形データを発生させ、スペースないし幅
を示す線分がX方向ないしY方向に平行でない場合に
は、スペースないし幅を示す線分と平行で、その両側に
前記アウトラインデータデータの図形とその両端で交差
する所定値長さL0の2つの線分と、前記アウトライン
データのアウトライン辺とで構成される図形データを判
定用図形データとして発生させ、あるいは、スペースな
いし幅を示す線分と、スペースないし幅を示す線分と平
行で、その片側に前記アウトラインデータの図形とその
両端で交差する所定値長さL0の1つの線分と、前記ア
ウトラインデータのアウトライン辺とで構成される図形
データを判定用図形データとして発生させる。図3
(a)(イ)のような抽出箇所の場合、図3(a)
(ロ)のようになり、図3(b)(イ)のような抽出箇
所の場合、図3(b)(ロ)のようになり、図3(c)
(イ)のような抽出箇所の場合、図3(c)(ロ)のよ
うになる。そして、判定用図形データに対し、アウトラ
インデータのアウトライン辺部の辺の長さが、所定値以
上であるものを抽出することにより、図3(a)
(ロ)、図3(b)(ロ)、図3(c)(ロ)の各判定
用図形から、図3(c)(ロ)の判定用図形354のみ
を選定することができる。これにより、OPC補正部の
大半は除かれる。これにより選別された箇所について確
認を行なうことにより、OPC補正された箇所以外の、
テグパタン等の微細図形パタンの箇所を抽出することが
できる。
【0015】尚、DRC処理による抽出箇所の確認は、
抽出された箇所に図形(例えばGDSデータ)を発生さ
せ、且つ、元のマスク描画データとともに色違いで表示
することにより確認できる。また、擬似欠陥箇所選別処
理(S24)により得られた箇所についても、その箇所
判定用図形を用い、元のマスク描画データとともに色違
いで表示することにより確認できる。
【0016】このようにして、抽出された微細図形パタ
ンの箇所を、検査機では欠陥としないように、マスキン
グ箇所として登録しておく。(S16)
【0017】一方、フォトマスクの作製は、以下のよう
に行われる。先ず、上記マスク描画データを用い、電子
ビーム露光装置を用いて、フォトマスク用基板(フォト
マスクブランクスとも言う)の遮光膜上に配設された感
光性レジストに露光描画を行い、潜像を形成する。(S
12) 次いで、現像処理を行ない、前記潜像に対応したレジス
トパタンを遮光膜上に形成し、必要に応じて乾燥処理等
を施した後、レジストパタンを対エッチングマスクとし
て遮光膜をエッチングして、遮光膜からなるパタンを形
成し、レジストパタン除去、洗浄処理を施して(S1
3)、フォトマスクを得る。(S14)
【0018】次いで、欠陥検査機にて、元のマスク描画
データ(S11)を用いて、指定されたマスキング箇所
を除き、欠陥検査を行ない(S17)、欠陥部を検出す
る。(S18) このようにして、フォトマスクパタンの検査により、本
来欠陥部として検出されるべきでないのに欠陥部として
検出されることが多い、OPC補正された箇所以外の、
テグパタン等の、微細図形パタンの箇所を欠陥としない
で、高検出レベルで欠陥検査を行なうことができる。
尚、本例は1例で、各処理もこれに限定されるものでは
ない。
【0019】
【発明の効果】本発明は、上記のように、フォトマスク
の微細化が進む中、フォトマスクのパタンとマスク描画
データとを比較することにより、フォトマスクのパタン
の欠陥部を検出するフォトマスクパタン欠陥検査方法に
より、OPC補正が施された描画され、作製されたフォ
トマスクを検査する際、データ処理を含め、トータル的
に欠陥検査効率の良い検査方法の提供を可能とした。ま
た、フォトマスクパタンの検査により、本来欠陥部とし
て検出されるべきでないのに欠陥部として検出されるこ
とが多い、OPC補正された箇所以外の、テグパタン等
の微細図形パタンの箇所を、OPC補正が施されたマス
ク描画データから、容易に抽出できる、微細図形パタン
の検出方法の提供を可能とし、検査の面ばかりでなく、
仕様確認の作業も容易に効率的にできるものとした。
【図面の簡単な説明】
【図1】本発明のフォトマスクパタン欠陥検査方法の実
施の形態の1例フロー図
【図2】マスク描画データから擬似欠陥部を選別する擬
似欠陥箇所選別処理の1例のフロー図
【図3】図3(a)、図3(b)、図3(c)は、それ
ぞれ、具体的な図形データに対する処理例を示した図で
ある。
【図4】OPC補正を説明するための図
【符号の説明】
310、320、330、340 アウトライ
ンデータの図形 311、312、313 マスク描画
データの各図形データ 321、322、323、324、325 マスク描画
データの各図形データ 331、332 マスク描画
データの各図形データ 330a、340a 辺部 351、352、353、354 判定用図形
データ
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 2G051 AA56 AB02 AC21 EA12 EA14 ED01 2H095 BB01 BB36 BD04 BD27 BD28 4M106 AA09 CA39 DJ18

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 所定の検査機により、フォトマスクのパ
    タンとマスク描画データとを比較することにより、フォ
    トマスクのパタンの欠陥部を検出するフォトマスクパタ
    ン欠陥検査方法であって、描画データである図形パタン
    データと、図形パタンデータの描画位置情報である図形
    パタンデータ配置情報とを含み、且つ、描画データであ
    る図形パタンデータにOPC(Optical Pro
    ximity Correct)補正が施されている、
    マスク描画データから、フォトマスクパタンの検査によ
    り、本来欠陥部として検出されるべきでないのに欠陥部
    として検出されることが多い微細図形パタンで、OPC
    補正された箇所以外の、テグパタン等の微細図形パタン
    を、予め抽出しておき、フォトマスクパタンの検査に際
    し、前記本来欠陥部として検出されるべきでない微細図
    形パタン箇所については、欠陥としないことを特徴とす
    るフォトマスクパタン欠陥検査方法。
  2. 【請求項2】 請求項1における、OPC補正された箇
    所以外の、テグパタン等の微細図形パタン箇所の抽出
    は、順に、(a)マスク描画データから、描画領域全体
    にわたり、描画される図形パタンのアウトラインデータ
    を得る、アウトライン化処理と、(b)アウトライン化
    処理により得られたアウトラインデータに対し、アウト
    ライン間の距離チェックないし幅チェックを行ない、ア
    ウトライン間の距離ないし幅が指定された距離以下にあ
    る、アウトラインデータの箇所を、抽出する、DRC
    (Design Rule Check)処理と、
    (c)前記DRC処理により抽出された各箇所におい
    て、スペースないし幅を示す線分と、あるいは前記スペ
    ースないし幅を示す線分と平行で、その両側ないし片側
    に前記アウトラインデータのアウトライン辺とその両端
    で交差する線分と、前記アウトラインデータのアウトラ
    イン辺とで構成される図形データを判定用図形データと
    して発生させ、判定用図形データの、アウトラインデー
    タのアウトライン辺部の辺の長さが、所定値以上である
    ものを抽出し、その図形の箇所を、検査の際に欠陥とし
    ない擬似欠陥部箇所として選別して抽出する擬似欠陥箇
    所選別処理とを、行なうものであることを特徴とするフ
    ォトマスクパタン欠陥検査方法。
  3. 【請求項3】 請求項2において、判定用図形データの
    発生は、スペースないし幅を示す線分がX方向ないしY
    方向に平行である場合には、検出された間隔を形成する
    対向するアウトライン辺部間に判定用図形データを発生
    させ、スペースないし幅を示す線分がX方向ないしY方
    向に平行でない場合には、スペースないし幅を示す線分
    と平行で、その両側に前記アウトラインデータの図形と
    その両端で交差する所定値長さL0の2つの線分と、前
    記アウトラインデータのアウトライン辺とで構成される
    図形データを判定用図形データとして発生させ、あるい
    は、スペースないし幅を示す線分と、スペースないし幅
    を示す線分と平行で、その片側に前記アウトラインデー
    タの図形とその両端で交差する所定値長さL0の1つの
    線分と、前記アウトラインデータのアウトライン辺とで
    構成される図形データを判定用図形データとして発生さ
    せるものであることを特徴とするフォトマスクパタン欠
    陥検査方法。
  4. 【請求項4】 描画データである図形パタンデータと、
    図形パタンデータの描画位置情報である図形パタンデー
    タ配置情報とを含み、且つ、描画データである図形パタ
    ンデータにOPC(Optical Proximit
    y Correct)補正が施されている、マスク描画
    データから、フォトマスクパタンの検査により、本来欠
    陥部として検出されるべきでないのに欠陥部として検出
    されることが多い微細図形パタンで、OPC補正された
    箇所以外の、テグパタン等の微細図形パタンを、予め抽
    出する、微細図形パタンの検出方法であって、順に、
    (a)マスク描画データから、描画領域全体にわたり、
    描画される図形パタンのアウトラインデータを得る、ア
    ウトライン化処理と、(b)アウトライン化処理により
    得られたアウトラインデータに対し、アウトライン間の
    距離チェックないし幅チェックを行ない、アウトライン
    間の距離ないし幅が指定された距離以下にある、アウト
    ラインデータの箇所を、抽出する、DRC(Desig
    n RuleCheck)処理と、(c)前記DRC処
    理により抽出された各箇所において、スペースないし幅
    を示す線分と、あるいは前記スペースないし幅を示す線
    分と平行で、その両側ないし片側に前記アウトラインデ
    ータのアウトライン辺とその両端で交差する線分と、前
    記アウトラインデータのアウトライン辺とで構成される
    図形データを判定用図形データとして発生させ、判定用
    図形データの、アウトラインデータのアウトライン辺部
    の辺の長さが、所定値以上であるものを抽出し、その図
    形の箇所を抽出し、これにより、テグパタン等の、本来
    欠陥部として検出されるべきでない微細図形パタンの箇
    所を選別する、選別処理とを、行なうものであることを
    特徴とする微細図形パタンの検出方法。
  5. 【請求項5】 請求項4において、判定用図形データの
    発生は、スペースないし幅を示す線分がX方向ないしY
    方向に平行である場合には、検出された間隔を形成する
    対向するアウトライン辺部間に判定用図形データを発生
    させ、スペースないし幅を示す線分がX方向ないしY方
    向に平行でない場合には、スペースないし幅を示す線分
    と平行で、その両側に前記アウトラインデータの図形と
    その両端で交差する所定値長さL0の2つの線分と、前
    記アウトラインデータのアウトライン辺とで構成される
    図形データを判定用図形データとして発生させ、あるい
    は、スペースないし幅を示す線分と、スペースないし幅
    を示す線分と平行で、その片側に前記アウトラインデー
    タの図形とその両端で交差する所定値長さL0の1つの
    線分と、前記アウトラインデータのアウトライン辺とで
    構成される図形データを判定用図形データとして発生さ
    せるものであることを特徴とする微細図形パタンの検出
    方法。
JP2001059551A 2001-03-05 2001-03-05 フォトマスクパタン欠陥検査方法および微細図形パタンの検出方法 Expired - Fee Related JP4736206B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001059551A JP4736206B2 (ja) 2001-03-05 2001-03-05 フォトマスクパタン欠陥検査方法および微細図形パタンの検出方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001059551A JP4736206B2 (ja) 2001-03-05 2001-03-05 フォトマスクパタン欠陥検査方法および微細図形パタンの検出方法

Publications (2)

Publication Number Publication Date
JP2002258463A true JP2002258463A (ja) 2002-09-11
JP4736206B2 JP4736206B2 (ja) 2011-07-27

Family

ID=18919096

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001059551A Expired - Fee Related JP4736206B2 (ja) 2001-03-05 2001-03-05 フォトマスクパタン欠陥検査方法および微細図形パタンの検出方法

Country Status (1)

Country Link
JP (1) JP4736206B2 (ja)

Cited By (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006039059A (ja) * 2004-07-23 2006-02-09 Toshiba Corp フォトマスクデータの作成方法およびフォトマスクの製造方法
JP2006200944A (ja) * 2005-01-18 2006-08-03 Toshiba Corp 試料欠陥検査及び試料検査方法
JP2006227407A (ja) * 2005-02-18 2006-08-31 Toshiba Microelectronics Corp マスク製造システム及びマスクパターン補正方法
US7114144B2 (en) 2002-11-26 2006-09-26 Matsushita Electric Industrial Co., Ltd. Mask pattern inspecting method, inspection apparatus, inspecting data used therein and inspecting data generating method
JP2007333783A (ja) * 2006-06-12 2007-12-27 Fujitsu Ltd 露光用マスクの検査装置、検査方法、製造方法および露光用マスク
US7499582B2 (en) 2003-06-30 2009-03-03 Kabushiki Kaisha Toshiba Method for inspecting a defect in a photomask, method for manufacturing a semiconductor device and method for producing a photomask
JP2010085461A (ja) * 2008-09-29 2010-04-15 Fujitsu Microelectronics Ltd 光近接効果補正パターンの検証方法及びその検証装置
US7730432B1 (en) 2005-03-30 2010-06-01 Tela Innovations, Inc. Method and system for reshaping a transistor gate in an integrated circuit to achieve a target objective
US7842975B2 (en) 2006-03-09 2010-11-30 Tela Innovations, Inc. Dynamic array architecture
US7908578B2 (en) 2007-08-02 2011-03-15 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US7926010B2 (en) 2007-06-04 2011-04-12 Dai Nippon Printing Co., Ltd. Method of determining defects in photomask
US7932545B2 (en) * 2006-03-09 2011-04-26 Tela Innovations, Inc. Semiconductor device and associated layouts including gate electrode level region having arrangement of six linear conductive segments with side-to-side spacing less than 360 nanometers
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US7943967B2 (en) 2006-03-09 2011-05-17 Tela Innovations, Inc. Semiconductor device and associated layouts including diffusion contact placement restriction based on relation to linear conductive segments
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US7979829B2 (en) 2007-02-20 2011-07-12 Tela Innovations, Inc. Integrated circuit cell library with cell-level process compensation technique (PCT) application and associated methods
US7994545B2 (en) 2007-10-26 2011-08-09 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
JP2011237465A (ja) * 2010-04-30 2011-11-24 Lasertec Corp 検査装置及び検査方法
US8103981B2 (en) 2003-02-25 2012-01-24 The Regents Of The University Of California Tool for modifying mask design layout
US8185865B2 (en) 2005-05-06 2012-05-22 Tela Innovations, Inc. Methods for gate-length biasing using annotation data
US8214778B2 (en) 2007-08-02 2012-07-03 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US8225239B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining and utilizing sub-resolution features in linear topology
US8225261B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US8245180B2 (en) 2006-03-09 2012-08-14 Tela Innovations, Inc. Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US8247846B2 (en) 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US8286107B2 (en) 2007-02-20 2012-10-09 Tela Innovations, Inc. Methods and systems for process compensation technique acceleration
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US8490043B2 (en) 2005-05-06 2013-07-16 Tela Innovations, Inc. Standard cells having transistors annotated for gate-length biasing
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8863063B2 (en) 2009-05-06 2014-10-14 Tela Innovations, Inc. Finfet transistor circuit
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06258239A (ja) * 1993-03-09 1994-09-16 Hitachi Ltd 欠陥検出装置およびその方法
JPH06342207A (ja) * 1993-06-01 1994-12-13 Matsushita Electron Corp 光露光用マスクの検査方法
JPH07261372A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd パターン検証方法および検証装置
JPH08234413A (ja) * 1995-02-24 1996-09-13 Mitsubishi Electric Corp フォトマスクパターン欠陥検査装置及びフォトマスクパターン欠陥検査方法
JPH10187778A (ja) * 1996-12-24 1998-07-21 Fujitsu Ltd レイアウト図形検証方法及びレイアウト図形検証装置
JP2001014362A (ja) * 1999-06-29 2001-01-19 Fujitsu Ltd 図形検証方法、図形検証装置、及び記録媒体

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06258239A (ja) * 1993-03-09 1994-09-16 Hitachi Ltd 欠陥検出装置およびその方法
JPH06342207A (ja) * 1993-06-01 1994-12-13 Matsushita Electron Corp 光露光用マスクの検査方法
JPH07261372A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd パターン検証方法および検証装置
JPH08234413A (ja) * 1995-02-24 1996-09-13 Mitsubishi Electric Corp フォトマスクパターン欠陥検査装置及びフォトマスクパターン欠陥検査方法
JPH10187778A (ja) * 1996-12-24 1998-07-21 Fujitsu Ltd レイアウト図形検証方法及びレイアウト図形検証装置
JP2001014362A (ja) * 1999-06-29 2001-01-19 Fujitsu Ltd 図形検証方法、図形検証装置、及び記録媒体

Cited By (210)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7114144B2 (en) 2002-11-26 2006-09-26 Matsushita Electric Industrial Co., Ltd. Mask pattern inspecting method, inspection apparatus, inspecting data used therein and inspecting data generating method
US8103981B2 (en) 2003-02-25 2012-01-24 The Regents Of The University Of California Tool for modifying mask design layout
US7499582B2 (en) 2003-06-30 2009-03-03 Kabushiki Kaisha Toshiba Method for inspecting a defect in a photomask, method for manufacturing a semiconductor device and method for producing a photomask
JP2006039059A (ja) * 2004-07-23 2006-02-09 Toshiba Corp フォトマスクデータの作成方法およびフォトマスクの製造方法
JP2006200944A (ja) * 2005-01-18 2006-08-03 Toshiba Corp 試料欠陥検査及び試料検査方法
JP2006227407A (ja) * 2005-02-18 2006-08-31 Toshiba Microelectronics Corp マスク製造システム及びマスクパターン補正方法
JP4653515B2 (ja) * 2005-02-18 2011-03-16 東芝マイクロエレクトロニクス株式会社 マスク製造システム及びマスクパターン補正方法
US7730432B1 (en) 2005-03-30 2010-06-01 Tela Innovations, Inc. Method and system for reshaping a transistor gate in an integrated circuit to achieve a target objective
US9202003B2 (en) 2005-05-06 2015-12-01 Tela Innovations, Inc. Gate-length biasing for digital circuit optimization
US8949768B2 (en) 2005-05-06 2015-02-03 Tela Innovations, Inc. Standard cells having transistors annotated for gate-length biasing
US8869094B2 (en) 2005-05-06 2014-10-21 Tela Innovations, Inc. Standard cells having transistors annotated for gate-length biasing
US9069926B2 (en) 2005-05-06 2015-06-30 Tela Innovations, Inc. Standard cells having transistors annotated for gate-length biasing
US8756555B2 (en) 2005-05-06 2014-06-17 Tela Innovations, Inc. Standard cells having transistors annotated for gate-length biasing
US8635583B2 (en) 2005-05-06 2014-01-21 Tela Innovations, Inc. Standard cells having transistors annotated for gate-length biasing
US8490043B2 (en) 2005-05-06 2013-07-16 Tela Innovations, Inc. Standard cells having transistors annotated for gate-length biasing
US8185865B2 (en) 2005-05-06 2012-05-22 Tela Innovations, Inc. Methods for gate-length biasing using annotation data
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US8134185B2 (en) 2006-03-09 2012-03-13 Tela Innovations, Inc. Integrated circuit having gate electrode level region including at least seven linear-shaped conductive structures at equal pitch including linear-shaped conductive structure forming transistors of two different types and at least three linear-shaped conductive structures having aligned ends
US7932545B2 (en) * 2006-03-09 2011-04-26 Tela Innovations, Inc. Semiconductor device and associated layouts including gate electrode level region having arrangement of six linear conductive segments with side-to-side spacing less than 360 nanometers
US10230377B2 (en) 2006-03-09 2019-03-12 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US7943966B2 (en) 2006-03-09 2011-05-17 Tela Innovations, Inc. Integrated circuit and associated layout with gate electrode level portion including at least two complimentary transistor forming linear conductive segments and at least one non-gate linear conductive segment
US7943967B2 (en) 2006-03-09 2011-05-17 Tela Innovations, Inc. Semiconductor device and associated layouts including diffusion contact placement restriction based on relation to linear conductive segments
US7948012B2 (en) 2006-03-09 2011-05-24 Tela Innovations, Inc. Semiconductor device having 1965 nm gate electrode level region including at least four active linear conductive segments and at least one non-gate linear conductive segment
US7948013B2 (en) 2006-03-09 2011-05-24 Tela Innovations, Inc. Semiconductor device and associated layouts having linear shaped gate electrodes defined along at least five adjacent gate electrode tracks of equal pitch
US7952119B2 (en) 2006-03-09 2011-05-31 Tela Innovations, Inc. Semiconductor device and associated layout having three or more linear-shaped gate electrode level conductive segments of both equal length and equal pitch
US10217763B2 (en) 2006-03-09 2019-02-26 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features of rectangular shape on gate horizontal grid and first-metal structures of rectangular shape on at least eight first-metal gridlines of first-metal vertical grid
US10186523B2 (en) 2006-03-09 2019-01-22 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid
US7989848B2 (en) 2006-03-09 2011-08-02 Tela Innovations, Inc. Semiconductor device having at least four side-by-side electrodes of equal length and equal pitch with at least two transistor connections to power or ground
US7989847B2 (en) 2006-03-09 2011-08-02 Tela Innovations, Inc. Semiconductor device having linear-shaped gate electrodes of different transistor types with uniformity extending portions of different lengths
US10141335B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures
US8022441B2 (en) * 2006-03-09 2011-09-20 Tela Innovations, Inc. Semiconductor device and associated layouts having transistors formed from six linear conductive segments with gate electrode-to-gate electrode connection through single interconnect level and common node connection through different interconnect level
US8030689B2 (en) * 2006-03-09 2011-10-04 Tela Innovations, Inc. Integrated circuit device and associated layout including separated diffusion regions of different type each having four gate electrodes with each of two complementary gate electrode pairs formed from respective linear conductive segment
US8035133B2 (en) 2006-03-09 2011-10-11 Tela Innovations, Inc. Semiconductor device having two pairs of transistors of different types formed from shared linear-shaped conductive features with intervening transistors of common type on equal pitch
US8058671B2 (en) * 2006-03-09 2011-11-15 Tela Innovations, Inc. Semiconductor device having at least three linear-shaped electrode level conductive features of equal length positioned side-by-side at equal pitch
US10141334B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures
US9917056B2 (en) 2006-03-09 2018-03-13 Tela Innovations, Inc. Coarse grid design methods and structures
US8072003B2 (en) 2006-03-09 2011-12-06 Tela Innovations, Inc. Integrated circuit device and associated layout including two pairs of co-aligned complementary gate electrodes with offset gate contact structures
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8089099B2 (en) 2006-03-09 2012-01-03 Tela Innovations, Inc, Integrated circuit device and associated layout including gate electrode level region of 965 NM radius with linear-shaped conductive segments on fixed pitch
US8089104B2 (en) 2006-03-09 2012-01-03 Tela Innovations, Inc. Integrated circuit with gate electrode level region including multiple linear-shaped conductive structures forming gate electrodes of transistors and including uniformity extending portions of different size
US8088681B2 (en) 2006-03-09 2012-01-03 Tela Innovations, Inc. Method for fabricating integrated circuit including separated diffusion regions of different type each having four gate electrodes with each of two complementary gate electrode pairs formed from respective linear condcutive segment
US8088682B2 (en) 2006-03-09 2012-01-03 Tela Innovations, Inc. Method for fabricating integrated circuit with gate electrode level region including two side-by-side ones of at least three linear-shaped conductive structures electrically connected to each other through non-gate level
US8088680B2 (en) 2006-03-09 2012-01-03 Tela Innovations, Inc. Method for fabricating integrated circuit having at least three linear-shaped gate electrode level conductive features of equal length positioned side-by-side at equal pitch
US8089102B2 (en) * 2006-03-09 2012-01-03 Tela Innovations, Inc. Method for fabricating integrated circuit having three or more linear-shaped gate electrode level conductive segments of both equal length and equal pitch
US8089100B2 (en) 2006-03-09 2012-01-03 Tela Innovations, Inc. Integrated circuit with gate electrode level region including at least four linear-shaped conductive structures forming gate electrodes of transistors and including extending portions of at least two different sizes
US8089098B2 (en) 2006-03-09 2012-01-03 Tela Innovations, Inc. Integrated circuit device and associated layout including linear gate electrodes of different transistor types next to linear-shaped non-gate conductive segment
US8089103B2 (en) 2006-03-09 2012-01-03 Tela Innovations, Inc. Integrated circuit device with gate level region including at least three linear-shaped conductive segments having offset line ends and forming three transistors of first type and one transistor of second type
US8088679B2 (en) 2006-03-09 2012-01-03 Tela Innovations, Inc. Method for fabricating integrated circuit with gate electrode level portion including at least two complementary transistor forming linear conductive segments and at least one non-gate linear conductive segment
US9905576B2 (en) 2006-03-09 2018-02-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first metal structures
US8101975B2 (en) 2006-03-09 2012-01-24 Tela Innovations, Inc. Integrated circuit device with gate level region including non-gate linear conductive segment positioned within 965 nanometers of four transistors of first type and four transistors of second type
US8110854B2 (en) 2006-03-09 2012-02-07 Tela Innovations, Inc. Integrated circuit device with linearly defined gate electrode level region and shared diffusion region of first type connected to shared diffusion region of second type through at least two interconnect levels
US8129757B2 (en) 2006-03-09 2012-03-06 Tela Innovations, Inc. Integrated circuit including at least six linear-shaped conductive structive structures at equal pitch including at least two linear-shaped conductive structures having non-gate portions of different length
US8129750B2 (en) 2006-03-09 2012-03-06 Tela Innovations, Inc. Integrated circuit including at least six linear-shaped conductive structures forming gate electrodes of transistors with at least two linear-shaped conductive structures of different length
US8129756B2 (en) 2006-03-09 2012-03-06 Tela Innovations, Inc. Integrated circuit including at least six linear-shaped conductive structures forming gate electrodes of transistors with at least two different extension distances beyond conductive contacting structures
US8129753B2 (en) 2006-03-09 2012-03-06 Tela Innovations, Inc. Integrated circuit including gate electrode level region including at least seven linear-shaped conductive structures of equal length positioned at equal pitch with at least two linear-shaped conductive structures each forming one transistor and having extending portion sized greater than gate portion
US8129752B2 (en) 2006-03-09 2012-03-06 Tela Innovations, Inc. Integrated circuit including a linear-shaped conductive structure forming one gate electrode and having length greater than or equal to one-half the length of linear-shaped conductive structure forming two gate electrodes
US8129755B2 (en) 2006-03-09 2012-03-06 Tela Innovations, Inc. Integrated circuit with gate electrode level including at least four linear-shaped conductive structures of equal length and equal pitch with linear-shaped conductive structure forming one transistor
US8129819B2 (en) 2006-03-09 2012-03-06 Tela Innovations, Inc. Method of fabricating integrated circuit including at least six linear-shaped conductive structures at equal pitch including at least two linear-shaped conductive structures having non-gate portions of different length
US8129751B2 (en) 2006-03-09 2012-03-06 Tela Innovations, Inc. Integrated circuit including at least six linear-shaped conductive structures forming gate electrodes and including four conductive contacting structures having at least two different connection distances
US8129754B2 (en) 2006-03-09 2012-03-06 Tela Innovations, Inc. Integrated circuit with gate electrode level including at least six linear-shaped conductive structures forming gate electrodes of transisters with at least one pair of linear-shaped conductive structures having offset ends
US8134184B2 (en) 2006-03-09 2012-03-13 Tela Innovations, Inc. Integrated circuit having gate electrode level region including at least four linear-shaped conductive structures with some outer-contacted linear-shaped conductive structures having larger outer extending portion than inner extending portion
US8134186B2 (en) 2006-03-09 2012-03-13 Tela Innovations, Inc. Integrated circuit including at least three linear-shaped conductive structures at equal pitch including linear-shaped conductive structure having non-gate portion length greater than gate portion length
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US8134183B2 (en) 2006-03-09 2012-03-13 Tela Innovations, Inc. Integrated circuit including linear-shaped conductive structures that have gate portions and extending portions of different size
US8138525B2 (en) 2006-03-09 2012-03-20 Tela Innovations, Inc. Integrated circuit including at least three linear-shaped conductive structures of different length each forming gate of different transistor
US7923757B2 (en) 2006-03-09 2011-04-12 Tela Innovations, Inc. Semiconductor device and associated layouts having linear shaped gate electrodes defined along at least five adjacent gate electrode tracks of equal pitch with gate electrode connection through single interconnect level
US8198656B2 (en) 2006-03-09 2012-06-12 Tela Innovations, Inc. Integrated circuit including gate electrode level region including at least four linear-shaped conductive structures of equal length having aligned ends and positioned at equal pitch and forming multiple gate electrodes of transistors of different type
US8207053B2 (en) 2006-03-09 2012-06-26 Tela Innovations, Inc. Electrodes of transistors with at least two linear-shaped conductive structures of different length
US9859277B2 (en) 2006-03-09 2018-01-02 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US8217428B2 (en) 2006-03-09 2012-07-10 Tela Innovations, Inc. Integrated circuit including gate electrode level region including at least three linear-shaped conductive structures of equal length having aligned ends and positioned at equal pitch and forming multiple gate electrodes of transistors of different type
US8225239B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining and utilizing sub-resolution features in linear topology
US8225261B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US8245180B2 (en) 2006-03-09 2012-08-14 Tela Innovations, Inc. Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US8247846B2 (en) 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US8253172B2 (en) 2006-03-09 2012-08-28 Tela Innovations, Inc. Semiconductor device with linearly restricted gate level region including four serially connected transistors of first type and four serially connected transistors of second type separated by non-diffusion region
US8253173B2 (en) 2006-03-09 2012-08-28 Tela Innovations, Inc. Semiconductor device with gate level including four transistors of first type and four transistors of second type separated by non-diffusion region and having at least two gate contacts positioned outside separating non-diffusion region
US8258552B2 (en) 2006-03-09 2012-09-04 Tela Innovations, Inc. Semiconductor device including at least six transistor forming linear shapes with at least two transistor forming linear shapes having offset ends
US8258549B2 (en) 2006-03-09 2012-09-04 Tela Innovations, Inc. Semiconductor device including two transistors of first type having gates formed by conductors of different length respectively aligned with two transistors of second type having gates formed by conductors of different length
US8258548B2 (en) 2006-03-09 2012-09-04 Tela Innovations, Inc. Semiconductor device with gate level including four transistors of first type and four transistors of second type separated by non-diffusion region with restricted gate contact placement over separating non-diffusion region
US9754878B2 (en) 2006-03-09 2017-09-05 Tela Innovations, Inc. Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires
US8258547B2 (en) 2006-03-09 2012-09-04 Tela Innovations, Inc. Semiconductor device with linearly restricted gate level region including two transistors of first type and two transistors of second type with offset gate contacts
US8258551B2 (en) 2006-03-09 2012-09-04 Tela Innovations, Inc. Semiconductor device with gate level including transistors of first type and transistors of second type with corresponding gate contact placement restriction
US8258550B2 (en) 2006-03-09 2012-09-04 Tela Innovations, Inc. Semiconductor device including at least six transistor forming linear shapes including at least two transistor forming linear shapes having different extension distances beyond gate contact
US9741719B2 (en) 2006-03-09 2017-08-22 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9711495B2 (en) 2006-03-09 2017-07-18 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8264009B2 (en) 2006-03-09 2012-09-11 Tela Innovations, Inc. Semiconductor device with linearly restricted gate level region including four transistors of first type and four transistors of second type with gate defining shapes of different length
US8264007B2 (en) 2006-03-09 2012-09-11 Tela Innovations, Inc. Semiconductor device including at least six transistor forming linear shapes including at least two different gate contact connection distances
US8264008B2 (en) 2006-03-09 2012-09-11 Tela Innovations, Inc. Semiconductor device including transistor forming linear shapes including gate portions and extending portions of different size
US9673825B2 (en) 2006-03-09 2017-06-06 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9589091B2 (en) 2006-03-09 2017-03-07 Tela Innovations, Inc. Scalable meta-data objects
US9443947B2 (en) 2006-03-09 2016-09-13 Tela Innovations, Inc. Semiconductor chip including region having integrated circuit transistor gate electrodes formed by various conductive structures of specified shape and position and method for manufacturing the same
US9425272B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Semiconductor chip including integrated circuit including four transistors of first transistor type and four transistors of second transistor type with electrical connections between various transistors and methods for manufacturing the same
US9425145B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9425273B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Semiconductor chip including integrated circuit including at least five gate level conductive structures having particular spatial and electrical relationship and method for manufacturing the same
US9336344B2 (en) 2006-03-09 2016-05-10 Tela Innovations, Inc. Coarse grid design methods and structures
US8436400B2 (en) 2006-03-09 2013-05-07 Tela Innovations, Inc. Semiconductor device with gate level including gate electrode conductors for transistors of first type and transistors of second type with some gate electrode conductors of different length
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US9240413B2 (en) 2006-03-09 2016-01-19 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US7842975B2 (en) 2006-03-09 2010-11-30 Tela Innovations, Inc. Dynamic array architecture
US8952425B2 (en) 2006-03-09 2015-02-10 Tela Innovations, Inc. Integrated circuit including at least four linear-shaped conductive structures having extending portions of different length
US8946781B2 (en) 2006-03-09 2015-02-03 Tela Innovations, Inc. Integrated circuit including gate electrode conductive structures with different extension distances beyond contact
US8921896B2 (en) 2006-03-09 2014-12-30 Tela Innovations, Inc. Integrated circuit including linear gate electrode structures having different extension distances beyond contact
US8921897B2 (en) 2006-03-09 2014-12-30 Tela Innovations, Inc. Integrated circuit with gate electrode conductive structures having offset ends
US7906801B2 (en) 2006-03-09 2011-03-15 Tela Innovations, Inc. Semiconductor device and associated layouts having transistors formed from six linear conductive segments with intervening diffusion contact restrictions
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8823062B2 (en) 2006-03-09 2014-09-02 Tela Innovations, Inc. Integrated circuit with offset line end spacings in linear gate electrode level
US7910959B2 (en) 2006-03-09 2011-03-22 Tela Innovations, Inc. Semiconductor device and associated layouts having transistors formed from six linear conductive segments with gate electrode connection through single interconnect level
US7910958B2 (en) 2006-03-09 2011-03-22 Tela Innovations, Inc. Semiconductor device and associated layouts having transistors formed from linear conductive segment with non-active neighboring linear conductive segment
US7932544B2 (en) 2006-03-09 2011-04-26 Tela Innovations, Inc. Semiconductor device and associated layouts including linear conductive segments having non-gate extension portions
US8089101B2 (en) 2006-03-09 2012-01-03 Tela Innovations, Inc. Integrated circuit device with gate electrode level region including two side-by-side ones of at least three linear-shaped conductive structures electrically connected to each other through non-gate level
JP2007333783A (ja) * 2006-06-12 2007-12-27 Fujitsu Ltd 露光用マスクの検査装置、検査方法、製造方法および露光用マスク
US8286107B2 (en) 2007-02-20 2012-10-09 Tela Innovations, Inc. Methods and systems for process compensation technique acceleration
US7979829B2 (en) 2007-02-20 2011-07-12 Tela Innovations, Inc. Integrated circuit cell library with cell-level process compensation technique (PCT) application and associated methods
US10074640B2 (en) 2007-03-05 2018-09-11 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US9633987B2 (en) 2007-03-05 2017-04-25 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US9595515B2 (en) 2007-03-07 2017-03-14 Tela Innovations, Inc. Semiconductor chip including integrated circuit defined within dynamic array section
US8966424B2 (en) 2007-03-07 2015-02-24 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9910950B2 (en) 2007-03-07 2018-03-06 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9424387B2 (en) 2007-03-07 2016-08-23 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US7926010B2 (en) 2007-06-04 2011-04-12 Dai Nippon Printing Co., Ltd. Method of determining defects in photomask
US8759882B2 (en) 2007-08-02 2014-06-24 Tela Innovations, Inc. Semiconductor device with dynamic array sections defined and placed according to manufacturing assurance halos
US8549455B2 (en) 2007-08-02 2013-10-01 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US8214778B2 (en) 2007-08-02 2012-07-03 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US7917879B2 (en) * 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US7908578B2 (en) 2007-08-02 2011-03-15 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US8283701B2 (en) 2007-08-02 2012-10-09 Tela Innovations, Inc. Semiconductor device with dynamic array sections defined and placed according to manufacturing assurance halos
US8356268B2 (en) 2007-08-02 2013-01-15 Tela Innovations, Inc. Integrated circuit device including dynamic array section with gate level having linear conductive features on at least three side-by-side lines and uniform line end spacings
US8756551B2 (en) 2007-08-02 2014-06-17 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US7994545B2 (en) 2007-10-26 2011-08-09 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US10734383B2 (en) 2007-10-26 2020-08-04 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US8680626B2 (en) 2007-10-26 2014-03-25 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US10461081B2 (en) 2007-12-13 2019-10-29 Tel Innovations, Inc. Super-self-aligned contacts and method for making the same
US9281371B2 (en) 2007-12-13 2016-03-08 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9818747B2 (en) 2007-12-13 2017-11-14 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8951916B2 (en) 2007-12-13 2015-02-10 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9530734B2 (en) 2008-01-31 2016-12-27 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US9202779B2 (en) 2008-01-31 2015-12-01 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US8701071B2 (en) 2008-01-31 2014-04-15 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US8575706B2 (en) 2008-03-13 2013-11-05 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two different gate level features inner extensions beyond gate electrode
US8772839B2 (en) 2008-03-13 2014-07-08 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts having offset and aligned relationships and electrical connection of transistor gates through linear interconnect conductors in single interconnect layer
US8866197B2 (en) 2008-03-13 2014-10-21 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two gate electrodes electrically connected to each other through another transistor forming gate level feature
US8564071B2 (en) 2008-03-13 2013-10-22 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two different gate level feature extensions beyond contact
US8872283B2 (en) 2008-03-13 2014-10-28 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature
US8558322B2 (en) 2008-03-13 2013-10-15 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two gate electrodes electrically connected to each other through gate level feature
US8552508B2 (en) 2008-03-13 2013-10-08 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature and electrical connection of transistor gates through linear interconnect conductors in single interconnect layer
US8552509B2 (en) 2008-03-13 2013-10-08 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with other transistors positioned between cross-coupled transistors
US8853793B2 (en) 2008-03-13 2014-10-07 Tela Innovations, Inc. Integrated circuit including gate electrode level region including cross-coupled transistors having gate contacts located over inner portion of gate electrode level region and offset gate level feature line ends
US8853794B2 (en) 2008-03-13 2014-10-07 Tela Innovations, Inc. Integrated circuit within semiconductor chip including cross-coupled transistor configuration
US8847329B2 (en) 2008-03-13 2014-09-30 Tela Innovations, Inc. Cross-coupled transistor circuit defined having diffusion regions of common node on opposing sides of same gate electrode track with at least two non-inner positioned gate contacts
US8592872B2 (en) 2008-03-13 2013-11-26 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors with two transistors of different type having gate electrodes formed by common gate level feature with shared diffusion regions on opposite sides of common gate level feature
US8836045B2 (en) 2008-03-13 2014-09-16 Tela Innovations, Inc. Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track
US8569841B2 (en) 2008-03-13 2013-10-29 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least one gate level feature extending into adjacent gate level feature layout channel
US10727252B2 (en) 2008-03-13 2020-07-28 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US9081931B2 (en) 2008-03-13 2015-07-14 Tela Innovations, Inc. Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track and gate node connection through single interconnect layer
US8587034B2 (en) 2008-03-13 2013-11-19 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts and electrical connection of transistor gates through linear interconnect conductors in single interconnect layer
US8669595B2 (en) 2008-03-13 2014-03-11 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position, alignment, and offset specifications
US8847331B2 (en) 2008-03-13 2014-09-30 Tela Innovations, Inc. Semiconductor chip including region having cross-coupled transistor configuration with offset electrical connection areas on gate electrode forming conductive structures and at least two different inner extension distances of gate electrode forming conductive structures
US8835989B2 (en) 2008-03-13 2014-09-16 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate electrode placement specifications
US8742462B2 (en) 2008-03-13 2014-06-03 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position specifications
US9208279B2 (en) 2008-03-13 2015-12-08 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including linear-shaped conductive structures having electrical connection areas located within inner region between transistors of different type and associated methods
US9213792B2 (en) 2008-03-13 2015-12-15 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods
US10658385B2 (en) 2008-03-13 2020-05-19 Tela Innovations, Inc. Cross-coupled transistor circuit defined on four gate electrode tracks
US8816402B2 (en) 2008-03-13 2014-08-26 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate level feature layout channel including single transistor
US9245081B2 (en) 2008-03-13 2016-01-26 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including at least nine linear-shaped conductive structures collectively forming gate electrodes of at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods
US10651200B2 (en) 2008-03-13 2020-05-12 Tela Innovations, Inc. Cross-coupled transistor circuit defined on three gate electrode tracks
US8785979B2 (en) 2008-03-13 2014-07-22 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with two inside positioned gate contacts and two outside positioned gate contacts and electrical connection of cross-coupled transistors through same interconnect layer
US8405163B2 (en) 2008-03-13 2013-03-26 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature
US9117050B2 (en) 2008-03-13 2015-08-25 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position and offset specifications
US8405162B2 (en) 2008-03-13 2013-03-26 Tela Innovations, Inc. Integrated circuit including gate electrode level region including cross-coupled transistors having at least one gate contact located over outer portion of gate electrode level region
US8395224B2 (en) 2008-03-13 2013-03-12 Tela Innovations, Inc. Linear gate level cross-coupled transistor device with non-overlapping PMOS transistors and non-overlapping NMOS transistors relative to directions of gate electrodes
US8785978B2 (en) 2008-03-13 2014-07-22 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with electrical connection of cross-coupled transistors through same interconnect layer
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8669594B2 (en) 2008-03-13 2014-03-11 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within at least twelve gate level feature layout channels
US8581303B2 (en) 2008-03-13 2013-11-12 Tela Innovations, Inc. Integrated circuit including cross-coupled trasistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts having offset relationships and electrical connection of cross-coupled transistors through same interconnect layer
US8058691B2 (en) 2008-03-13 2011-11-15 Tela Innovations, Inc. Semiconductor device including cross-coupled transistors formed from linear-shaped gate level features
US9536899B2 (en) 2008-03-13 2017-01-03 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US10020321B2 (en) 2008-03-13 2018-07-10 Tela Innovations, Inc. Cross-coupled transistor circuit defined on two gate electrode tracks
US8742463B2 (en) 2008-03-13 2014-06-03 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with outer positioned gate contacts
US8581304B2 (en) 2008-03-13 2013-11-12 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with four inside positioned gate contacts having offset and aligned relationships
US8735995B2 (en) 2008-03-13 2014-05-27 Tela Innovations, Inc. Cross-coupled transistor circuit defined on three gate electrode tracks with diffusion regions of common node on opposing sides of same gate electrode track
US8274099B2 (en) 2008-03-13 2012-09-25 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position and offset specifications
US8680583B2 (en) 2008-03-13 2014-03-25 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within at least nine gate level feature layout channels
US8264049B2 (en) 2008-03-13 2012-09-11 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors with two transistors of different type having gate electrodes formed by common gate level feature with shared diffusion regions on opposite sides of common gate level feature
US8264044B2 (en) 2008-03-13 2012-09-11 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having two complementary pairs of co-aligned gate electrodes with offset contacting structures positioned between transistors of different type
US8258581B2 (en) 2008-03-13 2012-09-04 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors with two transistors of different type formed by same gate level structure and two transistors of different type formed by separate gate level structures
US8729606B2 (en) 2008-03-13 2014-05-20 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels
US8735944B2 (en) 2008-03-13 2014-05-27 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with serially connected transistors
US8729643B2 (en) 2008-03-13 2014-05-20 Tela Innovations, Inc. Cross-coupled transistor circuit including offset inner gate contacts
US9871056B2 (en) 2008-03-13 2018-01-16 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US9779200B2 (en) 2008-03-27 2017-10-03 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US8471391B2 (en) 2008-03-27 2013-06-25 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9390215B2 (en) 2008-03-27 2016-07-12 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US8759985B2 (en) 2008-03-27 2014-06-24 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
JP2010085461A (ja) * 2008-09-29 2010-04-15 Fujitsu Microelectronics Ltd 光近接効果補正パターンの検証方法及びその検証装置
US8863063B2 (en) 2009-05-06 2014-10-14 Tela Innovations, Inc. Finfet transistor circuit
US10446536B2 (en) 2009-05-06 2019-10-15 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US9530795B2 (en) 2009-10-13 2016-12-27 Tela Innovations, Inc. Methods for cell boundary encroachment and semiconductor devices implementing the same
US9269702B2 (en) 2009-10-13 2016-02-23 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the same
JP2011237465A (ja) * 2010-04-30 2011-11-24 Lasertec Corp 検査装置及び検査方法
US9704845B2 (en) 2010-11-12 2017-07-11 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same

Also Published As

Publication number Publication date
JP4736206B2 (ja) 2011-07-27

Similar Documents

Publication Publication Date Title
JP2002258463A (ja) フォトマスクパタン欠陥検査方法および微細図形パタンの検出方法
US6557162B1 (en) Method for high yield reticle formation
US7383530B2 (en) System and method for examining mask pattern fidelity
US6701004B1 (en) Detecting defects on photomasks
US10163733B2 (en) Method of extracting defects
US7469057B2 (en) System and method for inspecting errors on a wafer
JP2004514938A (ja) 集積回路の特性を測定するプロセスと装置
JP2006189750A (ja) フォトマスクデータベースパターンの不良検査方法
JP2000250198A (ja) フォトマスクの自動欠陥検査装置及び方法
US7665060B2 (en) Approximating wafer intensity change to provide fast mask defect scoring
US7499582B2 (en) Method for inspecting a defect in a photomask, method for manufacturing a semiconductor device and method for producing a photomask
JP2007535173A (ja) リソグラフィシステム用の照明器の照明強度プロファイルを決定するデバイスおよび方法
US7930654B2 (en) System and method of correcting errors in SEM-measurements
US6999611B1 (en) Reticle defect detection using simulation
CN111258186B (zh) 筛选sraf在光刻胶上显影的光强阈值和预测其被曝光显影的风险的方法
US7251015B2 (en) Photolithography mask critical dimension metrology system and method
US6899981B1 (en) Photomask and method for detecting violations in a mask pattern file using a manufacturing rule
JP4562934B2 (ja) フォトマスクデータのopc補正処理の検証方法
US6560767B2 (en) Process for making photomask pattern data and photomask
JP3470369B2 (ja) 半導体装置の回路パターン設計方法及び直接描画装置
US11686998B2 (en) Method for manufacturing a semiconductor device
CN113075866B (zh) 一种半导体器件制造方法
JP2005062601A (ja) フォトマスクパターン検証および補正方法
JP4429518B2 (ja) 描画状態表示装置とフォトマスク描画装置
KR20080001434A (ko) 반도체 소자의 패턴 정보 추출 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070912

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100914

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110405

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110418

R150 Certificate of patent or registration of utility model

Ref document number: 4736206

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees