JP2002252249A - 金属バンプ - Google Patents

金属バンプ

Info

Publication number
JP2002252249A
JP2002252249A JP2001334191A JP2001334191A JP2002252249A JP 2002252249 A JP2002252249 A JP 2002252249A JP 2001334191 A JP2001334191 A JP 2001334191A JP 2001334191 A JP2001334191 A JP 2001334191A JP 2002252249 A JP2002252249 A JP 2002252249A
Authority
JP
Japan
Prior art keywords
metal bump
metal
chip
bump
bumps
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001334191A
Other languages
English (en)
Inventor
I-Ming Liu
奕明 劉
Kinjo Yo
金城 楊
Hong-Shiung Chen
弘祥 陳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AU Optronics Corp
Original Assignee
AU Optronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AU Optronics Corp filed Critical AU Optronics Corp
Publication of JP2002252249A publication Critical patent/JP2002252249A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05573Single external layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H05K3/323Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives by applying an anisotropic conductive adhesive layer over an array of pads

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 (修正有) 【課題】COG製品のチップと非導電性基板とを異方性
導電膜を介して接続するときに、金属バンプ間での横方
向のショート不良の発生を無くす。 【解決手段】非導電性基板とチップとを接続する柱状の
金属バンプであって、立方体若しくは四角柱を基本形状
とし、側壁を構成する平面の内相隣接した2つの側壁面
の縁端部が当接して形成される複数の稜線部の内、少な
くとも1つの稜線部をラウンド加工し曲面形状とするこ
とを特徴とする。そして、COG製品を構成する非導電
性基板とチップとを電気的に接合する複数の金属バンプ
の内、チップ表面に並立形成した一つの金属バンプ(第
1金属バンプ)301を配する位置を基準として、当該
第1金属バンプ301、第2金属バンプ302、第3金
属バンプ303の3つのバンプの接合面の各中芯点を結
ぶ形状が三角形を形成するような基準配置単位を用い
て、複数の金属バンプの全体配置を定める。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、金属バンプに関しす
る。特に、隣り合う列に並立配置して、並立する2つの
金属バンプ間の対向距離を長く確保することを可能とす
る金属バンプの形状設計に関するものである。
【0002】
【従来の技術】ベアダイをガラス・パネルに実装する
(chip on glass :COG)技術は、集
積回路(IC)を電気的に接続して、さまざまなディス
プレイ製品に要求される軽量小型化、低コスト、低消費
電力を達成することができる先進技術であった。しかし
ながら液晶表示(LCD)モジュールの品質と安定性
は、駆動ICをガラス・パネルに実装する方法により影
響を受けるものである。
【0003】そして、チップをガラス・パネルへ実装す
る材料には、異方性導電膜(ACF)が最も広く使用さ
れていた。この異方性導電膜は、微細な直径3−15μ
mの導電性粒子を分散させた、厚さ15−35μmの絶
縁接着性フイルムにより構成される接着剤層である。
【0004】導電性粒子には、カーボンファイバー、金
属(Ni、はんだ)および金属(Ni/Au)を導電材
に用いるプラスチックボールなどの様々な物が用いら
れ、この導電粒子の分散性は異方性電膜の電気特性と信
頼性に影響を与えるものである。また、絶縁接着性フイ
ルムの接着材料には、熱可塑性樹脂、熱硬化性樹脂、あ
るいは熱可塑性樹脂と熱硬化性樹脂とを混合した材料な
どが用いられてきた。一般的に異方性電膜は2種類に分
けることができる。
【0005】
【発明が解決しようとする課題】しかしながら、これら
のそれぞれ共に、以下に述べるような欠点を有するので
ある。一つのタイプは、とても薄い絶縁膜により覆われ
た直径5μm程度の導電性粒子を含有したものであり、
粒子が変形することにより、薄い絶縁膜は破れて、露出
した導電性粒子が、チップ上の金属バンプとガラス・パ
ネル上のボンディングパッドとの間に挟み込まれ、その
部分のみが電気的に導通する経路を形成する事になるも
のである。このタイプの導電性粒子の欠点は、チップ上
の金属バンプとガラス・パネル上のボンディングパッド
との間に、当該導電粒子が挟み込まれ、加圧されたとき
に、当該導電粒子の絶縁膜が破裂し、確実に導電性粒子
が露出する事に対する信頼性に欠ける点にある。従っ
て、金属バンプとボンディングパッド間の確実な接続信
頼性が得られないのである。
【0006】異方性導電膜の、もう一つのタイプは二層
構造タイプで、それは直径3μm程度の導電性粒子を含
む層と導電性粒子を含まない層とで構成されており、そ
れぞれの層の導電性確保の挙動と接着性を確保するため
の挙動とが分離して考慮した設計がなされている。これ
により、金属バンプとボンディングパッド間における効
果的な電気的接続を確保することができる。このタイプ
の異方性導電膜の欠点は、確実な導通を確保するため導
電性粒子を含む層に多量の導電粒子が含まれているた
め、加圧接着してCOGを製造した場合に、2つの並立
して離間配置された金属バンプの間にある対向距離に相
当する空間に、導電性粒子を多量に含んだ層が存在する
ことになり、特に、2つの並立した金属バンプ間の横方
向で電気的導通状態を形成し、いわゆるショート不良が
発生し易くなる。以上に述べたショート不良の発生を図
面を用いて詳細に説明する。
【0007】図1(A)から図1(C)は、従来の技術
にかかるチップ14とガラス基板10との接続方法を断
面から捉えた図である。LCDモジュールのガラス基板
10は、薄膜トランジスタ(TFT’s)のアレイを設
置する領域を第1領域とし、データICチップあるいは
スキャンICチップを設置する領域を第2領域とすれ
ば、複数のボンディングパッド12は第2領域上に形成
されるものである。そして、チップ14は複数の金属パ
ッド16、および、当該金属パッド16上に形成した複
数の金属バンプ18を備えており、その各金属バンプ1
8の位置は、ガラス基板10の各ボンディングパッド1
2に対応するものとなっている。
【0008】従来の技術においては、図1(A)に示す
ようにチップ14とガラス基板10を接続するには、異
方性導電膜20をガラス基板10のボンディングパッド
12のある面に接着して被覆する。そして、チップ14
の金属バンプ18の形成面を下向きにして加圧して、ガ
ラス基板10の所定領域に張り付けるのである。このと
き、各金属バンプ18とガラス基板10の各ボンディン
グパッド12とが対応する位置となるのである。
【0009】図1(B)に示すように、異方性導電膜2
0の粘着性と、下向きに加える接着圧力によりチップ1
4は、しっかりとガラス基板10に接着される。続い
て、熱処理工程により、異方性導電膜20を硬化させる
のである。このとき、金属バンプ18の頂部とボンディ
ングパッド12の上面とにより挟み込まれたまれた導電
性粒子22は、図1(C)が示すように電気的な接続ブ
リッジとなるのである。この方法によれば、導電性粒子
22の分布及び挙動を加工工程中に制御できないため
に、並立して離間配置した金属バンプ18間には多くの
導電性粒子22が存在することで、並立した金属バンプ
18が、横方向に電気的に接続してショートが発生する
のである。
【0010】また、図2(A)に、従来技術の中の他の
一例として、金属バンプ18のレイアウトを示してい
る。高出力端子と接続して用いる場合の、金属バンプ1
8は、金属バンプ間のショート不良の発生を防止するた
めに、一般的に、金属バンプ18は二列に配置して用い
られる。このときの各列において、横幅がW2である各
金属バンプ18を、お互いが対向距離をW1として、各
金属バンプ18の高さをそろえて配置されるものとす
る。なお、説明のため、各金属バンプ18の、それぞれ
を区別する必要があるため、図2(A)では、同種の金
属バンプ18であるが、第1金属バンプ181、第2金
属バンプ182及び第3金属バンプ183と称してい
る。
【0011】例えば、第1列において、第1金属バンプ
181と第2金属バンプ182とは、隣り合って対向距
離W1だけ離間配置されている。そして、第2列に配す
る第3金属バンプ183は、第1金属バンプ181と第
2金属バンプ182の間の間隙部に設けるのである。そ
のため、三つの第1金属バンプ181、第2金属バンプ
182及び第3金属バンプ183それぞれの中心が三角
形を形成するように配置することになるのである。ここ
で問題となるのは、対向距離W1が金属バンプの横幅W
2と等しく、第1列と第2列の間の列間距離Lが横向距
離W1より小さい設計が採用される点である。
【0012】そして、この場合において、柱状の金属バ
ンプ18の断面が、正方体あるいは長方体に形成される
ため、第1金属バンプ181のポイントAと第3金属バ
ンプ183のポイントBとの間が非常に狭くなるのであ
る。その結果、第1金属バンプ181と第3金属バンプ
183との間が導電性粒子により容易にショート不良が
発生する事になるのである。同様に第2金属バンプ18
2のポイントCと第3金属バンプ183のポイントDと
の間でも、同様のショート不良が発生しやすくなるので
ある。そのため、アライメント・エラーが発生すると、
金属バンプ18とボンディングパッド12との間でショ
ート不良が容易に発生するというのが実状であった。
【0013】更に、図2(B)に、従来のボンディング
パッド12上に金属バンプ18を形成した状態を上面か
ら捉えた図を示す。一般的に、ボンディングパッド12
の形状は、金属バンプ18の断面形状に合わせて正方体
あるいは長方体となり、ボンディングパッド12の表面
積は金属バンプ18の頂面よりも大きく設計されるのが
一般的である。そのため、COG技術におけるアライメ
ント・エラーの許容幅が、第1ボンディングパッド12
1と第3ボンディングパッド123との間で短くなった
距離dにより影響を受けることになる。もしチップ14
がガラス基板10と正確に張り合わせられなかった場
合、第3ボンディングパッド123の左上角あるいは右
上角が容易に第1金属バンプ181のポイントAあるい
は第2金属バンプ182のポイントBと電気的に導通す
ることとなるのである。同様に第1ボンディングパッド
121の右下角あるいは第2ボンディングパッド122
の左下角が容易に、第3金属バンプ183のポイントB
あるいはポイントDと電気的に導通接続することとなる
のである。
【0014】以上に述べたことから明らかなように、断
面が正方体あるいは長方体の形状である柱状の金属バン
プ18が隣り合う列に配される場合において、二つの隣
り合って並立する金属バンプ18間の対向距離が減少す
ることになるのである。その結果、これはショート不良
を発生させ、COG技術のアライメント・エラーの許容
幅をより厳しく制限せざるを得ず、工程管理を煩雑化さ
せると共に、LCDモジュールの品質低下と信頼性低下
を招く物となっていた。
【0015】以上に述べた問題点を解決するため、離間
配置して並立した金属バンプ間の対向距離を増大させる
ことのできる金属バンプの提供が望まれてきたのであ
る。
【0016】
【課題を解決するための手段】請求項1には、非導電性
基板とチップとを接続する柱状の金属バンプであって、
立方体若しくは四角柱を基本形状として、側壁を構成す
る平面の内、相隣接した2つの側壁面の縁端部が当接し
て形成される複数の稜線部の内、少なくとも1つの稜線
部をラウンド加工した如き曲面形状としたことを特徴と
する金属バンプとしている。この請求項1に記載の金属
バンプの形状を上面から捉えたのが、図3(A)であ
る。
【0017】即ち、図3(A)から分かるように、立方
体若しくは四角柱を基本形状として、側壁を構成する平
面の内、相隣接した2つの側壁面の縁端部が当接して形
成される複数の稜線部の内、1つの稜線部をラウンド加
工した場合には、図3(A)中に符号301、302と
して示した曲面形状を備えた金属バンプとなる。また、
立方体若しくは四角柱を基本形状として、側壁を構成す
る平面の内、相隣接した2つの側壁面の縁端部が当接し
て形成される複数の稜線部の内、2つの稜線部をラウン
ド加工した場合には、図3(A)中に符号303として
示した曲面形状を備えた金属バンプとなる。
【0018】このようなラウンド加工した如き形状とす
ることにより、金属バンプの基本形状のサイズが同じで
ある限り、隣り合って並立した金属バンプ間の対向距離
を長くすることができ、導電性粒子によるショート不良
の発生を有効に防止できるのである。従って、薄い絶縁
膜により覆われた直径5μm程度の導電性粒子を用いる
必要もないため、接着加圧時に当該絶縁膜がうまく破裂
したかどうかを気にする必要が無くなる。また、直径3
μm程度の導電性粒子を含む層と導電性粒子を含まない
層とで構成された二層構造タイプを用いる場合にも、導
電性粒子を含む層が大量の導電性粒子を含んでいたとし
ても、金属バンプ間の対向距離を長くすることができる
ため、金属バンプ間の導電性粒子によるショート不良の
発生を有効に防止できるのである。
【0019】以下、請求項2には、非導電性基板とチッ
プとを接続する柱状の金属バンプであって、円柱状であ
ることを特徴とする金属バンプ。請求項3には、非導電
性基板とチップとを接続する柱状の金属バンプであっ
て、楕円柱状であることを特徴とする金属バンプ。請求
項4には、非導電性基板とチップとを接続する柱状の金
属バンプであって、菱形柱状であることを特徴とする金
属バンプ。請求項5には、非導電性基板とチップとを接
続する柱状の金属バンプであって、五角柱以上の多角柱
状であることを特徴とする金属バンプ。請求項6には、
非導電性基板とチップとを接続する柱状の金属バンプ
は、正五角柱である円柱状であることを特徴とする請求
項5に記載の金属バンプ。請求項7には、非導電性基板
とチップとを接続する柱状の金属バンプは、正六角柱で
ある円柱状であることを特徴とする請求項5に記載の金
属バンプ。請求項8には、非導電性基板とチップとを接
続する柱状の金属バンプは、正八角柱である円柱状であ
ることを特徴とする請求項5に記載の金属バンプ。とし
ているが、いずれも請求項1に記載の金属バンプと同様
の技術的思想に基づくものであり、金属バンプの基本形
状のサイズが同じである限り、隣り合って並立した金属
バンプ間の対向距離を長くすることができ、異方性導電
膜に含まれた導電性粒子によるショート不良の発生を有
効に防止できるという同様の効果が得られるのである。
【0020】そして、請求項9には、請求項1〜請求項
8のいずれかに記載の金属バンプを用いて、非導電性基
板とチップとを異方性導電膜を介して電気的に接合して
得られるチップオングラス(COG)製品としている。
即ち、請求項1〜請求項8のいずれかに記載の金属バン
プを用いたチップオングラス(COG)製品は、隣り合
って並立した金属バンプ間の対向距離が長いため、異方
性導電膜に含まれた導電性粒子によるバンプ間でのショ
ート不良の発生を有効に防止できるため、COG製品の
生産歩留まりを向上させ、しかも、品質の信頼性を向上
させることになるのである。
【0021】請求項10には、請求項1〜請求項8のい
ずれかに記載の金属バンプを用いて、チップオングラス
(COG)製品を製造するために、COGを構成する非
導電性基板とチップとを接合する際の金属バンプの配置
方法であって、前記非導電性基板とチップとを電気的に
接合する複数の金属バンプの内、チップ表面に並立形成
した一つの金属バンプ(以下、「第1金属バンプ」と称
する。)を配する位置を基準として、当該第1金属バン
プ、第2金属バンプ、第3金属バンプの3つのバンプの
接合面の各中芯点を結ぶ形状が三角形を形成するように
した配置を基準配置単位とし、この基準配置単位を維持
して、使用する複数の金属バンプの全体配置を定めるこ
とを特徴とした金属バンプの配置方法としている。
【0022】COG製品における金属バンプは、一般に
チップ側のパッド表面にエッチング法を用いて形成され
るものである。そして、バンプは、列状の配置を持っ
て、複数列に配置されたバンプが複数列形成されるので
ある。このとき、一般には、金属バンプは碁盤目状のマ
トリックス配置を採用するのである。しかし、この状態
では、一列に配置した金属バンプと、隣り合った列に配
置した金属バンプとの列間距離が問題となる。
【0023】近年、高密度化の進展により、配線密度も
増加する一途であり、前記列間距離も狭くなってきてお
り、列間の金属バンプ間でのショート不良の発生確率が
大きくなっている。そこで、本件発明者等は、配線密度
を損なうことなく、列間の金属バンプ間距離を大きく取
るため、本件発明に想到したのである。
【0024】即ち、本件発明においては、チップ表面に
並立形成した一つの金属バンプの位置を基準として考え
る。ここでは、この基準とする金属バンプを、第1金属
バンプと仮定して称しているのである。従って、どの金
属バンプを第1金属バンプとして捉えるかは任意であ
る。そして、当該第1金属バンプを基準として、隣り合
って並立した他の金属バンプを第2金属バンプ、第3金
属バンプとして捉え、この3つのバンプの非導電性基板
のボンディングパッド側となる金属バンプの接合面の各
中心点を結ぶ形状が三角形を形成するようにした配置し
て、これを基準配置単位として考えるのである。そし
て、3個以上の多くの個数の金属バンプが形成される
が、この基準配置単位を維持して、金属バンプの個数を
増減させて、金属バンプの全体配置を定めるのである。
これらの基準配置単位は、図3以降の図面での配置から
明らかに見て取れるのである。
【0025】このような金属バンプ配置を採用すること
で、列間での金属バンプの距離を広く確保することで、
列間の金属バンプ間距離が長いため、異方性導電膜に含
まれた導電性粒子によるバンプ間でのショート不良の発
生を有効に防止でき、金属バンプ形成位置のアライメン
ト・エラーの許容限界を広くすることも可能となり、C
OG製品の生産歩留まりを向上させ、しかも、品質の信
頼性を向上させることになるのである。
【0026】
【発明の実施の形態】以下、この発明にかかる金属バン
プを用いてCOG製品を製造する好適な実施形態を図面
を参照しつつ説明する。COG製品の基本的な製造方法
は、従来の方法をそのまま応用できる。即ち、最初に、
複数の金属バンプを、チップの各金属パッド上に形成す
る。そして、一般的に知られたCOG製造技術を用い
て、金属バンプを形成したチップをガラス基板の複数の
ボンディングパッドに貼り付けるのである。そのため、
金属バンプの接合面と非導電性基板のボンディングパッ
ドの表面に挟み込まれた導電性粒子(ACF)は、チッ
プとガラス基板とを電気的接続を可能にする電気接続導
体となるのである。
【0027】そして、上述してきた本件発明に係る形状
を備えた金属バンプを使用するのであるが、金属バンプ
間のショート不良を防止するための形状であっても、非
導電性基板のボンディングパッドと導電性粒子を介して
電気的に接続することとなる金属バンプの接合面を可能
な限り広く採り、電気抵抗を上昇させることなく、信号
伝達を円滑に行うものとしなければならない点に留意し
なければならない。
【0028】第1実施形態: 図3(A)〜(E)は、
この発明にかかる金属バンプのCOG製品の内部に配置
したイメージを示した図である。隣り合った列中にある
複数の金属バンプ30のうち、基準配置単位を示したも
のである。各図中における金属バンプの横幅がW2であ
り、これを列中で隣り合う金属バンプ30と横方向距離
をW1離して列状に複数個配した。そして、列と列との
列間距離はLとした。このときの金属バンプ30の接合
面は、平坦に加工したものとした。
【0029】そして、ここではW1=W2と等しく、L
<W1より小さい条件の金属バンプ配置を採用した。図
中において、説明を分かりやすくするために、金属バン
プ30の中から第1金属バンプ301、第2金属バンプ
302、第3金属バンプ303という用語と符号を用い
ている。すると、第1金属バンプ301と第2金属バン
プ302と第3金属バンプ303とで、上述した三角形
の配置となる基準配置単位を構成するようにしたのであ
る。
【0030】図3(A)においては、第1金属バンプ3
01及び第2金属バンプ302は、立方体若しくは四角
柱を基本形状として、側壁を構成する平面の内、相隣接
した2つの側壁面の縁端部が当接して形成される複数の
稜線部の内、1つの稜線部をラウンド加工したものとし
た。そして、第三金属バンプは303は、立方体若しく
は四角柱を基本形状として、側壁を構成する平面の内、
相隣接した2つの側壁面の縁端部が当接して形成される
複数の稜線部の内、2つの稜線部をラウンド加工したも
のとした。これらを用いて、基準配置単位を維持しなが
ら、全ての金属バンプ30の配置を行ったのである。
【0031】ここで、図3(A)を用いて、より具体的
に説明する。第1金属バンプ301の曲面32と、第3
金属バンプ303の第1曲面36間の最小距離P1を、
単なる角柱状の金属バンプを用いた場合に比べ、長い距
離とすることができ第1金属バンプ301と第3金属バ
ンプ303との間でのショート不良の発生を防止するの
である。同様に、第2金属バンプ302と第3金属バン
プ303との間の距離についても同様である。
【0032】ここで、図4(D)を参照する。図4
(D)は、ボンディングパッド40に金属バンプ30を
取り付けた状態の両者の位置関係を把握するために、上
面から見たイメージを示したものである。従って、ガラ
ス基板上のボンディングパッド40は、円柱状の金属バ
ンプ30の円形状の接合面に対応した円形状をしたもの
である。以下の説明では、説明を分かりやすくするた
め、ボンディングパッド40を第1ボンディングパッド
401、第2ボンディングパッド402、第3ボンディ
ングパッド403として区別して用いる。
【0033】ここで、第1ボンディングパッド401と
第3ボンディングパッド403との間の最小距離はP2
である。このとき、アライメント・エラーが発生し、第
1ボンディングパッド401と接続する予定である第1
金属バンプ301の位置がズレて、第3ボンディングパ
ッド403の縁に接触する場合がある。かかる場合に
も、本件発明に係る金属バンプ30の配置方法を採用し
ていれば、P2を大きく保持することが可能となるため
に、アライメント・エラーに起因したショート不良を有
効に防止することが可能となるのである。
【0034】以上に述べた金属バンプ30の配置方法に
よると、列間での金属バンプの距離を広く確保すること
で、列間の金属バンプ間距離が長いため、異方性導電膜
に含まれた導電性粒子によるバンプ間でのショート不良
の発生を有効に防止でき、金属バンプ形成位置のアライ
メント・エラーの許容限界を広くすることも可能とな
り、COG製品の生産歩留まりを向上させ、しかも、品
質の信頼性を向上させることになるのである。しかも、
金属バンプ30の導電性粒子を介してのボンディングパ
ッドとの接合部での抵抗上昇を招くことなく、円滑な信
号伝達が可能となるのである。
【0035】金属バンプ301,302,303は、図
3(A)が示すような種々の形状の組み合わせ、図3
(B)に示すような楕円柱状、図3(C)に示すような
円柱状等の様々な形状を用いて、COG製品の製造をも
実施した。
【0036】また、中でも、金属バンプ30として円柱
状のものを採用した場合には、特に優れた特徴を付与す
ることが可能である。それは、円形状への形状制作が容
易であり、金属バンプ30自体の仕上がり精度が著しく
向上するのである。そして、円柱状の金属バンプでは、
角張った部分が全く存在しないため、従来の角柱状のバ
ンプの角張った部分で発生していた種々の問題点を解決
することができるのである。更に、円柱状の金属バンプ
30を用いれば、図4(E)に示すように、三つの金属
バンプ301,302,303の、三つの各中心点
、O、Oを結ぶと正三角形の形状となるように
配列することで、隣り合う金属バンプ301,302間
の横方向の距離、及び隣り合う列の縦方向の列間距離を
限界まで小さく設計することが可能となるのである。こ
れは金属バンプ30の配置密度を向上させ、チップのサ
イズを更に小さく設計することを可能とする。その結果
として、一枚のウェハーから得られるチップの数量を更
に多く採取することを可能とするのである。
【0037】第2実施形態: 図5(A)から図7
(E)は、この第2実施形態において、この発明にかか
る金属バンプのCOG製品の内部に配置したイメージを
示した図である。隣り合った列中にある複数の金属バン
プ30のうち、基準配置単位を示したものである。各図
中における金属バンプの横幅がW2であり、これを列中
で隣り合う金属バンプ30と横方向距離をW1離して列
状に複数個配した。そして、列と列との列間距離はLと
した。このときの金属バンプ30の接合面は、平坦に加
工したものとした。
【0038】そして、第1実施形態と同様に、ここでも
W1=W2と等しく、L<W1より小さい条件の金属バ
ンプ配置を採用した。図中において、説明を分かりやす
くするために、金属バンプ50の中から第1金属バンプ
501、第2金属バンプ502、第3金属バンプ503
という用語と符号を用いている。すると、第1金属バン
プ501と第2金属バンプ502と第3金属バンプ50
3とで、上述した三角形の配置となる基準配置単位を構
成するようにしたのである。
【0039】この実施形態において使用した金属バンプ
50は、基本的に多角柱状のものを用いている。図5
(A)においては、第1金属バンプ501及び第2金属
バンプ502は、四角柱の側壁を構成する平面の内、相
隣接した2つの側壁面の縁端部が当接して形成される複
数の稜線部の内、1つの稜線部を面取り加工した如き形
状(以下、「切口面」と称する。)であり、五角の不規
則多角柱の形状をしている。そして、第3金属バンプ5
03は、四角柱の側壁を構成する平面の内、相隣接した
2つの側壁面の縁端部が当接して形成される複数の稜線
部の内、2つの稜線部を面取り加工した如き形状(以
下、「切口面」と称する。)であり、六角の不規則多角
柱の形状をしている。これらを用いて、基準配置単位を
維持しながら、全ての金属バンプ50の配置を行ったの
である。
【0040】以上に述べた金属バンプ50の配置方法に
よると、第1実施形態と同様の効果を得ることが可能で
あり、列間での金属バンプの距離を広く確保すること
で、列間の金属バンプ間距離が長いため、異方性導電膜
に含まれた導電性粒子によるバンプ間でのショート不良
の発生を有効に防止でき、金属バンプ形成位置のアライ
メント・エラーの許容限界を広くすることも可能とな
り、COG製品の生産歩留まりを向上させ、しかも、品
質の信頼性を向上させることになるのである。しかも、
金属バンプ50の導電性粒子を介してのボンディングパ
ッドとの接合部での抵抗上昇を招くことなく、円滑な信
号伝達が可能となるのである。
【0041】金属バンプ501,502,503は、図
5(A)が示すような種々の形状の組み合わせ、図5
(B)に示すような菱形断面を持つ柱状、図6(C)に
示すような五角柱状、図6(D)に示すような六角柱
状、図7(E)に示すような八角柱状等の様々な多角柱
形状を用いて、COG製品の製造をも実施した。
【0042】
【発明の効果】本件発明に係る金属バンプ及びその金属
バンプを用いたバンプの配置方法を採用することで、C
OG製品の内部に配列した金属バンプの列間での距離を
広く確保することで、列間の金属バンプ間距離が長いた
め、異方性導電膜に含まれた導電性粒子によるバンプ間
でのショート不良の発生を有効に防止でき、金属バンプ
形成位置のアライメント・エラーの許容限界を広くする
ことも可能となり、COG製品の生産歩留まりを向上さ
せ、しかも、品質の信頼性を向上させることになるので
ある。また、本件発明にかかるバンプの配置方法を採用
することで、金属バンプ形成位置のアライメント・エラ
ーの許容限界を広くすることも可能となり、製品歩留ま
りを向上させ、工程管理も容易となる。
【図面の簡単な説明】
【図1】従来のCOG製品を得るためのチップとガラス
基板とを接続する方法を示した模式断面図。
【図2】従来のCOG製品に採用されている金属バンプ
のレイアウト及び金属バンプとボンディングパッドとの
関係を示す模式図。
【図3】本件発明に係る金属バンプ及びその配置を表す
模式図。
【図4】本件発明に係る金属バンプ及びその配置を表す
模式図。
【図5】本件発明に係る金属バンプ及びその配置を表す
模式図。
【図6】本件発明に係る金属バンプ及びその配置を表す
模式図。
【図7】本件発明に係る金属バンプ及びその配置を表す
模式図。
【符号の説明】
30,50 金属バンプ 301,501 第1金属バンプ 302,502 第2金属バンプ 303,503 第3金属バンプ 32,34 曲面 36 第1曲面 38 第2曲面 40 ボンディングパッド 401 第1ボンディングパッド 402 第2ボンディングパッド 403 第3ボンディングパッド 52,54 切口面 56 第1切口面 58 第2切口面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 陳 弘祥 台湾国新竹市金山里金山北二街10号6樓之 1 Fターム(参考) 5F044 KK12 LL09 QQ02 QQ03

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 非導電性基板とチップとを接続する柱
    状の金属バンプであって、 立方体若しくは四角柱を基本形状として、側壁を構成す
    る平面の内、相隣接した2つの側壁面の縁端部が当接し
    て形成される複数の稜線部の内、少なくとも1つの稜線
    部をラウンド加工した如き曲面形状としたことを特徴と
    する金属バンプ。
  2. 【請求項2】 非導電性基板とチップとを接続する柱
    状の金属バンプであって、円柱状であることを特徴とす
    る金属バンプ。
  3. 【請求項3】 非導電性基板とチップとを接続する柱
    状の金属バンプであって、楕円柱状であることを特徴と
    する金属バンプ。
  4. 【請求項4】 非導電性基板とチップとを接続する柱
    状の金属バンプであって、菱形柱状であることを特徴と
    する金属バンプ。
  5. 【請求項5】 非導電性基板とチップとを接続する柱
    状の金属バンプであって、五角柱以上の多角柱状である
    ことを特徴とする金属バンプ。
  6. 【請求項6】 非導電性基板とチップとを接続する柱
    状の金属バンプは、正五角柱である円柱状であることを
    特徴とする請求項5に記載の金属バンプ。
  7. 【請求項7】 非導電性基板とチップとを接続する柱
    状の金属バンプは、正六角柱である円柱状であることを
    特徴とする請求項5に記載の金属バンプ。
  8. 【請求項8】 非導電性基板とチップとを接続する柱
    状の金属バンプは、正八角柱である円柱状であることを
    特徴とする請求項5に記載の金属バンプ。
  9. 【請求項9】 請求項1〜請求項8のいずれかに記載
    の金属バンプを用いて、非導電性基板とチップとを異方
    性導電膜を介して電気的に接合して得られるチップオン
    グラス(COG)製品。
  10. 【請求項10】 請求項1〜請求項8のいずれかに記載
    の金属バンプを用いて、チップオングラス(COG)製
    品を製造するために、COGを構成する非導電性基板と
    チップとを接合する際の金属バンプの配置方法であっ
    て、 前記非導電性基板とチップとを電気的に接合する複数の
    金属バンプの内、チップ表面に並立形成した一つの金属
    バンプ(以下、「第1金属バンプ」と称する。)を配す
    る位置を基準として、当該第1金属バンプ、第2金属バ
    ンプ、第3金属バンプの3つのバンプの接合面の各中芯
    点を結ぶ形状が三角形を形成するようにした配置を基準
    配置単位とし、 この基準配置単位を維持して、使用する複数の金属バン
    プの全体配置を定めることを特徴とした金属バンプの配
    置方法。
JP2001334191A 2001-02-15 2001-10-31 金属バンプ Pending JP2002252249A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW090103389A TW484172B (en) 2001-02-15 2001-02-15 Metal bump
TW090103389 2001-02-15

Publications (1)

Publication Number Publication Date
JP2002252249A true JP2002252249A (ja) 2002-09-06

Family

ID=21677347

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001334191A Pending JP2002252249A (ja) 2001-02-15 2001-10-31 金属バンプ

Country Status (3)

Country Link
US (1) US6608382B2 (ja)
JP (1) JP2002252249A (ja)
TW (1) TW484172B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007150370A (ja) * 2007-03-15 2007-06-14 Seiko Epson Corp 半導体モジュール、電子デバイス、電子機器および半導体モジュールの製造方法
WO2024101089A1 (ja) * 2022-11-07 2024-05-16 ローム株式会社 半導体装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6577002B1 (en) * 2001-11-29 2003-06-10 Sun Microsystems, Inc. 180 degree bump placement layout for an integrated circuit power grid
JP2003258154A (ja) * 2002-03-05 2003-09-12 Fujitsu Ltd 半導体素子の実装構造
US6762495B1 (en) * 2003-01-30 2004-07-13 Qualcomm Incorporated Area array package with non-electrically connected solder balls
US20050104180A1 (en) * 2003-11-14 2005-05-19 Vassoudevane Lebonheur Electronic device with reduced entrapment of material between die and substrate electrical connections
TWI262347B (en) * 2004-08-02 2006-09-21 Hannstar Display Corp Electrical conducting structure and liquid crystal display device comprising the same
US8067830B2 (en) * 2007-02-14 2011-11-29 Nxp B.V. Dual or multiple row package
US9721872B1 (en) * 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
TWI567902B (zh) * 2013-06-14 2017-01-21 日月光半導體製造股份有限公司 具定位組之基板組
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
KR20150080825A (ko) 2014-01-02 2015-07-10 삼성디스플레이 주식회사 표시 패널, 이를 포함하는 표시 장치 및 이의 제조 방법
CN105116578A (zh) * 2015-09-06 2015-12-02 深圳市华星光电技术有限公司 驱动器芯片结构及液晶显示装置
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10791627B1 (en) * 2020-02-24 2020-09-29 Panasonic Intellectual Property Management Co., Ltd. Pad and printed board

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226424A (ja) * 1994-02-10 1995-08-22 Toray Ind Inc 金バンプ付きインナーリードおよびその製造方法ならびに半導体素子
JPH0870081A (ja) * 1994-08-29 1996-03-12 Nippondenso Co Ltd Icパッケージおよびその製造方法
JPH1012664A (ja) * 1996-06-19 1998-01-16 Casio Comput Co Ltd 電子部品の接合構造
JPH10107083A (ja) * 1996-10-03 1998-04-24 Fujitsu Ltd 電気回路素子及びその実装体構造
JPH10199930A (ja) * 1996-12-28 1998-07-31 Casio Comput Co Ltd 電子部品の接続構造および接続方法
JPH10199927A (ja) * 1996-12-27 1998-07-31 Texas Instr Japan Ltd 異方性導電膜付回路基体及び回路チップ並びにその製法
JPH11340276A (ja) * 1998-05-28 1999-12-10 Furukawa Electric Co Ltd:The 半導体装置の製造方法
JP2000208665A (ja) * 1999-01-13 2000-07-28 Pfu Ltd 小型半導体装置および小型半導体装置の実装構造
JP2000340611A (ja) * 1999-05-31 2000-12-08 Nec Kansai Ltd 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3716907A (en) * 1970-11-20 1973-02-20 Harris Intertype Corp Method of fabrication of semiconductor device package
US4512758A (en) * 1984-04-30 1985-04-23 Beckman Instruments, Inc. Thermoelectric temperature control assembly for centrifuges
CA2059020C (en) * 1991-01-09 1998-08-18 Kohji Kimbara Polyimide multilayer wiring board and method of producing same
US5329423A (en) * 1993-04-13 1994-07-12 Scholz Kenneth D Compressive bump-and-socket interconnection scheme for integrated circuits
JPH10270624A (ja) * 1997-03-27 1998-10-09 Toshiba Corp チップサイズパッケージ及びその製造方法
US6100112A (en) * 1998-05-28 2000-08-08 The Furukawa Electric Co., Ltd. Method of manufacturing a tape carrier with bump
US6208027B1 (en) * 1999-03-10 2001-03-27 Advanced Micro Devices, Inc. Temporary interconnect for semiconductor devices

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226424A (ja) * 1994-02-10 1995-08-22 Toray Ind Inc 金バンプ付きインナーリードおよびその製造方法ならびに半導体素子
JPH0870081A (ja) * 1994-08-29 1996-03-12 Nippondenso Co Ltd Icパッケージおよびその製造方法
JPH1012664A (ja) * 1996-06-19 1998-01-16 Casio Comput Co Ltd 電子部品の接合構造
JPH10107083A (ja) * 1996-10-03 1998-04-24 Fujitsu Ltd 電気回路素子及びその実装体構造
JPH10199927A (ja) * 1996-12-27 1998-07-31 Texas Instr Japan Ltd 異方性導電膜付回路基体及び回路チップ並びにその製法
JPH10199930A (ja) * 1996-12-28 1998-07-31 Casio Comput Co Ltd 電子部品の接続構造および接続方法
JPH11340276A (ja) * 1998-05-28 1999-12-10 Furukawa Electric Co Ltd:The 半導体装置の製造方法
JP2000208665A (ja) * 1999-01-13 2000-07-28 Pfu Ltd 小型半導体装置および小型半導体装置の実装構造
JP2000340611A (ja) * 1999-05-31 2000-12-08 Nec Kansai Ltd 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007150370A (ja) * 2007-03-15 2007-06-14 Seiko Epson Corp 半導体モジュール、電子デバイス、電子機器および半導体モジュールの製造方法
WO2024101089A1 (ja) * 2022-11-07 2024-05-16 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
TW484172B (en) 2002-04-21
US20020109227A1 (en) 2002-08-15
US6608382B2 (en) 2003-08-19

Similar Documents

Publication Publication Date Title
JP3671192B2 (ja) 絶縁層付角柱状バンプ及びそのバンプを用いたチップオングラス製品並びにicチップ表面への絶縁層付角柱状バンプの製造方法
JP2002252249A (ja) 金属バンプ
US7208835B2 (en) Integrated circuit package and assembly thereof
US6300997B1 (en) Liquid crystal display device having an IC chip mounted on a narrow film wiring board
US7186584B2 (en) Integrated circuit chip, electronic device and method of manufacturing the same, and electronic instrument
JP4719009B2 (ja) 基板および半導体装置
KR100294778B1 (ko) 액정표시장치
TWI381464B (zh) The bump structure and its making method
US10971465B2 (en) Driving chip, display substrate, display device and method for manufacturing display device
US20120292761A1 (en) Bonding pad structure and integrated circuit comprising a plurality of bonding pad structures
TW202206909A (zh) 顯示裝置
JP2006013421A (ja) 半導体装置および半導体装置の製造方法
KR100907576B1 (ko) 전극 간 단락 방지용 반도체 디바이스 및 이를 이용한반도체 패키지
WO2017035881A1 (zh) 驱动器芯片结构及液晶显示装置
KR20060134662A (ko) 씨오지 방식의 액정표시장치
CN113257127B (zh) 显示装置
JP3810064B2 (ja) 液晶表示装置
JP2000111939A (ja) 液晶表示素子
JP2002246404A (ja) バンプ付き半導体素子
KR20010033956A (ko) 액정 표시 장치
JPH10233401A (ja) 半導体装置
KR100637058B1 (ko) 액정표시장치
WO2022082651A9 (zh) 显示装置
TWI395013B (zh) 液晶顯示器
JP3272772B2 (ja) 液晶装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040630