JP2002246528A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2002246528A
JP2002246528A JP2001036827A JP2001036827A JP2002246528A JP 2002246528 A JP2002246528 A JP 2002246528A JP 2001036827 A JP2001036827 A JP 2001036827A JP 2001036827 A JP2001036827 A JP 2001036827A JP 2002246528 A JP2002246528 A JP 2002246528A
Authority
JP
Japan
Prior art keywords
dam
lead frame
cutting
sealing portion
sealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001036827A
Other languages
English (en)
Other versions
JP4570797B2 (ja
JP2002246528A5 (ja
Inventor
Naoki Saito
直樹 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Renesas Semiconductor Package and Test Solutions Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Yonezawa Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Yonezawa Electronics Co Ltd filed Critical Hitachi Ltd
Priority to JP2001036827A priority Critical patent/JP4570797B2/ja
Publication of JP2002246528A publication Critical patent/JP2002246528A/ja
Publication of JP2002246528A5 publication Critical patent/JP2002246528A5/ja
Application granted granted Critical
Publication of JP4570797B2 publication Critical patent/JP4570797B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 半導体装置の歩留りの向上を図る。 【解決手段】 デバイス領域の切断部の角部においてダ
ムバー１ｉをモールドラインに接近させたことにより、
リード切断工程でタブ吊りリードの切断とともに、ピン
チカットパンチ７によって封止部３の周縁封止部３ｃの
外側のダムバー１ｉのみに荷重を付与することができ、
これにより、周縁封止部３ｃとダムバー１ｉとを剥離し
て分離することができ、その結果、本体封止部３ｂや周
縁封止部３ｃの裏面３ａにクラックが形成されることを
防止してＱＦＮの歩留りを向上できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、リードフレームを用いて組み立てる半導体
装置の歩留り向上に適用して有効な技術に関する。
【０００２】
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
【０００３】小形化を図った半導体装置として、ＱＦＮ
（Quad Flat Non-leaded Package)と呼ばれる半導体チ
ップより若干大きい程度の小形半導体パッケージが開発
されており、樹脂モールドによって形成された封止部の
裏面の周縁部に外部端子となる複数のリードが露出して
配置され、このような構造の半導体パッケージは、ペリ
フェラル形と呼ばれている。
【０００４】ＱＦＮの組み立てでは、多数個取りのリー
ドフレームを用いて、ダイボンディング、ワイヤボンデ
ィング、樹脂封止の各処理が行われ、その後、リード切
断が行われて個片化される。
【０００５】なお、リードフレームを用いて組み立てる
ＱＦＮの構造については、例えば、特開平１０−１８９
８３０号公報や、株式会社プレスジャーナル１９９８年
７月２７日発行、「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｗｏｒｌｄ増刊号'9９半導体組立・検査技術」、５３〜
５７頁に記載されている。
【０００６】
【発明が解決しようとする課題】ところが、前記した技
術のＱＦＮの組み立てでは、図１２〜図１４の比較例に
示すように、樹脂封止（モールド）後のリード切断時
に、封止部３の周縁封止部３ｃ（本体封止部３ｂも含
む）の裏面（被実装側の面）３ａにクラック１１が形成
される。
【０００７】これは、切断用パンチであるピンチカット
パンチ７から荷重が付与された際に、本体封止部３ｂの
根元部３ｄを中心として切断方向に図１４に示すような
曲げモーメント（Ｍ）が発生し、この曲げモーメント
（Ｍ）によって封止部３の周縁封止部３ｃの裏面３ａに
引っ張り応力（σ）が作用して、強度が弱い周縁封止部
３ｃの裏面３ａにクラック１１が形成されるものであ
る。
【０００８】すなわち、図１３の比較例に示すように、
リード切断時に、前記ピンチカットパンチ７によってダ
ムバー（ダム部）１ｉと周縁封止部３ｃの端部との両者
に荷重が付与されると、本体封止部３ｂと周縁封止部３
ｃとの境界である根元部３ｄを中心として切断方向に図
１４に示す曲げモーメント（Ｍ）が発生し、この曲げモ
ーメント（Ｍ）によって周縁封止部３ｃの裏面３ａに引
っ張り応力（σ）が作用してクラック１１に至る。
【０００９】特に、図１４（ｂ）の比較例に示すよう
に、ＱＦＮ１３の角部には、タブ吊りリード１ｅが配置
されるとともに、このタブ吊りリード１ｅの被接続面１
ｄと反対側の面である上面には樹脂モールドの際にベン
トホール樹脂が形成されるため、図１２に示す受けダイ
９には前記ベントホール樹脂を逃げる溝が形成されてお
り、受けダイ９は角部では十分に受けてはいない。した
がって、角部でのリード切断は比較的困難である。
【００１０】さらに、リード切断時には、タブ吊りリー
ド１ｅと樹脂との境界の曲線部に図１４（ａ）に示すよ
うな引っ張り応力（σ）が集中し易く、その結果、クラ
ック１１が入り易い。
【００１１】これにより、ＱＦＮ１３の外観検査で不良
となり、ＱＦＮ１３の歩留りが低下することが問題とな
る。
【００１２】さらに、クラック１１のための専用の外観
検査を行わなければならず、製造性が悪いことが問題と
なる。
【００１３】また、ＱＦＮ１３の組み立てでは、そのリ
ード切断によって発生したはんだめっきによるめっき屑
またはレジン屑あるいはリードフレーム素材屑などの異
物が製品（ＱＦＮ１３）に付着し、これによって電気的
ショートや断線を引き起こすことがある。
【００１４】したがって、ＱＦＮ１３の組み立て工程に
おいて、全数異物検査を行うことや検出された異物の除
去工程が必要となることが問題である。
【００１５】本発明の目的は、歩留り向上を図る半導体
装置の製造方法を提供することにある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１８】本発明は、チップ搭載部と複数のリードと
複数のデバイス領域を区画する切断部とダム部とを有し
たリードフレームを用いるものであり、リード切断工程
においてリードフレームの切断部で切断用パンチによっ
て複数のリードをリードフレームから切断分離し、かつ
切断用パンチによって周縁封止部の外側のダム部のみに
荷重を付与してダム部を周縁封止部から剥離して分離す
るものである。
【００１９】さらに本願のその他の発明の概要を項に分
けて簡単に示す。１．チップ搭載部と、その周囲に配置
された複数のリードと、前記チップ搭載部および前記複
数のリードをそれぞれに備えた複数のデバイス領域を区
画する切断部とを有したリードフレームを用いて組み立
てる半導体装置の製造方法であり、前記切断部にモール
ド時の封止用樹脂の流出を阻止するとともに前記封止用
樹脂と密着する端部において表裏面の何れか一方が他方
より迫り出したダム部が設けられた前記リードフレーム
を準備する工程と、前記チップ搭載部に前記半導体チッ
プを搭載する工程と、前記半導体チップを樹脂封止して
本体封止部を形成するとともに、前記本体封止部と一体
でこれの周縁部に前記ダム部に密着させて周縁封止部を
形成する工程と、前記複数のリードを切断用パンチによ
って前記リードフレームから切断分離するとともに、前
記リードフレームの前記デバイス領域の角部の前記切断
部において、前記ダム部の端部の表裏面のうち迫り出し
た面が前記周縁封止部から離れる方向に前記ダム部を前
記周縁封止部から剥離する工程とを有するものである。
２．チップ搭載部と、その周囲に配置された複数のリー
ドと、前記チップ搭載部および前記複数のリードをそれ
ぞれに備えた複数のデバイス領域を区画する切断部とを
有したリードフレームを用いて組み立てる半導体装置の
製造方法であり、前記切断部にモールド時の封止用樹脂
の流出を阻止するとともに前記封止用樹脂と密着する端
部において表裏面の何れか一方が他方より迫り出したダ
ム部が設けられた前記リードフレームを準備する工程
と、前記チップ搭載部に前記半導体チップを搭載する工
程と、前記半導体チップを樹脂封止して本体封止部を形
成するとともに、前記本体封止部と一体でこれの周縁部
に前記ダム部に密着させて周縁封止部を形成する工程
と、前記リードフレームの前記デバイス領域の角部の前
記切断部において、切断用パンチによって前記周縁封止
部の外側の前記ダム部に荷重を付与して、前記ダム部の
端部の表裏面のうち迫り出した面が前記周縁封止部から
離れる方向に前記ダム部を前記周縁封止部から剥離する
とともに、前記複数のリードを前記リードフレームから
切断分離する工程とを有するものである。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２１】図１、図２は本発明の実施の形態の半導体
装置の製造方法によって組み立てられるＱＦＮの構造を
示す図、図３は図１に示すＱＦＮの組み立て手順を示す
図、図４、図５、図６は図１に示すＱＦＮの組み立てに
用いられるリードフレームの構造を示す図、図７はモー
ルド後の構造を示す図、図８はリード切断工程における
ダム部の剥離方法の一例を示す図、図９は変形例のリー
ドフレームを用いた際のリード切断工程におけるダム部
の剥離方法を示す図、図１０、図１１は本発明の実施の
形態のダム部の剥離方法における曲げモーメントとパン
チ距離の関係、および最大曲げモーメント図、図１２、
図１３および図１４は比較例のダム部切断方法を示す部
分断面図および部分平面図である。
【００２２】図１に示す本実施の形態の半導体装置の製
造方法によって組み立てられる半導体装置は、図４に示
すリードフレーム１を用い、かつこのリードフレーム１
の片方の面である表面（チップ搭載側の面）側にモール
ドによって図１に示す封止部３が形成される片面モール
ドの樹脂封止形の小形半導体パッケージであり、さら
に、封止部３の裏面３ａの周縁部に複数のリード１ａの
被接続面１ｄを露出させて配置したペリフェラル形のも
のでもあり、前記半導体装置の一例として、ＱＦＮ５を
取り上げて説明する。
【００２３】したがって、ＱＦＮ５の各リード１ａは、
封止部３に埋め込まれたインナリードと、封止部３の裏
面３ａの周縁部に露出するアウタリードとの両者の機能
を兼ねている。
【００２４】図１、図２を用いて、ＱＦＮ５の詳細構成
について説明すると、半導体チップ２が樹脂封止されて
形成された封止部３と、半導体チップ２を支持するチッ
プ支持面１ｃを備えたタブ（チップ搭載部）と、タブ１
ｂを支持するとともに封止部３の裏面３ａの周縁部の４
つの角部に露出して配置されたタブ吊りリード１ｅと、
タブ１ｂの周囲に配置され、かつ封止部３の裏面３ａの
周縁部に並んで被接続面１ｄを露出して配置された複数
のリード１ａと、半導体チップ２の表面電極であるパッ
ド２ａとこれに対応するリード１ａとを接続するボンデ
ィング用のワイヤ４とからなる。
【００２５】なお、本実施の形態のＱＦＮ５は、図６に
示すように、デバイス領域１ｈの切断部１ｋの角部にお
いて、従来のダムバー端部１４よりダムバー１ｉをモー
ルドライン１ｌに接近させたことにより、ＱＦＮ５の組
み立てのリード切断工程（図３に示すステップＳ５）に
おいて、封止用樹脂からなる封止部３とダムバー１ｉと
を剥離させて分離したことによって形成された図１
（ａ）に示す周縁封止部３ｃを有するものである。
【００２６】したがって、ＱＦＮ５は、リード切断工程
において、各リード１ａやタブ吊りリード１ｅの切断と
ともに、封止部３の周縁封止部３ｃとダムバー１ｉとを
剥離させて分離したことにより、本体封止部３ｂや周縁
封止部３ｃの裏面３ａすなわち封止部３の裏面３ａにク
ラック１１（図１４参照）が形成されることを防止する
ものである。
【００２７】なお、ＱＦＮ５は、その封止部３が、半導
体チップ２を樹脂封止する本体封止部３ｂと、これと一
体でその周縁部に形成された周縁封止部３ｃとからな
る。
【００２８】また、図２に示すように、半導体チップ２
は、タブ１ｂのチップ支持面１ｃ上にダイボンド材（例
えば、銀ペーストなど）１２によって固定されている。
【００２９】さらに、ＱＦＮ５の封止部３の裏面３ａの
周縁部に並んで配置された外部端子であるリード１ａの
被接続面１ｄには、厚さ１０μｍ程度の半田メッキ層１
０が形成されている。
【００３０】また、タブ１ｂ、タブ吊りリード１ｅおよ
び各リード１ａは、例えば、銅などの薄板材によって形
成され、その厚さは、0.１５〜0.２ｍｍ程度である。
【００３１】さらに、半導体チップ２のパッド２ａとこ
れに対応するリード１ａとを接続するワイヤ４は、例え
ば、金線などである。
【００３２】また、封止部３は、モールド方法による樹
脂封止によって形成され、その際用いられる封止用樹脂
は、例えば、熱硬化性のエポキシ樹脂などである。
【００３３】次に、本実施の形態によるＱＦＮ５（半導
体装置）の製造方法を図３に示すプロセスフロー図にし
たがって説明する。
【００３４】まず、図２に示す半導体チップ２を支持可
能なチップ搭載部であるタブ１ｂと、タブ１ｂをその角
部で支持するタブ吊りリード１ｅと、タブ１ｂの周囲に
配置され、かつ樹脂封止された際に封止部３の裏面３ａ
の周縁部に露出する被接続面１ｄを備えた複数のリード
１ａと、タブ１ｂおよび複数のリード１ａをそれぞれに
備えた複数のデバイス領域１ｈを区画する切断部１ｋと
からなり、この切断部１ｋに、モールド時の封止用樹脂
の流出を阻止するダム部であるダムバー１ｉが設けられ
た図４に示すリードフレーム１を準備する（ステップＳ
１）。
【００３５】その際、本実施の形態のＱＦＮ５の組み立
てに用いられるリードフレーム１では、図６に示すよう
に、そのデバイス領域１ｈの切断部１ｋの４つの角部に
おいて、従来のダムバー端部１４よりダムバー１ｉをモ
ールドライン１ｌに接近させているため、リード切断時
に、図８に示すように、ピンチカットパンチ７が周縁封
止部３ｃに荷重を掛けることなく、ダムバー１ｉのみに
荷重を掛けることができ、その結果、周縁封止部３ｃか
らダムバー１ｉを剥離させることができる。
【００３６】なお、図５および図６に示す点線部は、モ
ールド後のモールドライン１ｌである。
【００３７】また、図４に示すリードフレーム１は、１
枚のリードフレーム１から複数個のＱＦＮ５を製造する
ことが可能な短冊状の細長い多連のものであり、さら
に、１枚のリードフレーム１上でマトリクス配列で複数
のＱＦＮ５を製造可能とするものである。
【００３８】したがって、１枚のリードフレーム１に
は、１個のＱＦＮ５に対応したパッケージ領域であるデ
バイス領域１ｈがマトリクス配列で複数個形成され、さ
らに、各デバイス領域１ｈを区画する切断部１ｋには、
複数のスリット１ｇが設けられており、熱応力や機械的
応力などの応力を緩和させている。
【００３９】なお、リードフレーム１は、例えば、銅
（Ｃｕ）などによって形成された薄板材であり、その厚
さは、例えば、0.１５〜0.２ｍｍ程度であるが、前記材
料や前記厚さなどは、これらに限定されるものではな
い。
【００４０】その後、主面２ｂに半導体集積回路が形成
された半導体チップ２を準備し、この半導体チップ２の
裏面２ｃとリードフレーム１のタブ１ｂのチップ支持面
１ｃとを接合するステップＳ２に示すダイボンディング
（ペレットボンディングまたはチップマウントともい
う）を行う。
【００４１】すなわち、リードフレーム１のタブ１ｂの
チップ支持面１ｃに半導体チップ２を搭載する。
【００４２】その際、リードフレーム１のタブ１ｂにダ
イボンド材（例えば、銀ペーストなど）１２を介して主
面２ｂを上方に向けて半導体チップ２を固定する。
【００４３】続いて、図２に示すように、半導体チップ
２のパッド２ａとこれに対応するリード１ａのボンディ
ング面１ｆとをボンディング用のワイヤ４によってワイ
ヤボンディングして接続する（ステップＳ３）。
【００４４】その後、ステップＳ４に示すモールド（こ
こでは、トランスファーモールド）によって半導体チッ
プ２を樹脂封止してリードフレーム１のチップ支持面１
ｃ側に封止部３を形成する。
【００４５】その際、半導体チップ２を樹脂封止するこ
とによって本体封止部３ｂを形成するとともに、本体封
止部３ｂに一体で、かつその周縁部に周縁封止部３ｃを
形成する。
【００４６】すなわち、モールド金型のキャビティから
流出した封止用樹脂の流れをダムバー１ｉによって阻止
する（塞き止める）ことにより、図７に示すように、モ
ールドライン１ｌとなる本体封止部３ｂの外側に、ダム
バー１ｉに密着した周縁封止部３ｃを形成する。
【００４７】また、本体封止部３ｂの裏面３ａの周縁部
には複数のリード１ａの被接続面１ｄを露出させて配置
する。
【００４８】なお、前記キャビティとＱＦＮ５とが１対
１に対応した前記モールド金型を用いてモールドを行
う。
【００４９】これによって、リードフレーム１上に複数
の封止部３がマトリクス配置で形成される。
【００５０】その後、封止部３から突出する各リード１
ａおよびタブ吊りリード１ｅをリードフレーム１から切
断分離するステップＳ５に示すリード切断（個片化）を
行う。
【００５１】その際、図８（ａ) 〜（ｃ）に示すよう
に、リードフレーム１のデバイス領域１ｈの角部の切断
部１ｋにおいて、切断用の上型６のピンチカットパンチ
７によって周縁封止部３ｃの外側のダムバー１ｉに荷重
を付与してダムバー１ｉを周縁封止部３ｃから剥がすよ
うに剥離するとともに、複数のリード１ａをリードフレ
ーム１から切断分離する（なお、図８は、図７のＣ−Ｃ
断面における切断状態を示したものである）。
【００５２】すなわち、図６に示すように、従来のダム
バー端部１４よりダムバー１ｉがモールドライン１ｌに
接近しているため、ピンチカットパンチ７によってタブ
吊りリード１ｅをリードフレーム１から切断分離するの
と同時に、図８（ｂ）に示すように、周縁封止部３ｃに
は荷重を掛けずに角部の切断部１ｋのダムバー１ｉのみ
に荷重を付与することができ、これによって周縁封止部
３ｃからダムバー１ｉを剥離分離する。
【００５３】なお、本実施の形態の切断では、図１３の
比較例に示すような切断時に周縁封止部３ｃを下側から
支持する下型８（図１２参照）の受けダイ９は用いずに
切断を行う。
【００５４】これは、ピンチカットパンチ７と受けダイ
９との摩耗によるピンチカットパンチ７の切断刃の摩耗
の度合いを低減するためである。
【００５５】ただし、図８に示すように、切断時には、
封止部３の天井面（裏面３ａと反対側の面）を下型８の
パッケージ受け８ａによって支持している。
【００５６】なお、周縁封止部３ｃを図１３に示すよう
な受けダイ９によって支持して切断（剥離）を行っても
よい。
【００５７】個片化によって、図１および図２に示すＱ
ＦＮ５の完成となる（ステップＳ６）。
【００５８】なお、本実施の形態のＱＦＮ５の組み立て
に用いられるリードフレーム１は、エッチング加工によ
って形成されたものであるが、ただし、エッチング加工
以外のプレス加工などによって形成されたものであって
もよい。
【００５９】次に、図９に示す変形例について説明す
る。
【００６０】図９（ａ）に示す変形例は、その切断部１
ｋ（図５参照）にダムバー１ｉが設けられ、このダムバ
ー１ｉが、封止用樹脂と密着する端部において表裏面の
何れか一方が他方より迫り出して形成された迫り出し面
１ｊを有している。
【００６１】これにより、図９（ｂ）に示すリード切断
時には、図５に示すリードフレーム１のデバイス領域１
ｈの角部の切断部１ｋにおいて、ピンチカットパンチ７
によって周縁封止部３ｃの外側のダムバー１ｉに荷重を
付与することにより、タブ吊りリード１ｅの切断と同時
に、ダムバー１ｉの端部の迫り出し面１ｊ（迫り出した
面）が周縁封止部３ｃから離れる方向にダムバー１ｉを
周縁封止部３ｃから剥離することができる。
【００６２】特に、エッチング加工によって形成された
リードフレーム１では、その加工方法によって、図９
（ａ）に示すように、ダムバー１ｉ（リード１ａなども
含む）の端面に凹凸１ｍが形成されており、したがっ
て、この凹凸１ｍに密着して形成された周縁封止部３ｃ
の接合面にも凹凸３ｅが形成されている。
【００６３】そこで、ダムバー１ｉの端部の迫り出し面
１ｊ（迫り出した面）が周縁封止部３ｃから離れる方向
にダムバー１ｉを周縁封止部３ｃから剥離することによ
り、周縁封止部３ｃの接合面の凹凸３ｅを崩さずに残留
させて周縁封止部３ｃからダムバー１ｉを剥離できる。
【００６４】なお、迫り出し面１ｊの迫り出し量（Ｘ）
は、例えば、リードフレーム１の板厚が0.２ｍｍの場
合、前記（Ｘ）は約0.０２５ｍｍ程度であるが、ただ
し、迫り出し量（Ｘ）は、これに限定されるものではな
い。
【００６５】また、プレス加工によって形成されたリー
ドフレーム１であっても、前記迫り出し面１ｊを設ける
ことにより、周縁封止部３ｃの接合面の凹凸３ｅを崩さ
ずに残留させて周縁封止部３ｃからダムバー１ｉを剥離
できる。
【００６６】本実施の形態のＱＦＮ５（半導体装置）の
製造方法では、そのリード切断工程において、リードフ
レーム１のデバイス領域１ｈの角部の切断部１ｋで、ピ
ンチカットパンチ７によってダムバー１ｉのみに荷重を
付与してダムバー１ｉを周縁封止部３ｃから剥離すると
ともに、複数のリード１ａをリードフレーム１から切断
分離することにより、本体封止部３ｂと周縁封止部３ｃ
との境界を中心として切断方向に発生する曲げモーメン
ト（Ｍ）を低減することができる。
【００６７】その結果、周縁封止部３ｃや本体封止部３
ｂの裏面３ａに掛かる引っ張り応力を低減できる。
【００６８】すなわち、タブ吊りリード１ｅと封止部３
との境界の曲線部に集中する引っ張り応力を低減するこ
とができ、その結果、封止部３の裏面３ａにクラック１
１（図１４参照）が形成されることを防止できる。
【００６９】これにより、ＱＦＮ５の外観検査で発生す
る不良品の数を減らしてＱＦＮ５の歩留りを向上させる
ことができる。
【００７０】なお、不良率を２５％から０％に減らすこ
とができる。
【００７１】ここで、曲げモーメント（Ｍ）と切断用パ
ンチであるピンチカットパンチ７の切断距離との関係に
ついて説明すると、図１４に示す曲げモーメント（Ｍ）
は、周縁封止部３ｃの本体封止部３ｂからの突出量であ
る切断距離（図８（ａ）の距離Ａ）と切断箇所の切断面
積とによって求められ、図１０は、曲げモーメント
（Ｍ）とピンチカットパンチ７の切断距離との関係を示
したものである。
【００７２】これにクラック１１の発生の有無を加える
と、図１０のＲ領域がクラック１１なしで、Ｓ領域がク
ラック１１有りである。
【００７３】さらに、図１０のデータにより、図１１に
示すように、クラック１１なしの場合の最大曲げモーメ
ント（Ｍ）は、Ｒ領域では0.９２Ｎ−ｍｍであり、一
方、クラック１１有りの場合の最小曲げモーメント
（Ｍ）は、Ｓ領域では1.３Ｎ−ｍｍである。
【００７４】これにより、本体封止部３ｂの根元部３ｄ
（図８（ａ）参照）付近に約1.２Ｎ−ｍｍ以上の曲げモ
ーメント（Ｍ）が掛かるとクラック１１が発生する。
【００７５】そこで、安全係数を２とすると、前記曲げ
モーメント（Ｍ）が0.５Ｎ−ｍｍ以下であれば、本体封
止部３ｂや周縁封止部３ｃの裏面３ａにクラックが形成
されることを確実に防止できる。
【００７６】なお、本実施の形態のダムバー１ｉの周縁
封止部３ｃからの剥離方法の場合を計算して算出したデ
ータが、図１０の実線Ｑに示すものであり、切断距離
（パンチ距離）に関わらず、曲げモーメント（Ｍ）が0.
５Ｎ−ｍｍ以下になるという結果が得られた。
【００７７】したがって、リード１ａの切断時に、ピン
チカットパンチ７によってダムバー１ｉのみに荷重を付
与してダムバー１ｉを周縁封止部３ｃから剥離すること
により、周縁封止部３ｃや本体封止部３ｂの裏面３ａに
クラック１１が形成されることを確実に防げる。
【００７８】また、リード切断の際に、ピンチカットパ
ンチ７によって周縁封止部３ｃには荷重をかけずに、ダ
ムバー１ｉのみに荷重を付与し、かつ受け側のダイであ
る図１３に示す受けダイ９を使用せずにダムバー１ｉを
周縁封止部３ｃから剥離することにより、ピンチカット
パンチ７の切断刃の摩耗の度合いを低減できる。
【００７９】これにより、切断金型の寿命を延ばすこと
ができ、切断金型のコスト（ランニングコスト）を低減
できる。
【００８０】また、周縁封止部３ｃや本体封止部３ｂに
クラック１１が形成されることを防止できるため、ＱＦ
Ｎ５の外観品質を向上できるとともに、顕微鏡を用いた
クラック１１のための専用の全数外観検査を廃止するこ
とができる。
【００８１】その結果、ＱＦＮ５の製造コストを低減で
き、製造性の向上を図ることができる。
【００８２】なお、周縁封止部３ｃを切断するのではな
く、周縁封止部３ｃとダムバー１ｉとを剥離することに
より、リード切断時の封止用樹脂の屑であるレジン屑の
発生量を減らすことができる。
【００８３】また、リードフレーム１のデバイス領域１
ｈの角部の切断部１ｋにおいて、ピンチカットパンチ７
によってダムバー１ｉに荷重を付与して、ダムバー１ｉ
の端部の表裏面のうち迫り出し面１ｊ（迫り出した面）
が周縁封止部３ｃから離れる方向にダムバー１ｉを剥離
することにより、切断時のダムバー１ｉと周縁封止部３
ｃとの摩擦を低減して両者を容易に剥離できる。
【００８４】これにより、封止部３に入るクラック１１
を低減できる。
【００８５】さらに、めっき屑またはレジン屑あるいは
リードフレーム素材屑などの異物の製品（ＱＦＮ５）へ
の付着を低減でき、異物付着による不良数を低減してＱ
ＦＮ５の歩留りを向上できる。
【００８６】ここでは、不良率を２０％から０％に減ら
すことができる。
【００８７】その結果、ＱＦＮ５の組み立てにおける全
数異物検査を廃止できるとともに、異物の除去工程を削
減できる。
【００８８】さらに、切断金型破損のポテンシャルを低
減できる。
【００８９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【００９０】例えば、前記実施の形態では、ダムバー１
ｉのモールドライン１ｌへの接近や迫り出し面１ｊの設
置をデバイス領域１ｈの角部で行う場合について説明し
たが、両者ともデバイス領域１ｈの少なくとも角部で行
っていればよく、角部だけでなく全周に亘って行っても
よい。
【００９１】また、前記実施の形態では、リードフレー
ム１を用いて製造される半導体装置がＱＦＮ５の場合に
ついて説明したが、前記半導体装置は、樹脂モールド後
にリード切断が行われて組み立てられるものであれば、
ＱＦＮ５以外の他の半導体装置であってもよい。
【００９２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００９３】リード切断工程において切断用パンチによ
ってリードを切断する際に、リードの切断とともに、リ
ードフレームのデバイス領域の角部の切断部において、
切断用パンチによりダム部のみに荷重を付与してダム部
をこれに密着した周縁封止部から剥離することにより、
封止部の裏面にクラックが形成されることを防止でき、
半導体装置の歩留りを向上できる。
【図面の簡単な説明】
【図１】（ａ),（ｂ),（ｃ）は本発明の実施の形態の半
導体装置の製造方法によって組み立てられる半導体装置
の一例であるＱＦＮの構造を示す図であり、（ａ）は平
面図、（ｂ）は側面図、（ｃ）は底面図である。
【図２】図１（ａ）に示すＱＦＮのＡ−Ａ線に沿った断
面の構造を示す拡大断面図である。
【図３】図１に示すＱＦＮの製造における組み立て手順
の一例を示すプロセスフロー図である。
【図４】図１に示すＱＦＮの組み立てに用いられるリー
ドフレームの構造を示す平面図である。
【図５】図４に示すリードフレームのデバイス領域の構
造を示す拡大部分平面図である。
【図６】図５に示すＢ部の構造を示す拡大部分平面図で
ある。
【図７】図５に示すＢ部のモールド後の構造を示す拡大
部分平面図である。
【図８】（ａ),（ｂ),（ｃ）は本発明の実施の形態の半
導体装置の製造方法のリード切断工程におけるダム部の
剥離方法の一例を示す図であり、（ａ）は剥離前の部分
断面図、（ｂ）は剥離中の部分断面図、（ｃ）は剥離後
の部分断面図である。
【図９】（ａ),（ｂ）は図４に示すリードフレームに対
する変形例のリードフレームを用いた際のリード切断工
程におけるダム部の剥離方法を示す図であり、（ａ）は
剥離前の拡大部分断面図、（ｂ）は剥離後の拡大部分断
面図である。
【図１０】本発明の実施の形態の半導体装置の製造方法
のリード切断工程のダム部の剥離方法における曲げモー
メントとパンチ距離の関係の一例を示すクラック発生状
況図である。
【図１１】図１０に示すクラック発生状況図におけるク
ラック発生なし／あり時の最大曲げモーメントデータ図
である。
【図１２】本発明の半導体装置の製造方法に対する比較
例のダム部切断方法を示す部分断面図である。
【図１３】図１２に示す比較例のダム部切断方法におけ
る切断距離の一例を示す部分断面図である。
【図１４】（ａ),（ｂ) は図１２に示す比較例のダム部
切断方法によって形成されるクラックを示す図であり、
（ａ）は切断時の引っ張り応力発生状態を示す部分断面
図、（ｂ）はクラックを示す部分平面図である。
【符号の説明】
１ リードフレーム １ａ リード １ｂ タブ（チップ搭載部） １ｃ チップ支持面 １ｄ 被接続面 １ｅ タブ吊りリード １ｆ ボンディング面 １ｇ スリット １ｈ デバイス領域 １ｉ ダムバー（ダム部） １ｊ 迫り出し面 １ｋ 切断部 １ｌ モールドライン １ｍ 凹凸 ２ 半導体チップ ２ａ パッド ２ｂ 主面 ２ｃ 裏面 ３ 封止部 ３ａ 裏面（被実装側の面） ３ｂ 本体封止部 ３ｃ 周縁封止部 ３ｄ 根元部 ３ｅ 凹凸 ４ ワイヤ ５ ＱＦＮ（半導体装置） ６ 上型 ７ ピンチカットパンチ（切断用パンチ） ８ 下型 ８ａ パッケージ受け ９ 受けダイ １０ 半田メッキ層 １１ クラック １２ ダイボンド材 １３ ＱＦＮ １４ 従来のダムバー端部

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 チップ搭載部と、その周囲に配置された
    複数のリードと、前記チップ搭載部および前記複数のリ
    ードをそれぞれに備えた複数のデバイス領域を区画する
    切断部とを有したリードフレームを用いて組み立てる半
    導体装置の製造方法であって、 前記切断部にモールド時の封止用樹脂の流出を阻止する
    ダム部が設けられた前記リードフレームを準備する工程
    と、 前記チップ搭載部に前記半導体チップを搭載する工程
    と、 前記半導体チップを樹脂封止して本体封止部を形成する
    とともに、前記本体封止部と一体でこれの周縁部に前記
    ダム部に密着させて周縁封止部を形成する工程と、 前記リードフレームの前記デバイス領域の角部の前記切
    断部において、切断用パンチによって前記周縁封止部の
    外側の前記ダム部に荷重を付与して前記ダム部を前記周
    縁封止部から剥離するとともに、前記複数のリードを前
    記リードフレームから切断分離する工程とを有すること
    を特徴とする半導体装置の製造方法。
  2. 【請求項２】 チップ搭載部と、その周囲に配置された
    複数のリードと、前記チップ搭載部および前記複数のリ
    ードをそれぞれに備えた複数のデバイス領域を区画する
    切断部とを有したリードフレームを用いて組み立てる半
    導体装置の製造方法であって、 前記切断部にモールド時の封止用樹脂の流出を阻止する
    ダム部が設けられた前記リードフレームを準備する工程
    と、 前記チップ搭載部に前記半導体チップを搭載する工程
    と、 前記半導体チップを樹脂封止することにより本体封止部
    とこれに一体でその周縁部に前記ダム部に密着させて周
    縁封止部とを形成するとともに、前記本体封止部の被実
    装側の面に前記複数のリードを露出して配置させる工程
    と、 前記リードフレームの前記デバイス領域の角部の前記切
    断部において、切断用パンチによって前記周縁封止部の
    外側の前記ダム部に荷重を付与して前記ダム部を前記周
    縁封止部から剥離するとともに、前記複数のリードを前
    記リードフレームから切断分離する工程とを有すること
    を特徴とする半導体装置の製造方法。
  3. 【請求項３】 チップ搭載部と、その周囲に配置された
    複数のリードと、前記チップ搭載部および前記複数のリ
    ードをそれぞれに備えた複数のデバイス領域を区画する
    切断部とを有したリードフレームを用いて組み立てる半
    導体装置の製造方法であって、 前記切断部にモールド時の封止用樹脂の流出を阻止する
    とともに前記封止用樹脂と密着する端部において表裏面
    の何れか一方が他方より迫り出したダム部が設けられた
    前記リードフレームを準備する工程と、 前記チップ搭載部に前記半導体チップを搭載する工程
    と、 前記半導体チップを樹脂封止して本体封止部を形成する
    とともに、前記本体封止部と一体でこれの周縁部に前記
    ダム部に密着させて周縁封止部を形成する工程と、 前記複数のリードを切断用パンチによって前記リードフ
    レームから切断分離するとともに、前記リードフレーム
    の前記デバイス領域の角部の前記切断部において、前記
    ダム部の端部の表裏面のうち迫り出した面が前記周縁封
    止部から離れる方向に前記ダム部を前記周縁封止部から
    剥離する工程とを有することを特徴とする半導体装置の
    製造方法。
  4. 【請求項４】 チップ搭載部と、その周囲に配置された
    複数のリードと、前記チップ搭載部および前記複数のリ
    ードをそれぞれに備えた複数のデバイス領域を区画する
    切断部とを有したリードフレームを用いて組み立てる半
    導体装置の製造方法であって、 前記切断部にモールド時の封止用樹脂の流出を阻止する
    とともに前記封止用樹脂と密着する端部において表裏面
    の何れか一方が他方より迫り出したダム部が設けられた
    前記リードフレームを準備する工程と、 前記チップ搭載部に前記半導体チップを搭載する工程
    と、 前記半導体チップを樹脂封止して本体封止部を形成する
    とともに、前記本体封止部と一体でこれの周縁部に前記
    ダム部に密着させて周縁封止部を形成する工程と、 前記リードフレームの前記デバイス領域の角部の前記切
    断部において、切断用パンチによって前記周縁封止部の
    外側の前記ダム部に荷重を付与して、前記ダム部の端部
    の表裏面のうち迫り出した面が前記周縁封止部から離れ
    る方向に前記ダム部を前記周縁封止部から剥離するとと
    もに、前記複数のリードを前記リードフレームから切断
    分離する工程とを有することを特徴とする半導体装置の
    製造方法。
  5. 【請求項５】 チップ搭載部と、その周囲に配置された
    複数のリードと、前記チップ搭載部および前記複数のリ
    ードをそれぞれに備えた複数のデバイス領域を区画する
    切断部とを有したリードフレームを用いて組み立てる半
    導体装置の製造方法であって、 前記切断部にモールド時の封止用樹脂の流出を阻止する
    とともに前記封止用樹脂と密着する端部において表裏面
    の何れか一方が他方より迫り出したダム部がエッチング
    加工によって形成された前記リードフレームを準備する
    工程と、 前記チップ搭載部に前記半導体チップを搭載する工程
    と、 前記半導体チップを樹脂封止して本体封止部を形成する
    とともに、前記本体封止部と一体でこれの周縁部に前記
    ダム部に密着させて周縁封止部を形成する工程と、 前記リードフレームの前記デバイス領域の角部の前記切
    断部において、切断用のパンチによって前記周縁封止部
    の外側の前記ダム部に荷重を付与して、前記ダム部の端
    部の表裏面のうち迫り出した面が前記周縁封止部から離
    れる方向に前記ダム部を前記周縁封止部から剥離すると
    ともに、前記複数のリードを前記リードフレームから切
    断分離する工程とを有し、 前記エッチング加工によって形成された前記ダム部の端
    面の凹凸に密着して形成された前記周縁封止部の前記ダ
    ム部との接合面の凹凸を残留させて前記周縁封止部から
    前記ダム部を剥離することを特徴とする半導体装置の製
    造方法。
JP2001036827A 2001-02-14 2001-02-14 半導体装置の製造方法 Expired - Fee Related JP4570797B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001036827A JP4570797B2 (ja) 2001-02-14 2001-02-14 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001036827A JP4570797B2 (ja) 2001-02-14 2001-02-14 半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2002246528A true JP2002246528A (ja) 2002-08-30
JP2002246528A5 JP2002246528A5 (ja) 2008-04-03
JP4570797B2 JP4570797B2 (ja) 2010-10-27

Family

ID=18900046

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001036827A Expired - Fee Related JP4570797B2 (ja) 2001-02-14 2001-02-14 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4570797B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7195953B2 (en) 2003-04-02 2007-03-27 Yamaha Corporation Method of manufacturing a semiconductor package using a lead frame having through holes or hollows therein
US7397112B2 (en) 2004-12-24 2008-07-08 Yamaha Corporation Semiconductor package and lead frame therefor
US7964942B2 (en) 2003-05-28 2011-06-21 Yamaha Corporation Lead frame having a die stage smaller than a semiconductor device and a semiconductor device using the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5632461U (ja) * 1979-08-18 1981-03-30
JPS6265445A (ja) * 1985-09-18 1987-03-24 Hitachi Hokkai Semiconductor Ltd リ−ドフレ−ム
JPH03296254A (ja) * 1990-02-06 1991-12-26 Dainippon Printing Co Ltd リードフレーム
JPH06120398A (ja) * 1992-10-08 1994-04-28 Toshiba Corp リ−ドフレ−ム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5632461U (ja) * 1979-08-18 1981-03-30
JPS6265445A (ja) * 1985-09-18 1987-03-24 Hitachi Hokkai Semiconductor Ltd リ−ドフレ−ム
JPH03296254A (ja) * 1990-02-06 1991-12-26 Dainippon Printing Co Ltd リードフレーム
JPH06120398A (ja) * 1992-10-08 1994-04-28 Toshiba Corp リ−ドフレ−ム

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7195953B2 (en) 2003-04-02 2007-03-27 Yamaha Corporation Method of manufacturing a semiconductor package using a lead frame having through holes or hollows therein
KR100877640B1 (ko) * 2003-04-02 2009-01-12 야마하 가부시키가이샤 리드 프레임
US7964942B2 (en) 2003-05-28 2011-06-21 Yamaha Corporation Lead frame having a die stage smaller than a semiconductor device and a semiconductor device using the same
US7397112B2 (en) 2004-12-24 2008-07-08 Yamaha Corporation Semiconductor package and lead frame therefor

Also Published As

Publication number Publication date
JP4570797B2 (ja) 2010-10-27

Similar Documents

Publication Publication Date Title
US7790500B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP3436254B2 (ja) リードフレームおよびその製造方法
JPH11340409A (ja) リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
JP2003124421A (ja) リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
JP2002261226A (ja) 樹脂封止型半導体装置およびその製造方法
KR20030007040A (ko) 반도체 장치 및 그 제조 방법
JP2002076228A (ja) 樹脂封止型半導体装置
JPH11260985A (ja) リードフレーム，樹脂封止型半導体装置及びその製造方法
KR20050084598A (ko) 테이핑된 리드 프레임 및 반도체 패키징에서 상기 리드프레임을 제조하고 사용하는 방법
US7838972B2 (en) Lead frame and method of manufacturing the same, and semiconductor device
JP2003174131A (ja) 樹脂封止型半導体装置及びその製造方法
JP4570797B2 (ja) 半導体装置の製造方法
JP4418764B2 (ja) 樹脂封止型半導体パッケージの製造方法
JPH088385A (ja) 樹脂封止型半導体装置
JP2001077265A (ja) 樹脂封止型半導体装置の製造方法
JP2002033345A (ja) 樹脂封止型半導体装置の製造方法
JP4475785B2 (ja) 樹脂封止型半導体装置の製造方法
JP2001077266A (ja) 樹脂封止型半導体装置の製造方法
JP4362902B2 (ja) 樹脂封止型半導体装置の製造方法
JP2002164496A (ja) 半導体装置およびその製造方法
JP4172111B2 (ja) 樹脂封止型半導体装置の製造方法
JP4651218B2 (ja) 半導体装置の製造方法
JP2003188332A (ja) 半導体装置およびその製造方法
JP4446719B2 (ja) 樹脂封止型半導体装置の製造方法
JP2002057244A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080213

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080213

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100309

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100510

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100601

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100702

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100727

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100811

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130820

Year of fee payment: 3

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees