JP2002198515A - チップ型半導体素子の製造方法 - Google Patents

チップ型半導体素子の製造方法

Info

Publication number
JP2002198515A
JP2002198515A JP2000397699A JP2000397699A JP2002198515A JP 2002198515 A JP2002198515 A JP 2002198515A JP 2000397699 A JP2000397699 A JP 2000397699A JP 2000397699 A JP2000397699 A JP 2000397699A JP 2002198515 A JP2002198515 A JP 2002198515A
Authority
JP
Japan
Prior art keywords
aluminum
plates
manufacturing
thermal stress
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000397699A
Other languages
English (en)
Other versions
JP4123717B2 (ja
Inventor
Kenji Ishihara
賢次 石原
Keijo Okamoto
景城 岡本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2000397699A priority Critical patent/JP4123717B2/ja
Publication of JP2002198515A publication Critical patent/JP2002198515A/ja
Application granted granted Critical
Publication of JP4123717B2 publication Critical patent/JP4123717B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48475Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48491Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301Thyristor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301Thyristor
    • H01L2924/13033TRIAC - Triode for Alternating Current - A bidirectional switching device containing two thyristor structures with common gate contact

Landscapes

  • Thyristors (AREA)

Abstract

(57)【要約】 【課題】 半導体素子の耐圧低下を生ぜずに低い温度で
接着でき、かつAlとSiからなる合金板と熱応力緩衝
板としてのMo板との接着力の信頼性も高めることので
きるチップ型半導体素子の製造方法の提案。 【解決手段】 複数のN層とP層で構成され、その角部
がパッシベーション膜15で被覆されてなる半導体素子
本体10の、先ず片面にAlを蒸着して主電極12及び
ゲート電極11を形成し、次にもう一方の面にAlを蒸
着して主電極13を形成した後、両方の主電極12,1
3に、それぞれAlとSiからなる合金板1,2を介
し、かつそれぞれMoからなる熱応力緩衝板30,31
のそれぞれの片面にAlを蒸着して形成したAl層5
0,51を介して、580℃ないし630℃の温度範囲
の還元性雰囲気中で、熱応力緩衝板30,31を接着す
るチップ型半導体素子の製造方法。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、チップ型半導体素
子の製造方法に関するものである。
【0002】
【従来の技術】チップ型半導体素子は、回路基板実装時
に、はんだによる外部電極板と半導体素子との熱膨張係
数の相違による熱応力が素子本体に加わらないようにす
るため、チップ型半導体素子の少なくとも片面に設けた
電極に、モリブデンなどからなる熱応力緩衝板を取付け
ることがあり、その際、アルミニウムとシリコンからな
る合金板を介して取付けることが既に提案されている。
【0003】すなわち、それは、例えば図4(a)にト
ライアックの構造断面図で示したようなチップ型半導体
素子であって、図4(b)は、その主要部の分解図であ
る。
【0004】図4において、このチップ型半導体素子に
係るトライアックは、シリコンからなる素子本体10の
片面(図の上面)に主にアルミニウムからなる電極1
1,12を有し、電極12にはアルミニウムとシリコン
からなる合金板1を介して熱応力緩衝板としてのモリブ
デン板30が取付けられ、かつ、素子本体10のもう一
方の面(図の下面)にも同様に、アルミニウムからなる
電極13にアルミニウムとシリコンからなる合金板2を
介して熱応力緩衝板としてのモリブデン板31が取付け
られているものである。
【0005】ユーザ側では、このトライアックを回路基
板等に実装する際に、モリブデン板30,31を、図示
しないが銅からなる外部電極板にそれぞれ低温(融点1
80℃)はんだにより取付け、また電極11にはアルミ
ニウムからなるワイヤ(ゲートリード)をボンディング
する。ここに、モリブデン板30,31は、銅からなる
外部電極板とシリコンからなる素子本体10との熱膨張
係数の相違による熱応力が素子本体10に加わらないよ
うにする。
【0006】即ち、このモリブデン板30,31は、素
子本体10のシリコンとの熱膨張係数が近似しているの
で、はんだ付け時の熱処理で熱応力緩衝作用をし、これ
によって素子本体10に歪みを与えることなく外部電極
と安定なはんだ付けができるのである。
【0007】なお、モリブデン板30,31の外側面に
は、ユーザでの外部電極(図示していない)とのはんだ
付けを有利にするために、ニッケル層3,4が設けられ
ている。
【0008】なお又、素子本体10は、複数のN層とP
層で構成され、その角部はガラスによるパッシベーショ
ン膜15で被覆されているものである。
【0009】このようなトライアックの製造方法につい
ては、図5のブロック工程図に基づいて説明すると、
(1)先ず、モリブデンからなる2個の熱応力緩衝板3
0,31の片面にニッケルを蒸着してニッケル層3,4
を形成する、(2)複数のN層とP層で構成され、その
角部がパッシベーション膜で被覆されてなる半導体素子
本体10の、先ず片面にアルミニウムを蒸着して主電極
12及びゲート電極11を形成し、(3)次に、前記素
子本体10のもう一方の面にアルミニウムを蒸着して主
電極13を形成した後、(4)両方の主電極12,13
に対して、それぞれアルミニウムとシリコンからなる合
金板1,2を介して、それぞれモリブデンからなる熱応
力緩衝板30,31を取付け接着する。
【0010】ここで、前記取付け接着は、690℃ない
し730℃の温度範囲の還元性雰囲気中で行われる。
【0011】また、前記両熱応力緩衝板30,31の片
面には、ユーザ側でのはんだ付け性を良くする為にニッ
ケル層が形成されている。
【0012】
【発明が解決しようとする課題】このような従来のチッ
プ型半導体素子の製造方法では、アルミニウムとシリコ
ンからなる合金板1,2と熱応力緩衝板としてのモリブ
デン板30,31の接着は、アルミニウムとシリコンか
らなる合金板1,2とシリコンからなる素子本体10の
アルミニウム電極12,13を接着する際の接着温度6
90℃の還元性雰囲気炉中で行われるので、高温によっ
てシリコン半導体素子本体10の耐圧が低下する問題が
ある。
【0013】そこで、接着温度を690℃よりも低くし
なければならない。
【0014】一方、アルミニウムとシリコンからなる合
金板1,2の共晶温度は580℃であるから、接着に必
要な最低温度は580℃と見て、これにできるだけ近い
温度まで下げられないか検討する必要がある。
【0015】そこで、発明者は温度690℃から580
℃までのいくつかの温度レベルについて実験を重ねた。
【0016】しかしながら、接着温度を低くすればする
ほど合金板1,2とモリブデン板30,31の接着面に
はボイドが生じて接着力が弱まり、現状のチップ型半導
体素子の構造および製造方法では、半導体の耐圧も低下
せず且つ合金板1,2とモリブデン板30,31との強
固な接着は望めそうにもなく無理との結論に達した。
【0017】そこで、本発明が解決しようとする課題
は、チップ型半導体素子の耐圧を低下させず且つアルミ
ニウムとシリコンからなる合金板1,2と熱応力緩衝板
としてのモリブデン板30,31とのそれぞれでの接着
力を強固にできるチップ型半導体素子の製造方法を提案
することにある。
【0018】
【課題を解決するための手段】この課題を解決するため
に本発明は、複数のN層とP層で構成され、その角部が
パッシベーション膜で被覆されてなる半導体素子本体
の、先ず片面にアルミニウムを蒸着して主電極及びゲー
ト電極を形成し、次にもう一方の面にアルミニウムを蒸
着して主電極を形成した後、両方の主電極に対して、そ
れぞれアルミニウムとシリコンからなる合金板を介し
て、それぞれモリブデンからなる熱応力緩衝板を取付け
てなるチップ型半導体素子の製造方法において、前記両
熱応力緩衝板のそれぞれの片面にアルミニウムを蒸着し
てアルミニウム層を形成し、このアルミニウム層を介し
てそれぞれ前記熱応力緩衝板を前記合金板に接着するチ
ップ型半導体素子の製造方法であり、更には、前記接着
する温度を580℃ないし630℃の温度範囲とする還
元性雰囲気中で、それぞれ前記熱応力緩衝板を合金板に
接着するチップ型半導体素子の製造方法である。
【0019】
【発明の実施の形態】本発明は、2個の熱応力緩衝板の
片面にアルミニウムを蒸着し、次にそのアルミニウム層
を介し、更に又還元雰囲気で接着温度580℃ないし6
30℃という、従来に比べて低い温度範囲で加熱接着さ
れる方法により、半導体素子本体に熱による耐圧低下を
発生させず、かつ、前記熱応力緩衝板と、アルミニウム
とシリコンからなる合金板を強固に接着することができ
る。
【0020】以下に、一実施の形態について、図1、図
2を用いて詳しく説明する。
【0021】(実施の形態1)図1は、本発明の一実施
の形態におけるチップ型半導体素子の製造方法の工程ブ
ロック図である。
【0022】図2(a)は、同製造方法に基づいて製造
されたチップ型半導体素子に係るトライアックの構造例
を示す断面図で、(b)は、その主要部の分解図であ
る。
【0023】図2において、1,2はアルミニウムとシ
リコンからなる合金板、3,4はニッケル層、10はシ
リコン半導体素子本体、11はゲート電極,12,13
は一対の主電極、15はパッシベーション膜、30,3
1は熱応力緩衝板、50,51はアルミニウム層であっ
て、前記シリコン半導体素子本体10は、複数のN層と
P層で構成され、その角部がガラスによるパッシベーシ
ョン膜15で被覆されていて、この素子本体10の片面
には、アルミニウムからなる主電極12及びゲート電極
11が設けられていて、そのうちの主電極12に対し
て、アルミニウムとシリコンとからなる合金板1を介し
て、モリブデンからなる熱応力緩衝板30が取付けら
れ、同様に、前記素子本体10のもう一方の面に設けら
れた前記主電極13に、アルミニウムとシリコンからな
る合金板2を介してモリブデンからなる熱応力緩衝板板
31が取付けられた構造になっている。
【0024】次に、図1に基づいて、上記のような構造
のチップ型半導体素子の製造方法について説明する。
【0025】図1において、(1)まず、モリブデンか
らなる2個の熱応力緩衝板30,31の片面にニッケル
を蒸着してニッケル層3,4を形成し、(2)次に、前
記2個の熱応力緩衝板30,31の反対面にアルミニウ
ムを蒸着してアルミニウム層50,51を形成し、
(3)次に、複数のN層とP層で構成され、その角部が
ガラスによるパッシベーション膜で被覆されてなるシリ
コン半導体素子本体10の片面に、アルミニウムを蒸着
してゲート電極11及び主電極12を形成し、(4)次
に、前記素子本体10のもう一方の面に、アルミニウム
を蒸着して主電極13を形成し、(5)次に、アルミニ
ウム層50,51を介し、580℃ないし630℃の温
度範囲の還元性雰囲気中で、2個の熱応力緩衝板30,
31を合金板1,2に、かつ同時に合金板を電極12,
13に接着する、工程からなるものである。
【0026】本実施の形態では、シリコン半導体素子本
体10のサイズが9.2mm角で厚さ360μm、電極
12,13の厚みは2〜10μmである。
【0027】また、モリブデンからなる熱応力緩衝板3
0,31の厚みは0.2〜0.5mm、片面のアルミニ
ウム層50,51の厚みは2〜10μmである。
【0028】また、アルミニウムとシリコンからなる合
金板1,2とを接着する条件の580℃ないし630℃
の温度範囲で還元性雰囲気中について、下限温度の58
0℃以下になるとアルミニウムとシリコンの合金の共晶
温度である580℃より低くなってしまうので、熱応力
緩衝板30,31と、アルミニウムとシリコンからなる
合金板1,2との接着はできない。
【0029】また、630℃以上では、半導体本体の耐
圧低下が顕著になるので好ましくない。
【0030】このように本実施の形態のトライアックで
構成したチップ型半導体素子の製造方法では、接着温度
580℃ないし630℃の従来温度の690℃より低い
温度条件でありながら、アルミニウムとシリコンからな
る合金板1,2と熱応力緩衝板としてのモリブデン板3
0,31が強固に接着できる製造方法であることが確認
された。このため半導体素子の耐圧劣化が生じる問題が
解決し、安定したチップ型半導体素子を実現できるので
ある。
【0031】なお、以上の説明ではチップ型半導体素子
本体にトライアックで構成したものを示したが、図3に
示したようなサイリスタについても同様に実施可能であ
る。
【0032】
【発明の効果】以上のように本発明のチップ型半導体素
子の製造方法は、半導体素子本体の両主電極に対して、
それぞれアルミニウムとシリコンからなる合金板を介し
て、それぞれモリブデンからなる熱応力緩衝板を接着す
るに際し、アルミニウム層を介しかつ580℃ないし6
30℃の温度範囲の還元性雰囲気中で接着するから、合
金板と熱応力緩衝板の接着力が強固なものである。
【0033】さらにまた、熱応力緩衝板と、アルミニウ
ムとシリコンからなる合金板との接着条件が従来より1
10℃〜60℃も低い温度範囲の還元性雰囲気中で行な
われるので、素子本体の耐圧低下も発生せず、安定な半
導体素子を実現することのできる優れた製造方法であ
る。
【図面の簡単な説明】
【図1】本発明の実施の形態におけるチップ型半導体素
子の製造方法の工程図
【図2】同製法によって製造されるチップ型半導体素子
に係るトライアック(3端子双方向性サイリスタ)で (a)は構造断面図 (b)は分解断面図
【図3】本発明の他の実施の形態におけるチップ型半導
体素子に係わるサイリスタ(3端子一方向性サイリス
タ)の構造断面図
【図4】既に提案されたチップ型半導体素子に係わるト
ライアックの構造断面図 (a)は構造断面図 (b)は分解断面図
【図5】従来におけるチップ型半導体素子の製造方法の
工程図
【符号の説明】
1,2 合金板 3,4 ニッケル層 10 素子本体 11,12,13 電極 15 パッシベーション膜 30,31 熱応力緩衝板 50,51 アルミニウム層

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 複数のN層とP層で構成され、その角部
    がパッシベーシン膜で被覆されてなる半導体素子本体
    の、先ず片面にアルミニウムを蒸着して主電極及びゲー
    ト電極を形成し、次にもう一方の面にアルミニウムを蒸
    着して主電極を形成した後、両方の主電極に対して、そ
    れぞれアルミニウムとシリコンからなる合金板を介し
    て、それぞれ熱応力緩衝板を取付けてなるチップ型半導
    体素子の製造方法において、前記両熱応力緩衝板のそれ
    ぞれの片面にアルミニウムを蒸着してアルミニウム層を
    形成し、このアルミニウム層を介して前記熱応力緩衝板
    を前記合金板に接着することを特徴とするチップ型半導
    体素子の製造方法。
  2. 【請求項2】 前記アルミニウム層を介する前記熱応力
    緩衝板と前記合金板との接着は、580℃ないし630
    ℃の温度範囲とする還元性雰囲気中で行なわれることを
    特徴とする請求項1記載のチップ型半導体素子の製造方
    法。
JP2000397699A 2000-12-27 2000-12-27 チップ型半導体素子の製造方法 Expired - Fee Related JP4123717B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000397699A JP4123717B2 (ja) 2000-12-27 2000-12-27 チップ型半導体素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000397699A JP4123717B2 (ja) 2000-12-27 2000-12-27 チップ型半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JP2002198515A true JP2002198515A (ja) 2002-07-12
JP4123717B2 JP4123717B2 (ja) 2008-07-23

Family

ID=18862796

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000397699A Expired - Fee Related JP4123717B2 (ja) 2000-12-27 2000-12-27 チップ型半導体素子の製造方法

Country Status (1)

Country Link
JP (1) JP4123717B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045831B2 (en) 2004-01-14 2006-05-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045831B2 (en) 2004-01-14 2006-05-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
CN100338751C (zh) * 2004-01-14 2007-09-19 三菱电机株式会社 半导体装置
DE102004048688B4 (de) * 2004-01-14 2013-05-08 Mitsubishi Denki K.K. Leistungs-Halbleitervorrichtung

Also Published As

Publication number Publication date
JP4123717B2 (ja) 2008-07-23

Similar Documents

Publication Publication Date Title
US5654586A (en) Power semiconductor component having a buffer layer
US4554573A (en) Glass-sealed ceramic package type semiconductor device
US10141199B2 (en) Selecting a substrate to be soldered to a carrier
JP2010511297A (ja) 電子部材モジュール、およびその製造方法
JPH04295065A (ja) セラミック−金属接合体の製造方法
JP2002198515A (ja) チップ型半導体素子の製造方法
JPH08102570A (ja) セラミックス回路基板
US20230094926A1 (en) Electronic Module and Method for Producing an Electronic Module
JP4000877B2 (ja) チップ型半導体素子とその製造方法
JPS61121489A (ja) 基板製造用Cu配線シ−ト
JP3937860B2 (ja) チップ型半導体素子およびその製造方法
JPH06151642A (ja) Icパッケージ
JP4055399B2 (ja) チップ型半導体素子及びその製造方法
JPS60241239A (ja) 半導体装置
JP2604470B2 (ja) 半導体装置
JPH10154770A (ja) セラミックスパッケージの製造方法
JPH01165147A (ja) セラミツク基板
US20020149055A1 (en) Semiconductor device including insulating substrate formed of single-crystal silicon chip
JPH01118435A (ja) アルミニュウムとモリブデンの複合材料及びその製造方法
JPH0770634B2 (ja) セラミツクスパツケ−ジ及びその製造方法
JP2519402B2 (ja) パワ―半導体モジュ―ル基板の製造方法
JPS5952853A (ja) 半導体装置
JPS6352447A (ja) 半導体装置
JPS62173743A (ja) 半導体装置用セラミツク基板
JPS59115544A (ja) 半導体素子搭載用基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040423

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050401

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20050630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080129

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080319

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080415

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080428

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110516

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110516

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120516

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees