JP2002164627A - 電子回路モジュール - Google Patents
電子回路モジュールInfo
- Publication number
- JP2002164627A JP2002164627A JP2000362876A JP2000362876A JP2002164627A JP 2002164627 A JP2002164627 A JP 2002164627A JP 2000362876 A JP2000362876 A JP 2000362876A JP 2000362876 A JP2000362876 A JP 2000362876A JP 2002164627 A JP2002164627 A JP 2002164627A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- electronic circuit
- solid
- circuit module
- shield
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structure Of Printed Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 金属共晶接続のフェイスダウン実装における
バンプ間ショート不良を低減し、安価な電子回路モジュ
ールを提供することにある。 【解決手段】 ＩＣチップと電気接続するボンディング
パターン１とベタパターン２の間にシールドパターン３
を形成することにより、ボンディング時ベタパターン２
外部に押し出されてバンプに到達するＳｎの量を抑制す
る。
バンプ間ショート不良を低減し、安価な電子回路モジュ
ールを提供することにある。 【解決手段】 ＩＣチップと電気接続するボンディング
パターン１とベタパターン２の間にシールドパターン３
を形成することにより、ボンディング時ベタパターン２
外部に押し出されてバンプに到達するＳｎの量を抑制す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯機器等や、電
子手帳または、液晶表表示装置に使用されているドライ
バーＩＣやメモリー，コントローラ等のベアチップ実装
部分の構造／構成に関する。
子手帳または、液晶表表示装置に使用されているドライ
バーＩＣやメモリー，コントローラ等のベアチップ実装
部分の構造／構成に関する。
【０００２】
【従来の技術】従来、半導体ＩＣのベアチップ実装は、
接着を用いて接続するには、いくつかの方法が実用化さ
れている。まず第１に、ＩＣチップのパッドにＡｕから
なるバンプをめっきで形成しためっきバンプやワイヤー
ボンディングを応用したスタッドバンプを用いて、回路
基板に異方性導電膜で圧着するか、または銀ペーストを
バンプに転写して基板と接続し、その間にアンダーフィ
ルを充填し接続しするという方法である。
接着を用いて接続するには、いくつかの方法が実用化さ
れている。まず第１に、ＩＣチップのパッドにＡｕから
なるバンプをめっきで形成しためっきバンプやワイヤー
ボンディングを応用したスタッドバンプを用いて、回路
基板に異方性導電膜で圧着するか、または銀ペーストを
バンプに転写して基板と接続し、その間にアンダーフィ
ルを充填し接続しするという方法である。
【０００３】第２に、金属共晶接続を用いた場合、ＩＣ
チップのバンプに半田を用い、基板の電極に半田付けし
アンダーフィルを充填するという方法、第３に、ＩＣチ
ップのバンプにＡｕを用い基板側の電極にＳｎめっきを
行ない、Ａｕ−Ｓｎ共晶接続を行いアンダーフィルを充
填するという方法である。
チップのバンプに半田を用い、基板の電極に半田付けし
アンダーフィルを充填するという方法、第３に、ＩＣチ
ップのバンプにＡｕを用い基板側の電極にＳｎめっきを
行ない、Ａｕ−Ｓｎ共晶接続を行いアンダーフィルを充
填するという方法である。
【０００４】ここで第３の方法、即ち、Ａｕ−Ｓｎ共晶
接続は、ボンディングヘッドにＩＣチップを吸着し、３
００〜５００℃に加熱しながら画像処理でたとえばフレ
キシブル基板のパターンとＩＣチップのパターンを位置
補正して圧着し、ボンディングが開始する。その時、基
板側電極上にめっきされたＳｎは溶融すると同時にバン
プのＡｕに拡散し、電極とバンプが接続される。ボンデ
ィングヘッドはＩＣチップの吸着を解除して上昇し、ボ
ンディングが終了する。更にアンダーフィルをＩＣチッ
プの側面に塗布し充填する。充填は数秒から数十分で完
了し、オーブンでアンダーフィルを硬化する。
接続は、ボンディングヘッドにＩＣチップを吸着し、３
００〜５００℃に加熱しながら画像処理でたとえばフレ
キシブル基板のパターンとＩＣチップのパターンを位置
補正して圧着し、ボンディングが開始する。その時、基
板側電極上にめっきされたＳｎは溶融すると同時にバン
プのＡｕに拡散し、電極とバンプが接続される。ボンデ
ィングヘッドはＩＣチップの吸着を解除して上昇し、ボ
ンディングが終了する。更にアンダーフィルをＩＣチッ
プの側面に塗布し充填する。充填は数秒から数十分で完
了し、オーブンでアンダーフィルを硬化する。
【０００５】フレキシブル基板には、図５に示す通り、
ＩＣチップと電気接続するボンディングパターンと、該
パターンの内側にベタパターンを配置していた。ベタパ
ターンは、ＩＣチップの能動領域の遮光と、アンダーフ
ィルの硬化性を高めるための触媒作用という機能を有し
ている。ボンディングパターンの内一部のパターンは、
同一電位を得る必要性からベタパターンと接続してい
た。
ＩＣチップと電気接続するボンディングパターンと、該
パターンの内側にベタパターンを配置していた。ベタパ
ターンは、ＩＣチップの能動領域の遮光と、アンダーフ
ィルの硬化性を高めるための触媒作用という機能を有し
ている。ボンディングパターンの内一部のパターンは、
同一電位を得る必要性からベタパターンと接続してい
た。
【０００６】アンダーフィルをボンディングした後に注
入するのはボイドの管理とフィレットの管理が容易では
ない。そのためベタパターン上にアンダーフィルとして
使用する嫌気硬化型接着剤を塗布した後ボンディングす
ることで、ベタパターン上に前記嫌気硬化型接着剤を押
し広げて封止する。接続後はバンプ周辺に更にフィレッ
トの形状が一定となる様に点塗布でアンダーフィルを更
に追加して塗布する。ボイドを完全になくすことはでき
ないが、発生する一つ一つのボイドの大きさを小さくす
ることができるため、リフローや信頼性面で問題となる
ものは発生せず歩留まりと信頼性が安定した。
入するのはボイドの管理とフィレットの管理が容易では
ない。そのためベタパターン上にアンダーフィルとして
使用する嫌気硬化型接着剤を塗布した後ボンディングす
ることで、ベタパターン上に前記嫌気硬化型接着剤を押
し広げて封止する。接続後はバンプ周辺に更にフィレッ
トの形状が一定となる様に点塗布でアンダーフィルを更
に追加して塗布する。ボイドを完全になくすことはでき
ないが、発生する一つ一つのボイドの大きさを小さくす
ることができるため、リフローや信頼性面で問題となる
ものは発生せず歩留まりと信頼性が安定した。
【０００７】
【発明が解決しようとする課題】しかし、嫌気硬化型接
着剤をボンディング前にあらかじめ塗布する方式では、
ＩＣチップをあらかじめ加熱して、フレキシブル基板と
位置合わせし、加圧するが、この時嫌気硬化型接着剤が
ベタパターン上に広がるため、融けたＳｎがベタパター
ン外部に押し出されるように加圧される。Ｓｎが多くめ
っきされた場合など、Ｓｎがベタパターンと接続してあ
るボンディングパターンを伝って流れ出したり、Ｓｎが
塊となって噴出したりするため、ＳｎがＩＣチップのバ
ンプ部に引っかかって溜り、ブリッジ（ショート）する
現象が発生する問題点があった。
着剤をボンディング前にあらかじめ塗布する方式では、
ＩＣチップをあらかじめ加熱して、フレキシブル基板と
位置合わせし、加圧するが、この時嫌気硬化型接着剤が
ベタパターン上に広がるため、融けたＳｎがベタパター
ン外部に押し出されるように加圧される。Ｓｎが多くめ
っきされた場合など、Ｓｎがベタパターンと接続してあ
るボンディングパターンを伝って流れ出したり、Ｓｎが
塊となって噴出したりするため、ＳｎがＩＣチップのバ
ンプ部に引っかかって溜り、ブリッジ（ショート）する
現象が発生する問題点があった。
【０００８】本発明は、この問題を解決するものであ
る。
る。
【０００９】
【課題を解決するための手段】本問題を解決するため
に、少なくとも絶縁フィルム上に配線パターンが形成さ
れてなるフレキシブルプリント基板と、電極部にバンプ
を形成したＩＣチップとアンダーフィル剤を主な構成要
素とする電子回路モジュールにおいて、前記フレキシブ
ル基板にはＩＣチップの電極部のバンプと電気的接続状
態をとるためのボンディングパターンと、該パターンに
取り囲まれる、あるいは、はさまれた内側の部分にベタ
パターンが形成され、前記ボンディングパターンと前記
ベタパターンの間にシールドパターンを設けている。
に、少なくとも絶縁フィルム上に配線パターンが形成さ
れてなるフレキシブルプリント基板と、電極部にバンプ
を形成したＩＣチップとアンダーフィル剤を主な構成要
素とする電子回路モジュールにおいて、前記フレキシブ
ル基板にはＩＣチップの電極部のバンプと電気的接続状
態をとるためのボンディングパターンと、該パターンに
取り囲まれる、あるいは、はさまれた内側の部分にベタ
パターンが形成され、前記ボンディングパターンと前記
ベタパターンの間にシールドパターンを設けている。
【００１０】これにより、ボンディング時に融けた前記
ベタパターンから噴出したＳｎの塊がシールドパターン
にせき止められ、またベタパターンのＳｎの塊がボンデ
ィングパターンを伝って流れ出さなくなるため、バンプ
部に到達するＳｎ量が少なくなり前記ブリッジを防止す
ることが可能となる。
ベタパターンから噴出したＳｎの塊がシールドパターン
にせき止められ、またベタパターンのＳｎの塊がボンデ
ィングパターンを伝って流れ出さなくなるため、バンプ
部に到達するＳｎ量が少なくなり前記ブリッジを防止す
ることが可能となる。
【００１１】
【発明の実施の形態】以下に本発明を図示の実施の形態
に基づいて説明する。
に基づいて説明する。
【００１２】図１〜図３はフレキシブル基板上面図で、
フレキシブル基板のパターンを示す図である。
フレキシブル基板のパターンを示す図である。
【００１３】図１に示す通り、ポリイミドフィルム４
に、ＩＣチップ５と接続するボンディングパターン１と
ベタパターン２、前記ボンディングパターン１と前記ベ
タパターン２の間に帯状のシールドパターン３を設けて
いる。このようなシールドパターン３は、本図１ではベ
タパターン２のある一つの辺に沿って対向して１本あ
り、かつ、ベタパターンの該対応する辺に平行に延びて
形成されている。しかし該シールドパターン３は、ベタ
パターン２の他の辺に対して対向させて形成してよい
し、また、ベタパターン２の各辺と平行に形成している
とは限らない。また、曲線であっても良い。前記シール
ドパターン３の幅は５μｍ〜１０００μｍで形成する。
また、ベタパターン２とシールドパターン３との間隙は
５μｍ〜１０００μｍで形成する。以上のパターン幅、
パターン間隔について、下限値を下回った場合、噴出し
たＳｎをせき止めるには充分の幅ではないため、これら
のＳｎがボンディングパターンを通じてＩＣチップのバ
ンプ部に到達する可能性が高くなる。また、上限値を上
回った場合、ベタパターン２が小さくなり、ＩＣチップ
の能動領域の遮光機能を充分に果たせなくなる。
に、ＩＣチップ５と接続するボンディングパターン１と
ベタパターン２、前記ボンディングパターン１と前記ベ
タパターン２の間に帯状のシールドパターン３を設けて
いる。このようなシールドパターン３は、本図１ではベ
タパターン２のある一つの辺に沿って対向して１本あ
り、かつ、ベタパターンの該対応する辺に平行に延びて
形成されている。しかし該シールドパターン３は、ベタ
パターン２の他の辺に対して対向させて形成してよい
し、また、ベタパターン２の各辺と平行に形成している
とは限らない。また、曲線であっても良い。前記シール
ドパターン３の幅は５μｍ〜１０００μｍで形成する。
また、ベタパターン２とシールドパターン３との間隙は
５μｍ〜１０００μｍで形成する。以上のパターン幅、
パターン間隔について、下限値を下回った場合、噴出し
たＳｎをせき止めるには充分の幅ではないため、これら
のＳｎがボンディングパターンを通じてＩＣチップのバ
ンプ部に到達する可能性が高くなる。また、上限値を上
回った場合、ベタパターン２が小さくなり、ＩＣチップ
の能動領域の遮光機能を充分に果たせなくなる。
【００１４】図４は、図１に示す本発明の電子回路装置
の断面図である。ポリイミドフィルム４に形成されたボ
ンディングパターン１、ベタパターン２、シールドパタ
ーン３はＳｎめっきをしてある。Ａｕのバンプ６を形成
してあるＩＣチップ５がボンディングパターン１と共晶
接続してある。ベタパターン２とＩＣチップ５の間に
は、嫌気硬化型接着剤７で、ＩＣチップ５とフレキシブ
ル基板を接続すると共に硬化してある。
の断面図である。ポリイミドフィルム４に形成されたボ
ンディングパターン１、ベタパターン２、シールドパタ
ーン３はＳｎめっきをしてある。Ａｕのバンプ６を形成
してあるＩＣチップ５がボンディングパターン１と共晶
接続してある。ベタパターン２とＩＣチップ５の間に
は、嫌気硬化型接着剤７で、ＩＣチップ５とフレキシブ
ル基板を接続すると共に硬化してある。
【００１５】ベタパターン２上にあらかじめ塗布された
嫌気硬化型接着剤７は、ＩＣチップ５ボンディング時に
パターン上を広がる。加熱されたＩＣチップ５により溶
融したベタパターン２上のＳｎは、前記嫌気硬化型接着
剤７に押されるようにしてベタパターン２の外部に流れ
出したり、飛び散ったりする。押し出されたＳｎはバン
プ６でひっかかり、ブリッジの原因となる。本発明の通
りベタパターン２からＳｎが流出した場合でも、シール
ドパターン３で引っかかることによりバンプ６部に達す
るＳｎが極めて少なくなるため、ブリッジ発生率が低下
し、歩留まりの向上につながる。
嫌気硬化型接着剤７は、ＩＣチップ５ボンディング時に
パターン上を広がる。加熱されたＩＣチップ５により溶
融したベタパターン２上のＳｎは、前記嫌気硬化型接着
剤７に押されるようにしてベタパターン２の外部に流れ
出したり、飛び散ったりする。押し出されたＳｎはバン
プ６でひっかかり、ブリッジの原因となる。本発明の通
りベタパターン２からＳｎが流出した場合でも、シール
ドパターン３で引っかかることによりバンプ６部に達す
るＳｎが極めて少なくなるため、ブリッジ発生率が低下
し、歩留まりの向上につながる。
【００１６】図２に示す通り、シールドパターン３の形
状を、ベタパターン２を取り囲む枠状に形成する。この
ようなシールドパターン３はベタパターン２の各辺と平
行に形成しているとは限らず、また、曲線であっても良
い。枠状にすることにより、飛び散りによりバンプ６に
到達するＳｎ量を抑制する効果は更に向上する。また、
シールドパターン３をベタパターン２と独立して形成す
る。これにより、ベタパターン２からＳｎが流れ出さな
くすることができる。以上により、バンプ６部でのブリ
ッジ発生率は更に低下する。
状を、ベタパターン２を取り囲む枠状に形成する。この
ようなシールドパターン３はベタパターン２の各辺と平
行に形成しているとは限らず、また、曲線であっても良
い。枠状にすることにより、飛び散りによりバンプ６に
到達するＳｎ量を抑制する効果は更に向上する。また、
シールドパターン３をベタパターン２と独立して形成す
る。これにより、ベタパターン２からＳｎが流れ出さな
くすることができる。以上により、バンプ６部でのブリ
ッジ発生率は更に低下する。
【００１７】また、図３に示す通り、ベタパターン２と
シールドパターン３とは電気的に接続されていても良
い。ただし、シールドパターン３とボンディングパター
ン１の接続部が、シールドパターン３とベタパターン２
の接続部と同一辺上にないことが好ましい。これは、接
続部からＳｎが流れ出した場合でも、接続部からバンプ
６までの道のりを長くすることにより、バンプ６に到達
するＳｎ量を抑制することができるためである。ベタパ
ターン２をシールドパターン３と接続することによりベ
タパターン２の電気的安定性を得ながら、かつ、シール
ドパターン３によりＳｎブリッジ発生率を低下すること
ができる。
シールドパターン３とは電気的に接続されていても良
い。ただし、シールドパターン３とボンディングパター
ン１の接続部が、シールドパターン３とベタパターン２
の接続部と同一辺上にないことが好ましい。これは、接
続部からＳｎが流れ出した場合でも、接続部からバンプ
６までの道のりを長くすることにより、バンプ６に到達
するＳｎ量を抑制することができるためである。ベタパ
ターン２をシールドパターン３と接続することによりベ
タパターン２の電気的安定性を得ながら、かつ、シール
ドパターン３によりＳｎブリッジ発生率を低下すること
ができる。
【００１８】
【実施例】実施例１ 図１はフレキシブル基板上面図で、フレキシブル基板の
パターンを示す図である。ポリイミドフィルム４上にＩ
Ｃチップ５と接続するボンディングパターン１とベタパ
ターン２が設けられており、ベタパターン２の辺と平行
にシールドパターン３が形成してある。シールドパター
ン３の幅は１００μｍ、シールドパターン３とベタパタ
ーン２の間隙は１００μｍで形成した。
パターンを示す図である。ポリイミドフィルム４上にＩ
Ｃチップ５と接続するボンディングパターン１とベタパ
ターン２が設けられており、ベタパターン２の辺と平行
にシールドパターン３が形成してある。シールドパター
ン３の幅は１００μｍ、シールドパターン３とベタパタ
ーン２の間隙は１００μｍで形成した。
【００１９】本発明の通り、ボンディング時にベタパタ
ーン２からＳｎが流れ出さず、枠パターンを形成するこ
とで噴出したＳｎがせき止められたため、ブリッジの不
良発生率を従来の１／２に低減できた。
ーン２からＳｎが流れ出さず、枠パターンを形成するこ
とで噴出したＳｎがせき止められたため、ブリッジの不
良発生率を従来の１／２に低減できた。
【００２０】実施例２ 図２はフレキシブル基板上面図で、フレキシブル基板の
パターンを示す図である。ポリイミドフィルム４にＩＣ
チップ５と接続するボンディングパターン１とベタパタ
ーン２、ベタパターン２を取り囲む形状にシールドパタ
ーン３が形成してある。シールドパターン３の幅は１０
０μｍ、シールドパターン３とベタパターン２との間隙
は５０μｍで形成した。
パターンを示す図である。ポリイミドフィルム４にＩＣ
チップ５と接続するボンディングパターン１とベタパタ
ーン２、ベタパターン２を取り囲む形状にシールドパタ
ーン３が形成してある。シールドパターン３の幅は１０
０μｍ、シールドパターン３とベタパターン２との間隙
は５０μｍで形成した。
【００２１】本発明の通り、ボンディング時にベタパタ
ーン２からＳｎが流れ出さず、噴出したＳｎがシールド
パターン３でせき止められたため、ブリッジの不良発生
率を従来の１／６に低減できた。実施例１と比較してブ
リッジ不良発生率が低下したのは、シールドパターン３
がベタパターン２周囲を取り囲む形状となっており、ベ
タパターン２から４方向に噴出したＳｎをシールドパタ
ーン３でせき止めてバンプに到達するＳｎ量を低下した
ためである。
ーン２からＳｎが流れ出さず、噴出したＳｎがシールド
パターン３でせき止められたため、ブリッジの不良発生
率を従来の１／６に低減できた。実施例１と比較してブ
リッジ不良発生率が低下したのは、シールドパターン３
がベタパターン２周囲を取り囲む形状となっており、ベ
タパターン２から４方向に噴出したＳｎをシールドパタ
ーン３でせき止めてバンプに到達するＳｎ量を低下した
ためである。
【００２２】実施例３ 図３はフレキシブル基板上面図で、フレキシブル基板の
パターンを示す図である。ポリイミドフィルム４にＩＣ
チップ５と接続するボンディングパターン１とベタパタ
ーン２、ベタパターン２を取り囲む形状にシールドパタ
ーン３が形成してある。また、シールドパターン３とベ
タパターン２とは電気的接続されている。シールドパタ
ーン３の幅は１００μｍ、シールドパターン３とベタパ
ターン２との間隙は５０μｍで形成した。
パターンを示す図である。ポリイミドフィルム４にＩＣ
チップ５と接続するボンディングパターン１とベタパタ
ーン２、ベタパターン２を取り囲む形状にシールドパタ
ーン３が形成してある。また、シールドパターン３とベ
タパターン２とは電気的接続されている。シールドパタ
ーン３の幅は１００μｍ、シールドパターン３とベタパ
ターン２との間隙は５０μｍで形成した。
【００２３】本発明の通り、ボンディング時にベタパタ
ーン２からＳｎが流れ出さず、噴出したＳｎがシールド
パターン３でせき止められたため、ブリッジの不良発生
率を従来の１／６に低減できた。ブリッジ不良に対する
効果は実施例２と同様であったが、本構造ではベタパタ
ーン２が電気的に安定となり、よりモジュールの品質信
頼性が向上する。
ーン２からＳｎが流れ出さず、噴出したＳｎがシールド
パターン３でせき止められたため、ブリッジの不良発生
率を従来の１／６に低減できた。ブリッジ不良に対する
効果は実施例２と同様であったが、本構造ではベタパタ
ーン２が電気的に安定となり、よりモジュールの品質信
頼性が向上する。
【００２４】
【発明の効果】以上説明したように、本願発明によれ
ば、ボンディングパターンとベタパターンとの間にシー
ルドパターンを設けたことにより、ＩＣチップ５とフレ
キシブル基板の接続においてバンプ６部に到達するベタ
パターン２から押し出されたＳｎの量を減少することが
可能となった。以上により効率的にパターン間のブリッ
ジの不良を防止する電子回路モジュールを提供すること
ができる。
ば、ボンディングパターンとベタパターンとの間にシー
ルドパターンを設けたことにより、ＩＣチップ５とフレ
キシブル基板の接続においてバンプ６部に到達するベタ
パターン２から押し出されたＳｎの量を減少することが
可能となった。以上により効率的にパターン間のブリッ
ジの不良を防止する電子回路モジュールを提供すること
ができる。
【図１】本発明による実施例１のフレキシブル基板の上
面図である。
面図である。
【図２】本発明による実施例２のフレキシブル基板の上
面図である。
面図である。
【図３】本発明による実施例３のフレキシブル基板の上
面図である。
面図である。
【図４】図１のＡ−Ａ'部分の断面図である。
【図５】従来技術のフレキシブル基板の上面図である。
１ ボンディングパターン ２ ベタパターン ３ シールドパターン ４ ポリイミドフィルム ５ ＩＣチップ ６ バンプ ７ 嫌気硬化型接着剤
フロントページの続き Ｆターム(参考） 5E338 AA01 AA12 AA16 BB75 CC01 CC09 CD23 CD25 CD32 EE53 5F044 KK03 KK11 LL11 QQ01
Claims (7)
- 【請求項１】 絶縁フィルム上に配線パターンが形成さ
れてなるフレキシブルプリント基板と、電極部にバンプ
を形成した半導体チップとアンダーフィル剤を主な構成
要素とする電子回路モジュールにおいて、前記フレキシ
ブルプリント基板には半導体チップ（以降ＩＣチップと
略記する）の電極部のバンプと電気的接続状態をとるた
めのボンディングパターンと、該パターンに取り囲まれ
る、あるいは、はさまれた内側の部分にベタパターンが
形成され、前記ボンディングパターンと前記ベタパター
ンの間にシールドパターンを設けてあることを特徴とす
る電子回路モジュール。 - 【請求項２】 前記シールドパターンは前記ベタパター
ンを取り囲む枠状に形成されていることを特徴とする請
求項１記載の電子回路モジュール。 - 【請求項３】 前記シールドパターンが前記ベタパター
ンと電気的に独立していることを特徴とする請求項１ま
たは請求項２記載の電子回路モジュール。 - 【請求項４】 前記シールドパターンが前記ベタパター
ンと電気的に接続していることを特徴とする請求項１ま
たは請求項２記載の電子回路モジュール。 - 【請求項５】 前記シールドパターンの幅は５〜１００
０μｍの範囲内であることを特徴とする請求項３または
請求項４記載の電子回路モジュール。 - 【請求項６】 前記シールドパターンと前記ベタパター
ンとの間隙の広さは５〜１０００μｍの範囲内であるこ
とを特徴とする請求項３または請求項４記載の電子回路
モジュール。 - 【請求項７】 前記シールドパターンは前記ベタパター
ンの所望の辺に沿って対向して延びる帯状パターンであ
ることを特徴とする請求項１記載の電子回路モジュー
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000362876A JP3983972B2 (ja) | 2000-11-29 | 2000-11-29 | 電子回路モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000362876A JP3983972B2 (ja) | 2000-11-29 | 2000-11-29 | 電子回路モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002164627A true JP2002164627A (ja) | 2002-06-07 |
| JP3983972B2 JP3983972B2 (ja) | 2007-09-26 |
Family
ID=18834076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000362876A Expired - Fee Related JP3983972B2 (ja) | 2000-11-29 | 2000-11-29 | 電子回路モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3983972B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010141110A (ja) * | 2008-12-11 | 2010-06-24 | Sharp Corp | 半導体装置 |
| TWI401779B (zh) * | 2007-01-22 | 2013-07-11 | Sharp Kk | Flexible substrate and semiconductor device |
-
2000
- 2000-11-29 JP JP2000362876A patent/JP3983972B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI401779B (zh) * | 2007-01-22 | 2013-07-11 | Sharp Kk | Flexible substrate and semiconductor device |
| TWI420639B (zh) * | 2007-01-22 | 2013-12-21 | Sharp Kk | Semiconductor device |
| JP2010141110A (ja) * | 2008-12-11 | 2010-06-24 | Sharp Corp | 半導体装置 |
| CN101752340B (zh) * | 2008-12-11 | 2012-04-18 | 夏普株式会社 | 半导体装置 |
| US8269353B2 (en) | 2008-12-11 | 2012-09-18 | Sharp Kabushiki Kaisha | Semiconductor device having a plurality of adhesion area patterns and one or more non-adhesion area patterns |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3983972B2 (ja) | 2007-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101140518B1 (ko) | 배선 기판 및 반도체 장치 | |
| JP3905100B2 (ja) | 半導体装置とその製造方法 | |
| JP4294722B2 (ja) | 接続構造体及びその製造方法 | |
| TW200525666A (en) | Bump-on-lead flip chip interconnection | |
| JP2003007960A5 (ja) | ||
| JP2001085470A (ja) | 半導体装置及びその製造方法 | |
| JP2001332583A (ja) | 半導体チップの実装方法 | |
| JP2009099669A (ja) | 電子部品の実装構造および実装方法 | |
| KR20020044577A (ko) | 개선된 플립-칩 결합 패키지 | |
| JP5433543B2 (ja) | 半導体装置 | |
| JPH09153519A (ja) | 半導体の実装構造 | |
| JPH09246319A (ja) | フリップチップ実装方法 | |
| JP3983972B2 (ja) | 電子回路モジュール | |
| JP2004200539A (ja) | 部品の接続端子及び電子機器 | |
| JPH11168116A (ja) | 半導体チップ用電極バンプ | |
| JP3646500B2 (ja) | 電子回路装置 | |
| JPH09213702A (ja) | 半導体装置及び半導体装置の実装方法 | |
| JP2001015641A (ja) | 電子部品の接続構造及び接続方法 | |
| JP4326105B2 (ja) | フリップチップ実装方法 | |
| JP2000058597A (ja) | 電子部品実装方法 | |
| JP2008244277A (ja) | 半導体装置及びその製造方法 | |
| JP2000332167A (ja) | 電子部品の実装方法 | |
| JP3260249B2 (ja) | 半導体装置の実装方法とその実装体 | |
| JP3926525B2 (ja) | 電子回路装置及び液晶表示装置 | |
| JP2001102738A (ja) | 電子部品実装半田付け方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040303 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040618 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070327 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070403 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070529 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070703 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070705 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3983972 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091108 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120713 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130713 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |