JP2000332167A - 電子部品の実装方法 - Google Patents
電子部品の実装方法Info
- Publication number
- JP2000332167A JP2000332167A JP14532999A JP14532999A JP2000332167A JP 2000332167 A JP2000332167 A JP 2000332167A JP 14532999 A JP14532999 A JP 14532999A JP 14532999 A JP14532999 A JP 14532999A JP 2000332167 A JP2000332167 A JP 2000332167A
- Authority
- JP
- Japan
- Prior art keywords
- solder
- substrate
- solder bump
- csp
- curing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
ップサイズパッケージ)と基板との間にアンダーフィル
材を充填してなる実装方法において、アンダーフィル材
の充填・硬化に関わる製造コストの低減及び他部品の熱
劣化防止を実現する。 【解決手段】 一面側に突出して形成されたはんだバン
プ1を有するCSP2を、はんだバンプ1を介してプリ
ント配線基板3の電極部3a上に搭載する。次に、CS
P2と基板3との間に、硬化温度がはんだバンプ1の溶
融温度以上である液状の熱硬化性樹脂よりなるアンダー
フィル材4を、はんだバンプ1の溶融温度未満の温度に
て充填する。しかる後、はんだバンプ1の溶融温度以上
に加熱することにより、はんだバンプ1を溶融させて基
板3の電極部3aに接合するとともに、アンダーフィル
材4を硬化させる。
Description
ンプを介して電子部品を搭載する電子部品の実装方法に
関し、特に、基板と電子部品との間に、はんだ接合部の
強度を向上させるための樹脂材を配置するものに関す
る。
SP(チップサイズパッケージ)や半導体素子等の電子
部品を、基板(例えばプリント配線基板等)上に搭載す
る実装構造においては、はんだ接合部の耐落下衝撃性や
耐熱疲労性の改善のために、熱硬化性の樹脂材であるア
ンダーフィル材をはんだの周りに充填させ、はんだ接合
強度を向上させていた(例えば、特開平7−66326
号公報)。
は、電子部品と基板の一面(例えば電極部)とをはんだ
接合した後に、電子部品と基板との間に、液状の熱硬化
性樹脂を注入、充填し、熱硬化させていた。
填方法では、注入、充填、熱硬化という各工程を行うた
めの注入機や恒温槽が必要となり、且つ、熱硬化させる
ために、ワークを高温で長時間(例えば、120℃、2
時間程度)、恒温槽に放置する必要があった。
る製造コストが増大するとともに、基板上に他部品(L
ED、アルミ電解コンデンサ等)が実装されている場
合、上記の高温・長時間の熱処理において、耐熱性の弱
い他部品の品質が劣化(熱劣化)するという問題があっ
た。
バンプを介して電子部品を搭載するとともに、基板と電
子部品との間に樹脂材を配置するようにした電子部品の
実装方法において、該樹脂材の充填・硬化に関わる製造
コストの低減及び他部品の熱劣化防止を実現することを
目的とする。
方法において、はんだバンプのリフロー工程は必然的に
行われるが、その加熱時間は、上記した従来の樹脂材の
硬化時間に比べて非常に短時間(例えば数分程度)であ
る。本発明は、このリフローによる加熱を利用すること
で、基板と電子部品との間に配置される樹脂材の熱硬化
を、該リフローと同時に行うようにすれば良いのではな
いかという着想点に基づいてなされたものである。
突出して形成されたはんだバンプ(1)を有する電子部
品(2)を、該はんだバンプを介して基板(3)の一面
上に搭載し、該電子部品の一面と該基板の一面との間
に、硬化温度が該はんだバンプの溶融温度以上である液
状の熱硬化性樹脂(4)を、該はんだバンプの溶融温度
未満の温度にて充填した後、該はんだバンプの溶融温度
以上に加熱することにより、該はんだバンプを溶融させ
て該基板の該一面に接合するとともに、該液状の熱硬化
性樹脂を硬化させることを特徴としている。
融・接合工程(S5)において、液状の熱硬化性樹脂
(4)を同時に熱硬化させることができるため、はんだ
リフローに用いる装置により、樹脂の熱硬化が完了す
る。また、はんだリフローの加熱は、上述のように、従
来の樹脂の熱硬化時間に比べて短時間であるため、基板
(3)上に他部品が実装されている場合、該他部品の熱
劣化を防止できる。
合工程においては、溶融したはんだバンプ(1)と液状
の熱硬化性樹脂(4)とが一時的に共存した状態となる
が、濡れ性や粘性の相違から、両者が混ざり合うことは
ない。
硬化に関わる製造コストの低減及び他部品の熱劣化防止
を実現する電子部品の実装方法を提供することができ
る。
向上させるためには、硬化後の熱硬化性樹脂(4)がは
んだの熱膨張係数に近いことが好ましく、そのようなも
のとしては、ナフタレン型エポキシ樹脂またはビスフェ
ノールA型エポキシ樹脂に、酸無水物系硬化剤を含有さ
せたものが挙げられる。
する実施形態に記載の具体的手段との対応関係を示す一
例である。
について説明する。図1は、本発明の実施形態に係る電
子部品の実装方法を示す工程図であり、実装される基板
面と直交する方向の概略断面を示す。図1において、
(a)〜(d)は、最終的に図1(e)に示す実装構造
を作るための実装工程の途中状態を示すものである。
出して形成されたはんだバンプ1を有するCSP(本発
明でいう電子部品)2を、はんだバンプ1を介してプリ
ント配線基板(本発明でいう基板、以下、単に基板とい
う)3の一面側に形成された電極部3a上に電気的に接
続したものである。なお、図中の符号2aは、はんだバ
ンプ1と導通するCSP2の電極部である。
は、通常知られているもの、例えば樹脂によってインタ
ーポーザ表面に搭載された半導体チップを内包したパッ
ケージであって、インターポーザ裏面においてスルーホ
ール等によって上記半導体チップと導通する上記電極部
2a上に、例えばSn/Pb等のはんだ材料よりなるは
んだバンプ1をアレイ状に配置したものを採用できる。
も、通常用いられるものを採用でき、例えば、基板3と
しては、樹脂よりなるプリント配線基板の他にもセラミ
ック配線基板等を採用でき、電極部3aとしては、金属
めっき材料、導体厚膜及び金属(銅等)箔等を採用でき
る。
の一面と基板3の一面との間において、はんだバンプ1
以外の部分を埋めるように、硬化されたアンダーフィル
材(本発明でいう熱硬化性樹脂)4が充填されている。
このアンダーフィル材4は、はんだの熱膨張係数(例え
ば26ppm/℃)とほぼ等しく、弾性率が3400M
Pa以上の物性を有する熱硬化性樹脂よりなり、ガラス
フィラー入りエポキシ樹脂等が該当する。
樹脂としては、約60〜70℃(アンダーフィル材充填
温度)で、最も低粘度(500mPa・s程度)とな
り、且つ、後述のリフロープロファイルによる加熱工程
(例えば4〜8分)においてはんだバンプ1の溶融温度
以上で硬化する特性を有するもの、例えば、酸無水物系
硬化材を使ったナフタレン型エポキシ樹脂やビスフェノ
ールA型エポキシ樹脂等を使用することができる。
実現する実装方法について工程順に説明していく。
の一面側に形成された電極部3a上に、はんだ印刷機
(図示せず)を使って、はんだペースト5を印刷し、転
写する(はんだペースト印刷工程S1)。
バンプ1が一面側に形成されたCSP2を用意する。こ
のはんだバンプ1は基板3の電極部3aに対応して形成
されている。そして、部品装着マウンタ(図示せず)を
用いて、このマウンタの吸着ノズル6にCSP2の他面
側を吸着固定する。次に、吸着されたCSP2の一面側
と基板3の一面側とを対向させ、はんだバンプ1と電極
部3aとが接するように、CSP2を基板3の一面上に
マウント(搭載)する(電子部品搭載工程S2)。
ーフィル注入用のディスペンサ7により、基板3の一面
上におけるCSP2の端部に、液状のアンダーフィル材
4を注入する(アンダーフィル材注入工程S3)。
2をマウントした基板3を、はんだリフロー用のリフロ
ー炉に投入し、図2に示す様な温度条件(リフロープロ
ファイル)により、アンダーフィル材4の充填及びはん
だ付けを行う。
て、約60℃で所定時間(例えば数十秒)一定とする領
域P1は、アンダーフィル材4をCSP2と基板3との
間に充填させるための領域(アンダーフィル材充填領
域)であり、約150℃で所定時間(例えば百秒程度)
一定とする領域P2は、予熱領域であり、183℃以上
で所定時間(例えば百秒程度)維持する領域P3は、本
加熱領域である。また、図2中の点T1は、はんだ溶融
点(はんだバンプ1の溶融温度)、点T2は、はんだ凝
固点である。
は、アンダーフィル材4が最も低粘度となるため、毛細
管現象により、CSP2と基板3との間にほぼ完全に充
填する(アンダーフィル材充填工程S4)。このとき、
はんだペースト5の粘度は、180000mPa・s程
度であるため、液状のアンダーフィル材4によってはん
だペースト5が押し流されることはない。なお、この領
域P1は、例えば60〜70℃で、20〜60秒程度と
できる。
ら炉内温度を上昇させ、予熱領域P2に入る。ここで、
領域P1からいきなり本加熱領域P3に入ると、基板や
各部品が熱衝撃を受け、品質劣化を生じる。予熱領域P
2は、このような熱衝撃を防止するために設けられたも
のである。そして、さらに炉内温度を上昇させ、予熱領
域P2から、はんだのリフロー工程に相当する本加熱領
域P3に入る。
3に入ると、はんだペースト5とはんだバンプ1とが溶
融する。その後、炉内温度を降下させ、冷却領域に入
り、はんだ凝固点T2に達すると、はんだ接合が完了す
る。
溶融点T3を過ぎたところで、アンダーフィル材4が硬
化する。ここで、アンダーフィル材4の硬化完了は、は
んだ溶融点T3を過ぎたところであれば、セルフアライ
メントが保証されるため、本加熱領域P3のどの時点で
も構わない。
接合及びアンダーフィル材の硬化を行う工程(溶融・接
合及び硬化工程S5)となる。この工程S5中、溶融し
たはんだバンプ1と液状のアンダーフィル材4とが一時
的に共存した状態となるが、樹脂と金属との濡れ性や粘
性の相違から、両者が混ざり合うことはない。
て、図1(e)に示す実装構造が出来上がる。
合及び硬化工程S5において、液状のアンダーフィル材
4を同時に熱硬化させることができるため、はんだリフ
ロー用のリフロー炉を用いて、アンダーフィル材4の熱
硬化を完了させることができる。
熱時間は例えば4〜8分であり、さらにはんだリフロー
の加熱(本加熱領域P3)は例えば100秒程度であ
り、従来の樹脂の熱硬化時間(約2時間)に比べて短時
間の加熱で済むため、基板3上にCSP2以外の他部品
が実装されている場合、該他部品の熱劣化を防止でき
る。
ィル材の充填・硬化に関わる製造コストの低減及び他部
品の熱劣化防止を実現する電子部品の実装方法を提供す
ることができる。
ル材4として、はんだの熱膨張係数に近い材料を選定し
ているため、実装構造において、はんだ部の熱疲労寿命
を向上させることができる。
形成されたはんだバンプ1を有するCSP2を、はんだ
バンプ1と基板3の電極部3aとがはんだペースト5を
介して接するように、基板3の一面上に搭載した後に、
両部材2、3間に液状のアンダーフィル材4を注入する
から、はんだバンプ1とはんだペースト5と基板3の電
極部3aとの間に、アンダーフィル材4が入り込むこと
が殆ど無く、確実な接続が得られる。
する前のいつの時点でも良い。例えば、CSP2を搭載
する前に基板1に実装されていても良いし、CSP2の
搭載工程S2中に行っても良いし、CSP2の搭載後に
行っても良い。
も、一面側に突出して形成されたはんだバンプを有する
ものであれば何でも良い。
示す工程図である。
示す図である。
ジ)、3…プリント配線基板、4…アンダーフィル材、
S2…電子部品搭載工程、S3…アンダーフィル材注入
工程、S4…アンダーフィル材充填工程、S5…溶融・
接合及び硬化工程。
Claims (2)
- 【請求項1】 一面側に突出して形成されたはんだバン
プ(1)を有する電子部品(2)を、前記はんだバンプ
を介して基板(3)の一面上に搭載する工程(S2)
と、 前記電子部品の前記一面と前記基板の前記一面との間
に、硬化温度が前記はんだバンプの溶融温度以上である
液状の熱硬化性樹脂(4)を、前記はんだバンプの溶融
温度未満の温度にて充填する工程(S3、S4)と、 前記はんだバンプの溶融温度以上に加熱することによ
り、前記はんだバンプを溶融させて前記基板の前記一面
に接合するとともに、前記液状の熱硬化性樹脂を硬化さ
せる工程(S5)と、を備えることを特徴とする電子部
品の実装方法。 - 【請求項2】 前記熱硬化性樹脂(4)として、ナフタ
レン型エポキシ樹脂またはビスフェノールA型エポキシ
樹脂に、酸無水物系硬化剤を含有させたものを用いるこ
とを特徴とする請求項1に記載の電子部品の実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14532999A JP3890814B2 (ja) | 1999-05-25 | 1999-05-25 | 電子部品の実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14532999A JP3890814B2 (ja) | 1999-05-25 | 1999-05-25 | 電子部品の実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000332167A true JP2000332167A (ja) | 2000-11-30 |
JP3890814B2 JP3890814B2 (ja) | 2007-03-07 |
Family
ID=15382661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14532999A Expired - Fee Related JP3890814B2 (ja) | 1999-05-25 | 1999-05-25 | 電子部品の実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3890814B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1303678C (zh) * | 2002-06-28 | 2007-03-07 | 矽品精密工业股份有限公司 | 芯片座具开孔的半导体封装件及其制造方法 |
JP2007335741A (ja) * | 2006-06-16 | 2007-12-27 | Sony Computer Entertainment Inc | 半導体装置およびその製造方法 |
JP2008244277A (ja) * | 2007-03-28 | 2008-10-09 | Nec Corp | 半導体装置及びその製造方法 |
JP2010258173A (ja) * | 2009-04-24 | 2010-11-11 | Panasonic Corp | 半導体パッケージ部品の実装方法と実装構造体 |
US9331047B2 (en) | 2009-04-24 | 2016-05-03 | Panasonic Intellectual Property Management Co., Ltd. | Mounting method and mounting structure for semiconductor package component |
JPWO2017077958A1 (ja) * | 2015-11-04 | 2018-08-23 | リンテック株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-05-25 JP JP14532999A patent/JP3890814B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1303678C (zh) * | 2002-06-28 | 2007-03-07 | 矽品精密工业股份有限公司 | 芯片座具开孔的半导体封装件及其制造方法 |
JP2007335741A (ja) * | 2006-06-16 | 2007-12-27 | Sony Computer Entertainment Inc | 半導体装置およびその製造方法 |
JP2008244277A (ja) * | 2007-03-28 | 2008-10-09 | Nec Corp | 半導体装置及びその製造方法 |
JP2010258173A (ja) * | 2009-04-24 | 2010-11-11 | Panasonic Corp | 半導体パッケージ部品の実装方法と実装構造体 |
US9331047B2 (en) | 2009-04-24 | 2016-05-03 | Panasonic Intellectual Property Management Co., Ltd. | Mounting method and mounting structure for semiconductor package component |
JPWO2017077958A1 (ja) * | 2015-11-04 | 2018-08-23 | リンテック株式会社 | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3890814B2 (ja) | 2007-03-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6046077A (en) | Semiconductor device assembly method and semiconductor device produced by the method | |
JP4659262B2 (ja) | 電子部品の実装方法及びペースト材料 | |
JP2000188469A (ja) | 半導体装置実装構造 | |
JPH0296343A (ja) | 混成集積回路装置の製造方法 | |
US20020089836A1 (en) | Injection molded underfill package and method of assembly | |
JP3890814B2 (ja) | 電子部品の実装方法 | |
JP3532450B2 (ja) | Bga型半導体パッケージの実装構造およびその実装方法 | |
JP2002271014A (ja) | 電子部品の実装方法 | |
JP2008135410A (ja) | 電子部品の実装方法、電子部品を実装した回路基板及びその回路基板を搭載した電子機器 | |
US8168525B2 (en) | Electronic part mounting board and method of mounting the same | |
JP4752717B2 (ja) | モジュールの製造方法 | |
JPH10112476A (ja) | 半導体装置の製造方法 | |
JP2006332354A (ja) | プリント回路基板の製造方法、プリント回路基板 | |
JP3417281B2 (ja) | バンプ付電子部品の実装方法 | |
JP2001015641A (ja) | 電子部品の接続構造及び接続方法 | |
JP2000058597A (ja) | 電子部品実装方法 | |
JP3894095B2 (ja) | 電子部品の実装方法 | |
JP2001007503A (ja) | 電子部品の実装方法 | |
JP4381795B2 (ja) | 電子部品実装方法 | |
JP2004014870A (ja) | 回路モジュール及びその製造方法 | |
JP2914569B1 (ja) | 半導体素子の実装方法とその実装体 | |
JP4016557B2 (ja) | 電子部品の実装構造及び実装方法 | |
JP2000151086A (ja) | プリント回路ユニット及びその製造方法 | |
JP3450838B2 (ja) | 電子部品の実装体の製造方法 | |
JP3405136B2 (ja) | 電子部品および電子部品の製造方法ならびに電子部品の実装構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050722 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060809 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061005 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061114 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061127 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |