JP2000332167A - 電子部品の実装方法 - Google Patents

電子部品の実装方法

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Abstract

(57)【要約】 【課題】 はんだバンプを介して接続されたCSP(チ
ップサイズパッケージ)と基板との間にアンダーフィル
材を充填してなる実装方法において、アンダーフィル材
の充填・硬化に関わる製造コストの低減及び他部品の熱
劣化防止を実現する。 【解決手段】 一面側に突出して形成されたはんだバン
プ1を有するCSP2を、はんだバンプ1を介してプリ
ント配線基板3の電極部3a上に搭載する。次に、CS
P2と基板3との間に、硬化温度がはんだバンプ1の溶
融温度以上である液状の熱硬化性樹脂よりなるアンダー
フィル材4を、はんだバンプ1の溶融温度未満の温度に
て充填する。しかる後、はんだバンプ1の溶融温度以上
に加熱することにより、はんだバンプ1を溶融させて基
板3の電極部3aに接合するとともに、アンダーフィル
材4を硬化させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、基板上にはんだバ
ンプを介して電子部品を搭載する電子部品の実装方法に
関し、特に、基板と電子部品との間に、はんだ接合部の
強度を向上させるための樹脂材を配置するものに関す
る。
【0002】
【従来の技術】従来、例えば、はんだボールを有するC
SP(チップサイズパッケージ)や半導体素子等の電子
部品を、基板(例えばプリント配線基板等)上に搭載す
る実装構造においては、はんだ接合部の耐落下衝撃性や
耐熱疲労性の改善のために、熱硬化性の樹脂材であるア
ンダーフィル材をはんだの周りに充填させ、はんだ接合
強度を向上させていた(例えば、特開平7−66326
号公報)。
【0003】一般に、このアンダーフィル材の充填方法
は、電子部品と基板の一面(例えば電極部)とをはんだ
接合した後に、電子部品と基板との間に、液状の熱硬化
性樹脂を注入、充填し、熱硬化させていた。
【0004】
【発明が解決しようとする課題】しかしながら、上記充
填方法では、注入、充填、熱硬化という各工程を行うた
めの注入機や恒温槽が必要となり、且つ、熱硬化させる
ために、ワークを高温で長時間(例えば、120℃、2
時間程度)、恒温槽に放置する必要があった。
【0005】このため、アンダーフィル材の充填に関わ
る製造コストが増大するとともに、基板上に他部品(L
ED、アルミ電解コンデンサ等)が実装されている場
合、上記の高温・長時間の熱処理において、耐熱性の弱
い他部品の品質が劣化(熱劣化)するという問題があっ
た。
【0006】本発明は上記問題に鑑み、基板上にはんだ
バンプを介して電子部品を搭載するとともに、基板と電
子部品との間に樹脂材を配置するようにした電子部品の
実装方法において、該樹脂材の充填・硬化に関わる製造
コストの低減及び他部品の熱劣化防止を実現することを
目的とする。
【0007】
【課題を解決するための手段】ところで、この種の実装
方法において、はんだバンプのリフロー工程は必然的に
行われるが、その加熱時間は、上記した従来の樹脂材の
硬化時間に比べて非常に短時間(例えば数分程度)であ
る。本発明は、このリフローによる加熱を利用すること
で、基板と電子部品との間に配置される樹脂材の熱硬化
を、該リフローと同時に行うようにすれば良いのではな
いかという着想点に基づいてなされたものである。
【0008】即ち、請求項1記載の発明では、一面側に
突出して形成されたはんだバンプ(1)を有する電子部
品(2)を、該はんだバンプを介して基板(3)の一面
上に搭載し、該電子部品の一面と該基板の一面との間
に、硬化温度が該はんだバンプの溶融温度以上である液
状の熱硬化性樹脂(4)を、該はんだバンプの溶融温度
未満の温度にて充填した後、該はんだバンプの溶融温度
以上に加熱することにより、該はんだバンプを溶融させ
て該基板の該一面に接合するとともに、該液状の熱硬化
性樹脂を硬化させることを特徴としている。
【0009】本発明によれば、はんだバンプ(1)の溶
融・接合工程(S5)において、液状の熱硬化性樹脂
(4)を同時に熱硬化させることができるため、はんだ
リフローに用いる装置により、樹脂の熱硬化が完了す
る。また、はんだリフローの加熱は、上述のように、従
来の樹脂の熱硬化時間に比べて短時間であるため、基板
(3)上に他部品が実装されている場合、該他部品の熱
劣化を防止できる。
【0010】ここで、本発明のはんだバンプの溶融・接
合工程においては、溶融したはんだバンプ(1)と液状
の熱硬化性樹脂(4)とが一時的に共存した状態となる
が、濡れ性や粘性の相違から、両者が混ざり合うことは
ない。
【0011】よって、本発明によれば、樹脂材の充填・
硬化に関わる製造コストの低減及び他部品の熱劣化防止
を実現する電子部品の実装方法を提供することができ
る。
【0012】また、接続後のはんだ部分の熱疲労寿命を
向上させるためには、硬化後の熱硬化性樹脂(4)がは
んだの熱膨張係数に近いことが好ましく、そのようなも
のとしては、ナフタレン型エポキシ樹脂またはビスフェ
ノールA型エポキシ樹脂に、酸無水物系硬化剤を含有さ
せたものが挙げられる。
【0013】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示す一
例である。
【0014】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図1は、本発明の実施形態に係る電
子部品の実装方法を示す工程図であり、実装される基板
面と直交する方向の概略断面を示す。図1において、
(a)〜(d)は、最終的に図1(e)に示す実装構造
を作るための実装工程の途中状態を示すものである。
【0015】図1(e)に示す実装構造は、一面側に突
出して形成されたはんだバンプ1を有するCSP(本発
明でいう電子部品)2を、はんだバンプ1を介してプリ
ント配線基板(本発明でいう基板、以下、単に基板とい
う)3の一面側に形成された電極部3a上に電気的に接
続したものである。なお、図中の符号2aは、はんだバ
ンプ1と導通するCSP2の電極部である。
【0016】ここで、詳しく図示しないが、CSP2
は、通常知られているもの、例えば樹脂によってインタ
ーポーザ表面に搭載された半導体チップを内包したパッ
ケージであって、インターポーザ裏面においてスルーホ
ール等によって上記半導体チップと導通する上記電極部
2a上に、例えばSn/Pb等のはんだ材料よりなるは
んだバンプ1をアレイ状に配置したものを採用できる。
【0017】また、基板3及びその電極部3aについて
も、通常用いられるものを採用でき、例えば、基板3と
しては、樹脂よりなるプリント配線基板の他にもセラミ
ック配線基板等を採用でき、電極部3aとしては、金属
めっき材料、導体厚膜及び金属(銅等)箔等を採用でき
る。
【0018】そして、該実装構造においては、CSP2
の一面と基板3の一面との間において、はんだバンプ1
以外の部分を埋めるように、硬化されたアンダーフィル
材(本発明でいう熱硬化性樹脂)4が充填されている。
このアンダーフィル材4は、はんだの熱膨張係数(例え
ば26ppm/℃)とほぼ等しく、弾性率が3400M
Pa以上の物性を有する熱硬化性樹脂よりなり、ガラス
フィラー入りエポキシ樹脂等が該当する。
【0019】また、このアンダーフィル材4のエポキシ
樹脂としては、約60〜70℃(アンダーフィル材充填
温度)で、最も低粘度(500mPa・s程度)とな
り、且つ、後述のリフロープロファイルによる加熱工程
(例えば4〜8分)においてはんだバンプ1の溶融温度
以上で硬化する特性を有するもの、例えば、酸無水物系
硬化材を使ったナフタレン型エポキシ樹脂やビスフェノ
ールA型エポキシ樹脂等を使用することができる。
【0020】次に、かかる図1(e)に示す実装構造を
実現する実装方法について工程順に説明していく。
【0021】まず、図1(a)に示す工程では、基板3
の一面側に形成された電極部3a上に、はんだ印刷機
(図示せず)を使って、はんだペースト5を印刷し、転
写する(はんだペースト印刷工程S1)。
【0022】次に、図1(b)に示す工程では、はんだ
バンプ1が一面側に形成されたCSP2を用意する。こ
のはんだバンプ1は基板3の電極部3aに対応して形成
されている。そして、部品装着マウンタ(図示せず)を
用いて、このマウンタの吸着ノズル6にCSP2の他面
側を吸着固定する。次に、吸着されたCSP2の一面側
と基板3の一面側とを対向させ、はんだバンプ1と電極
部3aとが接するように、CSP2を基板3の一面上に
マウント(搭載)する(電子部品搭載工程S2)。
【0023】次に、図1(c)に示す工程では、アンダ
ーフィル注入用のディスペンサ7により、基板3の一面
上におけるCSP2の端部に、液状のアンダーフィル材
4を注入する(アンダーフィル材注入工程S3)。
【0024】次に、図1(d)に示す工程では、CSP
2をマウントした基板3を、はんだリフロー用のリフロ
ー炉に投入し、図2に示す様な温度条件(リフロープロ
ファイル)により、アンダーフィル材4の充填及びはん
だ付けを行う。
【0025】図2に示すリフロープロファイルにおい
て、約60℃で所定時間(例えば数十秒)一定とする領
域P1は、アンダーフィル材4をCSP2と基板3との
間に充填させるための領域(アンダーフィル材充填領
域)であり、約150℃で所定時間(例えば百秒程度)
一定とする領域P2は、予熱領域であり、183℃以上
で所定時間(例えば百秒程度)維持する領域P3は、本
加熱領域である。また、図2中の点T1は、はんだ溶融
点(はんだバンプ1の溶融温度)、点T2は、はんだ凝
固点である。
【0026】まず、アンダーフィル材充填領域P1で
は、アンダーフィル材4が最も低粘度となるため、毛細
管現象により、CSP2と基板3との間にほぼ完全に充
填する(アンダーフィル材充填工程S4)。このとき、
はんだペースト5の粘度は、180000mPa・s程
度であるため、液状のアンダーフィル材4によってはん
だペースト5が押し流されることはない。なお、この領
域P1は、例えば60〜70℃で、20〜60秒程度と
できる。
【0027】そして、アンダーフィル材充填領域P1か
ら炉内温度を上昇させ、予熱領域P2に入る。ここで、
領域P1からいきなり本加熱領域P3に入ると、基板や
各部品が熱衝撃を受け、品質劣化を生じる。予熱領域P
2は、このような熱衝撃を防止するために設けられたも
のである。そして、さらに炉内温度を上昇させ、予熱領
域P2から、はんだのリフロー工程に相当する本加熱領
域P3に入る。
【0028】はんだ溶融点T1を越えて、本加熱領域P
3に入ると、はんだペースト5とはんだバンプ1とが溶
融する。その後、炉内温度を降下させ、冷却領域に入
り、はんだ凝固点T2に達すると、はんだ接合が完了す
る。
【0029】また、本加熱領域P3においては、はんだ
溶融点T3を過ぎたところで、アンダーフィル材4が硬
化する。ここで、アンダーフィル材4の硬化完了は、は
んだ溶融点T3を過ぎたところであれば、セルフアライ
メントが保証されるため、本加熱領域P3のどの時点で
も構わない。
【0030】ここで、本加熱領域P3がはんだの溶融・
接合及びアンダーフィル材の硬化を行う工程(溶融・接
合及び硬化工程S5)となる。この工程S5中、溶融し
たはんだバンプ1と液状のアンダーフィル材4とが一時
的に共存した状態となるが、樹脂と金属との濡れ性や粘
性の相違から、両者が混ざり合うことはない。
【0031】こうして、上記の各工程S1〜S5を経
て、図1(e)に示す実装構造が出来上がる。
【0032】ところで、本実施形態によれば、溶融・接
合及び硬化工程S5において、液状のアンダーフィル材
4を同時に熱硬化させることができるため、はんだリフ
ロー用のリフロー炉を用いて、アンダーフィル材4の熱
硬化を完了させることができる。
【0033】また、上記リフロープロファイルによる加
熱時間は例えば4〜8分であり、さらにはんだリフロー
の加熱(本加熱領域P3)は例えば100秒程度であ
り、従来の樹脂の熱硬化時間(約2時間)に比べて短時
間の加熱で済むため、基板3上にCSP2以外の他部品
が実装されている場合、該他部品の熱劣化を防止でき
る。
【0034】よって、本実施形態によれば、アンダーフ
ィル材の充填・硬化に関わる製造コストの低減及び他部
品の熱劣化防止を実現する電子部品の実装方法を提供す
ることができる。
【0035】また、本実施形態によれば、アンダーフィ
ル材4として、はんだの熱膨張係数に近い材料を選定し
ているため、実装構造において、はんだ部の熱疲労寿命
を向上させることができる。
【0036】また、本実施形態では、一面側に突出して
形成されたはんだバンプ1を有するCSP2を、はんだ
バンプ1と基板3の電極部3aとがはんだペースト5を
介して接するように、基板3の一面上に搭載した後に、
両部材2、3間に液状のアンダーフィル材4を注入する
から、はんだバンプ1とはんだペースト5と基板3の電
極部3aとの間に、アンダーフィル材4が入り込むこと
が殆ど無く、確実な接続が得られる。
【0037】なお、他部品の搭載は、リフロー炉に投入
する前のいつの時点でも良い。例えば、CSP2を搭載
する前に基板1に実装されていても良いし、CSP2の
搭載工程S2中に行っても良いし、CSP2の搭載後に
行っても良い。
【0038】また、電子部品としては、CSP以外に
も、一面側に突出して形成されたはんだバンプを有する
ものであれば何でも良い。
【図面の簡単な説明】
【図1】本発明の実施形態に係る電子部品の実装方法を
示す工程図である。
【図2】上記実装方法におけるリフロープロファイルを
示す図である。
【符号の説明】
1…はんだバンプ、2…CSP(チップサイズパッケー
ジ)、3…プリント配線基板、4…アンダーフィル材、
S2…電子部品搭載工程、S3…アンダーフィル材注入
工程、S4…アンダーフィル材充填工程、S5…溶融・
接合及び硬化工程。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 一面側に突出して形成されたはんだバン
    プ(1)を有する電子部品(2)を、前記はんだバンプ
    を介して基板(3)の一面上に搭載する工程(S2)
    と、 前記電子部品の前記一面と前記基板の前記一面との間
    に、硬化温度が前記はんだバンプの溶融温度以上である
    液状の熱硬化性樹脂(4)を、前記はんだバンプの溶融
    温度未満の温度にて充填する工程(S3、S4)と、 前記はんだバンプの溶融温度以上に加熱することによ
    り、前記はんだバンプを溶融させて前記基板の前記一面
    に接合するとともに、前記液状の熱硬化性樹脂を硬化さ
    せる工程(S5)と、を備えることを特徴とする電子部
    品の実装方法。
  2. 【請求項2】 前記熱硬化性樹脂(4)として、ナフタ
    レン型エポキシ樹脂またはビスフェノールA型エポキシ
    樹脂に、酸無水物系硬化剤を含有させたものを用いるこ
    とを特徴とする請求項1に記載の電子部品の実装方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1303678C (zh) * 2002-06-28 2007-03-07 矽品精密工业股份有限公司 芯片座具开孔的半导体封装件及其制造方法
JP2007335741A (ja) * 2006-06-16 2007-12-27 Sony Computer Entertainment Inc 半導体装置およびその製造方法
JP2008244277A (ja) * 2007-03-28 2008-10-09 Nec Corp 半導体装置及びその製造方法
JP2010258173A (ja) * 2009-04-24 2010-11-11 Panasonic Corp 半導体パッケージ部品の実装方法と実装構造体
US9331047B2 (en) 2009-04-24 2016-05-03 Panasonic Intellectual Property Management Co., Ltd. Mounting method and mounting structure for semiconductor package component
JPWO2017077958A1 (ja) * 2015-11-04 2018-08-23 リンテック株式会社 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1303678C (zh) * 2002-06-28 2007-03-07 矽品精密工业股份有限公司 芯片座具开孔的半导体封装件及其制造方法
JP2007335741A (ja) * 2006-06-16 2007-12-27 Sony Computer Entertainment Inc 半導体装置およびその製造方法
JP2008244277A (ja) * 2007-03-28 2008-10-09 Nec Corp 半導体装置及びその製造方法
JP2010258173A (ja) * 2009-04-24 2010-11-11 Panasonic Corp 半導体パッケージ部品の実装方法と実装構造体
US9331047B2 (en) 2009-04-24 2016-05-03 Panasonic Intellectual Property Management Co., Ltd. Mounting method and mounting structure for semiconductor package component
JPWO2017077958A1 (ja) * 2015-11-04 2018-08-23 リンテック株式会社 半導体装置の製造方法

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