JP2002157213A - ディジタル信号演算装置におけるホスト・ポート・インターフェース・ユニットのための装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 パラレル・フォーマットの信号群を直接ディ
ジタル信号プロセッサと交換可能にする。 【解決手段】 シリアル・ポートを用いずにパラレル・
フォーマット信号を受け取るために、ホスト・ポート・
インターフェース・ユニット３４を設ける。インターフ
ェース・ユニット３４は、外部からパラレル・フォーマ
ット信号群およびアドレス信号を受け取り、メモリ・ユ
ニット内に格納する。インターフェース・ユニット３４
は、ＤＭＡコントローラ３２の調停ユニットに要求信号
を印加し、その結果として、ＤＭＡコントローラ３２の
現動作完了後、メモリ・ユニットに信号群を直接格納す
る。インターフェース・ユニット３４の動作完了後、信
号群交換の制御をＤＭＡコントローラ３２に戻す。同様
に、インターフェース・ユニット３４が特定したメモリ
・ユニットのアドレスから信号群を直接読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に、データ
処理装置に関し、更に特定すれば、一般にディジタル信
号演算装置と呼ばれている、特殊高性能演算装置に関す
る。本発明は、シリアル・ポートを用いない、ディジタ
ル信号プロセッサ外部の構成素子とディジタル信号プロ
セッサの相互作用に関係がある。

【０００２】

【従来の技術】ディジタル信号演算装置は、特殊データ
演算装置として開発された。これらの装置は、例え複雑
であっても、ルーチン処理を高い効率で実行するように
最適化されている。多くの用途では、計算はリアル・タ
イムにできるだけ近く実行する必要がある。ディジタル
信号の要求計算速度を達成するためには、指定した処理
動作を高い効率で実行するように、ディジタル信号演算
装置を最適化する。加えて、汎用演算装置の中央演算装
置が実行する機能の多くは、除外されるか、またはその
機能性がディジタル信号プロセッサ内のコア演算ユニッ
ト外部で実行される。

【０００３】図１を参照すると、従来技術によるディジ
タル信号プロセッサを有するディジタル信号演算装置１
が示されている。ディジタル信号プロセッサ１０は、コ
ア演算ユニット１２（演算コアと多くの場合呼ばれてい
る）、直接メモリ・アクセス・ユニット１４、メモリ・
ユニットまたは複数のメモリ・ユニット１６、およびシ
リアル・ポートまたは複数のシリアル・ポート１８を含
む。メモリ・ユニット１６は、処理しようとする信号
群、またはコア演算ユニット１２によって処理される信
号群の処理において補助する信号群を格納する。コア演
算ユニット１２は、メモリ・ユニット１６における信号
群の大量の演算を実行する。直接メモリ・アクセス・ユ
ニット１４は、コア演算ユニット１２およびメモリ・ユ
ニット１６に結合されており、これらの間における信号
群の交換を仲介する。シリアル・ポート１８は、ディジ
タル信号演算装置１外部の構成素子と、信号群を交換す
る。コア演算ユニット１２は、シリアル・ポート１８お
よびメモリ・ユニット１６に結合され、これらの構成素
子間における信号群の交換を制御する。

【０００４】ディジタル信号プロセッサは、通常、機能
性は限られるが、繰り返し行いしかも高速が要求される
機能を実行するように設計され実施される。高速フーリ
エ変換の計算およびビタビ・アルゴリズム・デコード
は、ディジタル信号プロセッサを利用して多大な効果が
得られた２つの事例である。ディジタル信号プロセッサ
が確実に高い効率で動作するために、通常、限られた機
能性の実行にコア演算を最適化する。最適化プロセスの
一部は、可能な限り、最適化した機能（複数の機能）の
対象とならないあらゆる処理をオフ・ロード(off-loadi
ng)することから成る。コア演算ユニットおよびメモリ
・ユニットが関与する信号群の交換は、直接メモリ・ア
クセス・ユニットに割り当てられている。

【０００５】更に最近になって、シリアル・ポートおよ
びメモリ・ユニット間におけるデータ群の交換を制御す
るために、直接メモリ・アクセス・コントローラが実装
されている。ディジタル信号プロセッサのこの実施態様
は、関連出願として引用したAPPARATUS AND METHOD FOR
THE EXCHANGE OF SIGNAL GROUPS BETWEEN A PLURALITY
COMPONENTS AND A DIRECT MEMORY ACCESS CONTROLLER
IN A DIGITAL SIGNALPROCESSOR（ディジタル信号プロセ
ッサにおける複数の構成素子および直接メモリ・アクセ
ス・コントローラ間における信号群交換装置および方
法）と題する特許出願に記載されている。図２を参照す
ると、ディジタル信号プロセッサ１０は、コア演算ユニ
ット１２、直接メモリ・アクセス・コントローラ２４、
メモリ・ユニット１６、およびシリアル・ポート１８を
有する。これらは、図１に示す従来技術のディジタル信
号プロセッサにおける構成素子と同じである。図１およ
び図２の実施形態における相違は、次の通りである。図
１では、直接メモリ・アクセス・コントローラ１４は、
メモリ・ユニット１６およびコア演算ユニット１２間の
信号群の交換を制御する。図２では、直接メモリ・アク
セス・コントローラ２４は、メモリ・ユニット１６およ
びコア演算ユニット１２間の信号群の交換を制御するだ
けでなく、メモリ・ユニット１６およびシリアル・ポー
ト１８間の信号群の交換も制御する。この実施態様で
は、コア演算ユニット１２は、図１に示す実施態様と比
較して、処理の負担を更に軽減される。例えば、コア演
算ユニットは、メモリ・ユニット１６およびシリアル・
ポート１８間におけるデータ信号転送に関与しない。し
たがって、指定された演算処理のためにコア演算ユニッ
ト１２を更に最適化することができる。

【０００６】メモリ・ユニット１６およびシリアル・ポ
ート１８間における信号群の交換を制御する際に直接メ
モリ・アクセス・コントローラ２４を用いると、コア演
算ユニットから大きな処理負担が削減される。例えば、
直接メモリ・アクセス・コントローラ２４は、種々のア
ドレシング・モードでソース・アドレスおよび宛先アド
レスを供給できなければならない。可能なアドレシング
・モードは、フレーム・モード、巡回バッファ・メモリ
・モード、およびソーティング・モード（即ち、単一の
フレームに属する関連信号群を、時分割多重化モードの
多数のブロックからソートする）を含む。

【０００７】

【発明が解決しようとする課題】シリアル・ポートは、
ディジタル信号プロセッサおよび外部構成素子間におけ
る信号群の交換を行なうためにある。しかしながら、多
くの状況では、信号群は元来パラレル信号群にフォーマ
ットされている。このフォーマットでは、シリアル・ポ
ート１８を介してディジタル信号演算装置にこれらの信
号群を入力する前に、シリアル・フォーマットへの変換
が必要となる。ディジタル信号プロセッサと通信する
が、パラレル・フォーマット信号群を用いる外部構成素
子の１つに、マイクロコントローラ・ユニットがある。
計算効率向上を図るために、マイクロコントローラ・ユ
ニットは１つ以上のディジタル信号演算装置に結合され
る。このように、マイクロコントローラ・ユニットは、
ディジタル信号演算装置の特殊計算能力を利用すること
ができる。計算効率の向上を達成するためには、マイク
ロコントローラ・ユニットは、ディジタル信号演算装置
（複数のディジタル信号演算装置）と通信し（即ち、信
号群を交換し）調整および信号群の制御を行なえなけれ
ばならない。マイクロコントローラがシリアル・ポート
を介して通信しなければならないため、マイクロコント
ローラの少なくとも１つのディジタル信号プロセッサと
の結合によって達成しようとした計算効率の大幅な向上
に支障を来すことになる。

【０００８】したがって、パラレル・フォーマットの信
号群を直接ディジタル信号プロセッサと交換することが
できるという特徴を有する装置および関連する方法に対
する要望が感じられていた。また、パラレル・フォーマ
ットの信号群を遅延なく交換することも、この装置およ
び関連する方法の別の特徴である。更に、コア演算ユニ
ットの動作に重大な影響を及ぼすことなく、外部構成素
子へのパラレル・フォーマット信号および外部構成素子
からのパラレル・フォーマット信号をディジタル信号プ
ロセッサと交換することも、この装置および方法の更に
別の特徴である。

【０００９】

【課題を解決するための手段】本発明によれば、前述の
特徴およびその他の特徴は、ホスト・ポート・インター
フェース・ユニットを備えたディジタル信号プロセッサ
を提供することによって達成される。ホスト・ポート・
インターフェース・ユニットは、外部構成素子、その代
表として、マイクロコントローラからパラレル・フォー
マット信号群を受け取り、メモリ・ユニットに格納す
る。アドレス信号群が、メモリ・ユニットに格納する信
号群に付随する。ホスト・インターフェース・ユニット
は、直接メモリ・アクセス・コントローラの調停ユニッ
トに信号を供給する。調停ユニットは、ホスト・ポート
・インターフェース・ユニットに優先順ステータスを与
えるようにプログラムされている。調停ユニットは、調
停プロセスの結果を示す信号を、直接メモリ・アクセス
・コントローラ内の状態制御ユニットに印加する。現行
のアクティビティが終了したときにはいつでも、状態制
御ユニットは、ｄｍａバスの所有権をホスト・インター
フェース・ユニットに引き渡す。ホスト・ポート・イン
ターフェース・ユニットからの信号群は、直接メモリ・
アクセス・コントローラを介して送信するのではなく、
メモリ・ユニットに直接格納される。ホスト・インター
フェース・ユニットは、ホスト・ポート・インターフェ
ース・ユニットにおいてアドレス信号群によって決定さ
れる格納位置において、信号群の格納または取り出しを
行なう。一旦ホスト・ポート・インターフェース・ユニ
ットがアクティビティを完了したなら、ディジタル信号
演算装置内部での信号交換の制御は、直接メモリ・コン
トローラに戻される。ホスト・ポート・インターフェー
ス・ユニットは、当該ホスト・インターフェース・ユニ
ットが格納した信号群を、メモリ・ユニットのアドレス
から読み出すことができる。

【００１０】添付図面を参照することにより、当業者に
は本発明の理解が一層深まり、その多数の目的、特徴、
および利点も明白となろう。異なる図面において同じ参
照記号を用いる場合、同様または同一の構成を示すこと
とする。

【００１１】

【発明の実施の形態】１．図面の詳細な説明 図１および図２については、本発明の背景に関して既に
論じた。

【００１２】次に図３を参照すると、本発明の好適な実
施形態によるディジタル信号プロセッサ３０のブロック
図が示されている。コア演算ユニット３１は、ディジタ
ル信号プロセッサ３０の主要な演算機能を実行する。コ
ア演算ユニット３１は、通常、限られた数の演算機能を
非常に効率的に実行するために、ハードウエアおよびソ
フトウエア双方において最適化されている。メモリ・ユ
ニット３６は、コア演算ユニットが演算機能のために必
要とする信号群を格納する。シリアル・ポート３７は、
ディジタル信号演算装置外部の構成素子と信号群を交換
する。レア・ブリッジ・ユニット(rhea bridge unit)３
３は、コア演算ユニット３１内のメモリ・マップ・レジ
スタ・バンクと直接メモリ・アクセス・コントローラ３
２内の制御（コンテクスト）レジスタとの間にインター
フェースを備える。ホスト・ポート・インターフェース
・ユニット３４は、外部構成素子、その代表例として、
マイクロコントローラと信号群を交換する。直接メモリ
・アクセス・コントローラ３６は、シリアル・ポート３
７と信号を交換する。直接メモリ・アクセス・コントロ
ーラ３６は、信号群をマルチプレクサ３８に印加し、ス
イッチ３９から信号を受け取る。ホスト・ポート・イン
ターフェース・ユニット３４は、信号をマルチプレクサ
・ユニット３８に印加し、スイッチ・ユニット３９から
信号群を受け取る。スイッチ・ユニット３９およびマル
チプレクサ・ユニット３８は、直接メモリ・アクセス・
コントローラ３２から制御信号を受け取る。直接メモリ
・アクセス・コントローラ３２は、ホスト・ポート・イ
ンターフェース・ユニット３４からHPIREQ信号を受け取
る。

【００１３】図４を参照すると、本発明の好適な実施形
態による、直接メモリ・アクセス・コントローラ３２の
主要構成素子のブロック図が示されている。直接メモリ
・アクセス・コントローラ３２は、ｄｍａ分離マルチプ
レクサ３２１、クロック・バッファ・ユニット３２２、
調停ユニット３２３、割込マルチプレクサ・ユニット３
２４、状態制御ユニット３２５、チャネル・ユニット３
２６、ＰＳＡユニット３２６、およびｄｍａバス３２８
を含む。ｄｍａ分離マルチプレクサ３２１は、検査目的
のために、直接メモリ・アクセス・コントローラ３２へ
の入力信号を分離する論理構成素子を含む。クロック・
バッファ・ユニット３２２は、外部（即ち、ディジタル
信号プロセッサの外部）クロック信号のスキューを補正
するロジックを内蔵している。そして、クロック信号は
直接メモリ・アクセス・ユニット３２全域に分配され
る。割込マルチプレクサ・ユニット３２４は、ディジタ
ル信号プロセッサのコア演算ユニットに同期割込を供給
する。調停ユニット３２３は、チャネルの１つの制御の
ための送信権要求(bid)に応答し、チャネル・ユニット
３２６のユーザおよびｄｍａバス３２８の制御を選択す
る装置を含む。ＰＳＡユニット３２６は、直接メモリ・
アクセス・コントローラ３２の検査およびデバッグを行
なう計算部である。状態制御ユニット３２５は、直接メ
モリ・アクセス・コントローラ３２の状態（コンフィギ
ュレーション）を選択し、機械コンフィギュレーション
を設定する制御信号を印加する。ｄｍａバス３２８は、
状態制御ユニット３２５によって決定される信号群、制
御信号群、およびアドレス信号群を搬送するリードを含
む。また、ｄｍａバス３２８は、ディジタル信号演算装
置３０内部で転送される信号群も含む。しかしながら、
図４では、これらの信号群は、チャネル・ユニット３２
６に入力し、ここから出力するように示されている。チ
ャネル・ユニット３２６は、状態制御ユニット３２５の
制御の下で、ディジタル信号プロセッサ３０内部で転送
される信号群の発信元構成素子を、宛先構成素子と結合
する。調停ユニット３２３は、ホスト・ポート・インタ
ーフェース・ユニット３４からHPIREQ信号を受け取り、
調停プロセスの結果を状態制御ユニット３２５に印加す
る。状態制御ユニット３２５は、制御信号を発生し、マ
ルチプレクサ・ユニット３８およびスイッチ・ユニット
３９に印加する。

【００１４】図５を参照すると、ディジタル信号演算装
置における信号の関係を示すタイミング図が示されてい
る。参考として、ディジタル信号プロセッサのクロック
(DSPCLK)も示す。DMAADDR、即ち、アドレス信号は、直
接メモリ・アクセス・ユニットの正常な動作を示す。DM
AADDR信号における斜線は、ホスト・ポート・インター
フェース・ユニットが信号群を転送しているときを示
す。DMAREQ、即ち、要求信号は、直接メモリ・アクセス
・コントローラにおける典型的な要求信号を示す。DMAR
NW、即ち、リード・ノット・ライト(read-not-write)信
号は、適切なリードまたはライト動作が実行されている
ことを保証する。DMABSY、即ち、ビジー信号は、直接メ
モリ・アクセス・コントローラにおける正常なリードま
たはライト動作の間発生する。DMADO、即ち、データ出
力信号は、ライト動作の間アクティブとなり、信号群は
直接メモリ・アクセス・コントローラによってｄｍａバ
ス上に置かれる。DAMBUSOWN、即ち（ｄｍａ）バス所有
権信号は、通常の直接メモリ・アクセス動作が実行され
ているときにアクティブとなる。HPIREG信号は、ホスト
・ポート・インターフェース・ユニットが、メモリ・ユ
ニットを伴う動作が要求されていることを示す際に用い
る信号である。HPIMDATWR、即ち、データ読み出しまた
は書き込み中信号は、ホスト・ポート・インターフェー
スがアクティブであることを示す。

【００１５】好適な実施形態の動作 ホスト・ポート・インターフェース・ユニットおよびデ
ィジタル信号プロセッサの動作は、次のように理解する
ことができる。ホスト・ポート・インターフェース・ユ
ニットはアドレス信号群を受け取る。ライト動作では、
アドレス信号群には、メモリ・ユニットに格納する信号
群が伴う。それ以外の場合、アドレス信号群は、読み出
すアドレス位置を示す。次いで、ホスト・ポート・イン
ターフェース・ユニットは、直接メモリ・アクセス・ユ
ニットの調停ユニットに要求信号を印加する。ホスト・
ポート・インターフェース・ユニットは優先権を有する
ので、現行の動作が完了するとすぐに、ホスト・ポート
・インターフェース・ユニットはバスの制御を得る。制
御は、調停ユニットが調停手順の結果を状態制御ユニッ
トに印加した結果である。状態制御ユニットは、ｄｍａ
バスを通じて直接メモリ・アクセス・ユニットがメモリ
・ユニットと相互作用を行なうのを禁止する制御信号を
供給する。尚、好適な実施形態では、１つの信号群の転
送のみが可能であるが、チャネル・ユニット内には複数
のチャネルが利用可能であることを注記しておく。した
がって、ホスト・ポート・インターフェース・ユニット
は、自由にメモリ・ユニットに信号群を転送し、あるい
はメモリ・ユニットから信号群を転送することができ
る。この場合も、通常の信号群転送のような、直接メモ
リ・アクセス・コントローラを介した信号群の転送は行
われない。代わりに、信号群の転送は、メモリ・ユニッ
トおよびホスト・ポート・インターフェース・ユニット
間で直接行われる。

【００１６】図３において、マルチプレクサ・ユニット
３８およびスイッチ・ユニット３９は、ホスト・ポート
・インターフェース・ユニット３４および直接メモリ・
アクセス・コントローラ３２が同時にメモリ・ユニット
３６と相互作用を行なうのではなく、これらのいずれか
がメモリ・ユニット３６と相互作用を行なうことを許す
ように示す。これらのエレメントは、この選択を行なう
ための一技法について、特に明白な例示を与える。しか
しながら、信号群を選択またはディゼーブルするために
は、他の技法を用いても同じ結果が得られることは明ら
かであろう。

【００１７】先に明記した実施形態に関して本発明を説
明したが、本発明は必ずしもこれらの実施形態に限定さ
れる訳ではない。したがって、ここには記載されていな
いその他の実施形態、変形、および改良も必ずしも本発
明の範囲から除外される訳ではなく、本発明の範囲は特
許請求の範囲によって規定されることとする。

【００１８】本願は、１９９９年９月２８日に出願した
米国仮出願第６０／１５６，６２６号の優先権を主張す
る。 関連出願 本願と同一日付で出願され、本願の譲受人に譲渡され
た、Partric J. Smith,Jason A Jones およびKevin A.
McGonagleが発明した米国特許出願第（弁理士整理番号T
I-29706)号、APPARATUS AND METHOD FOR THE TRANSFER
OF SIGNAL GROUPS BETWEEN DIGITAL SIGNAL PROCESSORS
IN A DIGITAL SIGNAL PROCESSING UNIT （ディジタル
信号演算装置におけるディジタル信号プロセッサ間の信
号群転送装置および方法）、本願と同一日付で出願さ
れ、本願の譲受人に譲渡された、Partric J. Smith,Jas
on A Jones およびKevin A. McGonagleが発明した米国
特許出願第（弁理士整理番号TI-29707)号、APPARATUS A
ND METHOD FOR ACTIVATION OF A DIGITAL SIGNAL PROCE
SSOR IN AN IDLE MODE FOR INTERPROCESSOR TRANSFER O
F SIGNAL GROUPS IN A DIGITAL SIGNAL PROCESSING UNI
T（ディジタル信号演算装置におけるプロセッサ間通信
のアイドルモードのディジタル信号プロセッサの信号群
活性化装置および方法）、本願と同一日付で出願され、
本願の譲受人に譲渡された、Partric J. SmithおよびTa
i H. Nguyenが発明した米国特許出願第（弁理士整理番
号TI-29713)号、APPARATUS AND METHOD FOR THE EXCHAN
GE OF SIGNAL GROUPS BETWEEN A PLURALITYCOMPONENTS
AND A DIRECT MEMORY ACCOESS CONTROLLER IN A DIGITA
L SIGNAL PROCESSOR （ディジタル信号プロセッサにお
ける複数の構成素子および直接メモリ・アクセス・コン
トローラ間における信号群交換装置および方法）、本願
と同一日付で出願され、本願の譲受人に譲渡された、Pa
rtric J. SmithおよびTai H. Nguyenが発明した米国特
許出願第（弁理士整理番号TI-29715)号、APPARATUS AND
METHOD FOR A SORTING MODE IN A DIRECT MEMORY ACCE
SS CONTROLLER OF A DIGITAL SIGNAL PROCESSOR （ディ
ジタル信号プロセッサの直接メモリ・アクセス・コント
ローラにおけるソーティング・モードのための装置およ
び方法）、本願と同一日付で出願され、本願および関連
出願の譲受人に譲渡された、Partric J. Smithが発明し
た米国特許出願第（弁理士整理番号TI-29717)号、APPAR
ATUS AND METHOD FOR ADDRESS MODIFICATION IN A DIRE
CT MEMORY ACCESS CONTROLLER（直接メモリ・アクセス
・コントローラにおけるアドレス変更装置および方
法）。

【００１９】以上の説明に関して更に次の項を開示す
る。 （１）ディジタル信号プロセッサであって、メモリ・ユ
ニットであって、信号群を格納する、メモリ・ユニット
と、コア演算ユニットであって、前記メモリ・ユニット
に格納された信号群を処理する、コア演算ユニットと、
シリアル・フォーマット信号群を外部構成素子と交換す
るシリアル・ポートと、パラレル・フォーマット信号群
を外部構成素子と交換するホスト・ポート・インターフ
ェース・ユニットであって、制御信号を発生するインタ
ーフェース・ユニットと、直接メモリ・アクセス・コン
トローラであって、前記コア演算ユニット、前記メモ
リ、前記シリアル・ポート、および前記インターフェー
ス・ユニット間における信号群の交換を制御する、直接
メモリ・アクセス・コントローラと、から成り、前記直
接メモリ・アクセス・コントローラが、調停ユニットで
あって、前記ホスト・ポート・インターフェース・ユニ
ットから前記制御信号を受け取り、該制御信号に応答し
て、選択信号群を発生する、調停ユニットと、状態制御
ユニットであって、前記選択信号群に応答して所定の信
号を供給し、前記ホスト・ポート・インターフェース・
ユニットを前記メモリ・ユニットに結合し、前記所定の
信号が前記メモリ・ユニットから前記直接メモリ・アク
セス・コントローラを切断する、状態制御ユニットと、
を含むディジタル信号プロセッサ。 （２）前記ホスト・ポート・インターフェース・ユニッ
トからの制御信号は最高の優先順位を有し、前記ホスト
・ポート・インターフェース・ユニットおよび前記メモ
リ・ユニット間における信号群の転送は、次の信号群転
送である、第１項記載のディジタル信号プロセッサ。 （３）前記ホスト・ポート・インターフェース・ユニッ
トは、外部構成素子から、パラレル・フォーマットの信
号を受け取る、第１項記載のディジタル信号プロセッ
サ。 （４）前記ホスト・ポート・インターフェース・ユニッ
トは、マイクロコントローラから信号群を受け取る、第
３項記載のディジタル信号プロセッサ。 （５）前記マイクロプロセッサから受け取った信号群
は、アドレス信号群を含む、第４項記載のディジタル信
号プロセッサ。

【００２０】（６）メモリ・ユニットと、ホスト・ポー
ト・インターフェース・ユニットと、直接アクセス・メ
モリ・コントローラとを有するディジタル信号プロセッ
サにおいて、外部構成素子および前記メモリ・ユニット
間において信号群を交換する方法であって、前記外部構
成素子によって少なくともアドレス信号群を前記ホスト
・ポート・インターフェース・ユニットに印加するステ
ップと、前記ホスト・ポート・インターフェース・ユニ
ットが信号群を受け取ったときに制御信号を発生するス
テップと、前記制御信号を前記直接メモリ・アクセス・
コントローラに印加するステップと、前記制御信号に応
答して、前記直接メモリ・アクセス・ユニットから前記
メモリ・ユニットを切断するステップと、から成る方
法。 （７）前記切断するステップは、前記制御信号と、前記
直接メモリ管理ユニットへの他のアクセス要求との間で
調停を行なうステップを含む、第６項記載の方法。 （８）前記外部構成素子はマイクロコントローラであ
る、第６項記載の方法。 （９）いずれの時点においても前記ホスト・ポート・イ
ンターフェース・ユニットおよび前記直接メモリ・アク
セス・ユニットの一方のみを前記メモリ・ユニットに結
合する、第６項記載の方法。

【００２１】（１０）ディジタル信号演算装置における
インターフェース・ユニットであって、前記ディジタル
信号演算装置がメモリ・ユニットおよび直接アクセス・
メモリ・コントローラを含み、前記直接メモリ・アクセ
ス・コントローラが前記メモリ・ユニットへのアクセス
を制御し、前記インターフェース・ユニットが、記憶ユ
ニットであって、信号群を格納する、記憶ユニットと、
前記記憶ユニットに格納されている外部構成素子からの
信号群に応答し、前記直接メモリ・アクセス・コントロ
ーラに制御信号を印加する信号発生装置であって、前記
直接メモリ・アクセス・コントローラが前記ホスト・ポ
ート・インターフェース・ユニットを前記メモリ・ユニ
ットに結合する、信号発生装置と、から成るインターフ
ェース・ユニット。 （１１）前記外部構成素子からの信号群は、パラレル・
フォーマットを有する、第１０項記載のホスト・ポート
・インターフェース・ユニット。 （１２）前記外部構成素子からの信号群は少なくともア
ドレス信号群を含む、第１１項記載のホスト・ポート・
インターフェース・ユニット。 （１３）前記インターフェース・ユニットは調停装置を
含み、前記制御信号が最高の優先順位を有する、第１０
項記載のホスト・ポート・インターフェース・ユニッ
ト。 （１４）前記外部構成素子はマイクロコントローラであ
る、第１３項記載のホスト・ポート・インターフェース
・ユニット。 （１５）シリアル・ポートを用いずにパラレル・フォー
マット信号を受け取るために、ディジタル信号プロセッ
サにホスト・ポート・インターフェース・ユニット３４
を設ける。ホスト・ポート・インターフェース・ユニッ
ト３４は、外部構成素子からパラレル・フォーマット信
号群を受け取り、メモリ・ユニット内に格納する。ま
た、ホスト・ポート・インターフェース・ユニットに
は、メモリ・ユニットに格納される信号群に関連するア
ドレス信号も転送される。ホスト・ポート・インターフ
ェース・ユニットは、直接メモリ・アクセス・コントロ
ーラ３２の調停ユニットに要求信号を印加する。ホスト
・ポート・インターフェース・ユニット３４からの要求
信号の結果として、一旦直接メモリ・アクセス・コント
ローラ・ユニット３２の現アクティビティが完了する
と、ホスト・ポート・インターフェース・ユニット３４
は、メモリ・ユニット内の関連するアドレスに、信号群
を直接格納する。アドレスもホスト・ポート・インター
フェース・ユニット３４に格納されている。ホスト・ポ
ート・インターフェース・ユニット３４のアクティビテ
ィが完了したとき、信号群交換の制御を直接メモリ・ア
クセス・ユニット３２に戻す。同様に、直接メモリ・ア
クセス・コントローラ３２の介入なしに、ホスト・ポー
ト・インターフェース・ユニット３４によって特定され
たメモリ・ユニットのアドレスから、信号群を読み出
す。

【図面の簡単な説明】

【図１】従来技術による２つのディジタル信号プロセッ
サを有するディジタル信号演算装置のブロック図であ
る。

【図２】ディジタル信号演算装置の最新の実施形態のブ
ロック図である。

【図３】本発明によるディジタル信号演算装置のブロッ
ク図である。

【図４】本発明を有利に用いることができる直接メモリ
・アクセス・コントローラのブロック図である。

【図５】ホスト・ポート・インターフェース・ユニット
を伴う動作中において選択された直接メモリ・アクセス
・コントローラ信号の関係を示すタイミング図である。

【符号の説明】

１ ディジタル信号演算装置 １０ ディジタル信号プロセッサ １２ コア演算ユニット １４ 直接メモリ・アクセス・コントローラ １６ メモリ・ユニット １７，１８ シリアル・ポート ２４ 直接メモリ・アクセス・コントローラ ３０ ディジタル信号プロセッサ ３１ コア演算ユニット ３２ 直接メモリ・アクセス・コントローラ ３３ レア・ブリッジ・ユニット ３４ ホスト・ポート・インターフェース・ユニット ３６ メモリ・ユニット ３７ シリアル・ポート ３８ マルチプレクサ・ユニット ３９ スイッチ・ユニット ３２１ ｄｍａ分離マルチプレクサ ３２２ クロック・バッファ・ユニット ３２３ 調停ユニット ３２４ 割込マルチプレクサ・ユニット ３２５ 状態制御ユニット ３２６ チャネル・ユニット ３２８ ｄｍａバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ディジタル信号プロセッサであって、 信号群を格納する、メモリ・ユニットと、 前記メモリ・ユニットに格納された信号群を処理する、
   コア演算ユニットと、 シリアル・フォーマット信号群を外部構成素子と交換す
   るシリアル・ポートと、 パラレル・フォーマット信号群を外部構成素子と交換す
   るホスト・ポート・インターフェース・ユニットであっ
   て、制御信号を発生するインターフェース・ユニット
   と、 前記コア演算ユニット、前記メモリ、前記シリアル・ポ
   ート、および前記インターフェース・ユニット間におけ
   る信号群の交換を制御する、直接メモリ・アクセス・コ
   ントローラと、から成り、前記直接メモリ・アクセス・
   コントローラが、 前記ホスト・ポート・インターフェース・ユニットから
   前記制御信号を受け取り、該制御信号に応答して、選択
   信号群を発生する、調停ユニットと、 前記選択信号群に応答して所定の信号を供給し、前記ホ
   スト・ポート・インターフェース・ユニットを前記メモ
   リ・ユニットに結合し、前記所定の信号が前記メモリ・
   ユニットから前記直接メモリ・アクセス・コントローラ
   を切断する、状態制御ユニットと、を含むことを特徴と
   するディジタル信号プロセッサ。
2. 【請求項２】 メモリ・ユニットと、ホスト・ポート・
   インターフェース・ユニットと、直接アクセス・メモリ
   ・コントローラとを有するディジタル信号プロセッサに
   おいて、外部構成素子および前記メモリ・ユニット間に
   おいて信号群を交換する方法であって、 前記外部構成素子によって少なくともアドレス信号群を
   前記ホスト・ポート・インターフェース・ユニットに印
   加するステップと、 前記ホスト・ポート・インターフェース・ユニットが信
   号群を受け取ったときに制御信号を発生するステップ
   と、 前記制御信号を前記直接メモリ・アクセス・コントロー
   ラに印加するステップと、 前記制御信号に応答して、前記直接メモリ・アクセス・
   ユニットから前記メモリ・ユニットを切断するステップ
   と、から成ることを特徴とする方法。
3. 【請求項３】 ディジタル信号演算装置におけるインタ
   ーフェース・ユニットであって、前記ディジタル信号演
   算装置がメモリ・ユニットおよび直接アクセス・メモリ
   ・コントローラを含み、前記直接メモリ・アクセス・コ
   ントローラが前記メモリ・ユニットへのアクセスを制御
   し、前記インターフェース・ユニットが、 信号群を格納する記憶ユニットと、 前記記憶ユニットに格納されている外部構成素子からの
   信号群に応答し、前記直接メモリ・アクセス・コントロ
   ーラに制御信号を印加する信号発生装置であって、前記
   直接メモリ・アクセス・コントローラが前記ホスト・ポ
   ート・インターフェース・ユニットを前記メモリ・ユニ
   ットに結合する、信号発生装置と、から成ることを特徴
   とするインターフェース・ユニット。