JP2002156986A - デジタル信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 デジタル信号処理回路を制御する制御系の負
担を増大させることなく、迅速かつ確実に入力信号に付
与する音響効果を時間的に変化させることができるデジ
タル信号処理回路を提供する。 【解決手段】 ＤＳＰ１００には、畳み込み演算に使用
するサンプルデータ列及び係数列の読み出しを制御する
第１アドレス制御回路１２０及び第２アドレス制御回路
１４０を設けると共に、残響時間設定用レジスタ１５０
を設ける。残響時間設定用レジスタ１５０には、各残響
時間の設定値に応じたアドレスの読み出し制御情報が格
納されている。制御部１８０は、残響時間を変更する
際、該残響時間設定用レジスタ１５０に記憶されている
複数の制御情報のうち、残響時間変更後の設定値に応じ
た制御情報を読み出し、読み出した制御情報を第１アド
レス制御回路１２０及び第２アドレス制御回路１４０に
供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、デジタルオーデ
ィオ機器等に用いて好適なデジタル信号処理回路に関す
る。

【０００２】

【従来の技術】順次入力されて蓄積されるオーディオ信
号のサンプルデータ列に対し所定の係数列を畳み込む機
能を備えたＤＳＰ（デジタル信号処理回路）が知られて
いる。この種のＤＳＰによれば、例えば残響効果等多様
な音響的効果をオーディオ信号に付与することができ
る。図１１は、係る残響効果を付与するＤＳＰの構成を
示す図である。ＤＳＰ３００は、データ入力制御部１
０、係数処理部２０と、畳み込み演算部３０とを有して
いる。データ入力制御部１０は、残響を付与すべきオー
ディオ信号をＤＳＰ３００内部に取り込むために設けら
れた入力手段であり、オーディオ信号のサンプルデータ
を一定のサンプリング周期毎に１ワードずつ入力端ａか
ら順次取り込む。係数処理部２０は、畳み込み演算のた
めの係数列を畳み込み演算部３０へ出力する手段であ
り、畳み込み演算用の係数列を記憶する記憶手段２１を
有している。畳み込み演算部３０は、オーディオ信号に
残響を付与する手段であり、データ入力制御部１０を介
して取り込んだ過去一定個数のサンプルデータ列に対
し、係数処理部２０から供給される係数列を畳み込み、
その結果を出力端ｂへ出力する。

【０００３】

【発明が解決しようとする課題】さて、このような畳み
込み演算を行うＤＳＰ３００において、オーディオ信号
に残響効果を付与する場合、必要に応じて残響時間を変
更することがある。従来、残響時間の変更を行う場合に
は、ＣＰＵ等の外部制御部（図示略）が残響時間の変更
に応じた新たな係数列を生成し、生成した新たな係数列
を係数処理部２０の記憶手段２１に書き込む必要があっ
た。そして、外部制御部が新たな係数列を生成するには
多くの時間を要するため、残響時間を短期間で変更する
ことが困難であった。また、外部制御部は、ＤＳＰ３０
０が組み込まれた機器において多様な処理を負担してい
るため、このような係数列の書き込み処理に多くの時間
をとられるのは好ましいことではない。本発明は、以上
説明した事情を鑑みてなされたものであり、デジタル信
号処理回路を制御する制御系の負担を増大させることな
く、迅速かつ確実に入力信号に付与する音響効果を時間
的に変化させることができるデジタル信号処理回路を提
供することを目的とする。

【０００４】

【課題を解決するための手段】上述した問題を解決する
ため、請求項１に記載のデジタル信号処理回路は、一定
のサンプリング周期毎に入力されるサンプルデータ列を
記憶するサンプルデータ列記憶手段と、係数列を記憶す
る係数列記憶手段と、前記サンプルデータ列記憶手段に
記憶された最近のサンプルデータ列であって、指定され
た残響時間に応じた期間内のサンプルデータ列と、前記
係数列記憶手段に記憶されている係数列のうち指定され
た残響時間に応じた係数列との畳み込み演算を行う畳み
込み演算手段とを具備することを特徴とする。

【０００５】また、請求項２に記載のデジタル信号処理
回路は、請求項１に記載の構成において、前記畳み込み
演算手段は、指定された残響時間に応じた期間内のサン
プルデータ列の個数が前記係数列記憶手段に記憶されて
いる係数列の個数よりも多い場合には、前記係数列記憶
手段に記憶されている係数列に０を補間することによ
り、ほぼ均等な時間間隔で並ぶ係数列を構成し、この構
成した係数列を用いてサンプルデータに対する畳み込み
を行う一方、指定された残響時間に応じた期間内のサン
プルデータ列の個数が前記係数列記憶手段に記憶されて
いる係数列の個数よりも少ない場合には、前記係数列記
憶手段に記憶されている係数列の中からサンプルデータ
に乗算する係数列をほぼ均等な時間間隔で並ぶように選
択し、選択した係数列を用いてサンプルデータ列に対す
る畳み込みを行うことを特徴とする。

【０００６】また、請求項３に記載のデジタル信号処理
回路は、一定のサンプリング周期毎に入力されるサンプ
ルデータ列を連続したアドレスが割り当てられた複数の
記憶領域に順次記憶するサンプルデータ列記憶手段と、
係数列を構成する各係数を連続したアドレスが割り当て
られた複数の記憶領域に記憶する係数列記憶手段と、各
サンプリング周期において、指定された残響時間に応じ
た範囲の読み出しアドレスを順次出力し、前記サンプル
データ列記憶手段からサンプルデータ列を読み出すサン
プルデータアドレス制御手段と、各サンプリング周期に
おいて、指定された残響時間に応じた時間勾配でほぼ単
調に増加する読み出しアドレスを順次出力し、前記係数
列記憶手段から係数を読み出す係数アドレス制御手段
と、前記サンプルデータアドレス制御手段によって読み
出されたサンプルデータ列と、前記係数アドレス制御手
段によって読み出された係数列との畳み込み演算を行う
畳み込み演算手段とを具備することを特徴とする。

【０００７】

【発明の実施の形態】以下、本発明をさらに理解しやす
くするため、実施の形態について説明する。かかる実施
の形態は、本発明の一態様を示すものであり、この発明
を限定するものではなく、本発明の範囲で任意に変更可
能である。

【０００８】Ａ．第１の実施形態 （１）実施形態の構成 図１は、本実施形態に係るＤＳＰ１００の構成を示すブ
ロック図である。ＤＳＰ１００は、サンプルデータ列記
憶手段１１０と、第１アドレス制御回路１２０と、係数
列記憶手段１３０と、第２アドレス制御回路１４０と、
残響時間設定用レジスタ１５０と、セレクタ１６０と、
畳み込み演算手段１７０と、制御部１８０とを具備して
いる。

【０００９】サンプルデータ列記憶手段１１０は、サン
プリング周期毎に入力されるオーディオ信号のサンプル
データをｋｎ個記憶するだけの記憶領域を有したＲＡＭ
型のデータメモリである。ここで、係数ｋは残響時間の
最大設定値に応じて一意に決定される数であり、残響時
間の最大設定値が「２．０」である場合、サンプルデー
タ列記憶手段１１０には２ｎ個のサンプルデータが格納
される。なお、残響時間の設定値は、残響時間の設定倍
率を示しており、例えば残響時間の設定値「２．０」
は、基準となる残響時間（以下、基準残響時間という）
の２倍の残響時間であることを意味している。図２
（ａ）は、残響時間の最大設定値が「２．０」である場
合のサンプルデータ列記憶手段１１０の記憶状態を示し
ている。同図に示すように、サンプルデータ列記憶手段
１１０は、２ｎ個の記憶領域を有しており、各記憶領域
にはアドレスｄａ１〜ｄａ（２ｎ）が割り当てられてい
る。そして、これらの記憶領域には、過去２ｎ個分のサ
ンプルデータ列Ｄ２ｎ〜Ｄ１が格納されている。

【００１０】図１において、第１アドレス制御回路１２
０は、サンプルデータ列記憶手段１１０における読み出
しアドレスを制御する回路であり、アドレスカウンタ１
２１を備えている。アドレスカウンタ１２１は、システ
ムクロックＣＬＫがＡＮＤゲートＡＮＤ１を通過したク
ロックＣＬＫＤをカウントするカウンタであり、例えば
カウント値の初期値及びカウント値の上限値の設定等の
初期設定が可能な構成となっている。ここで、アドレス
カウンタ１２１の初期設定に必要な情報は、残響時間設
定用レジスタ１５０から第１アドレス制御回路１２０に
供給される。第１アドレス制御回路１２０は、残響時間
設定用レジスタ１５０から供給される情報に基づいてカ
ウント値の初期値及びカウント値の上限値の設定を行う
と共に、アドレスカウンタ１２１のカウント値に対応し
たアドレスデータＤＸをサンプルデータ列記憶手段１１
０に出力する。

【００１１】係数列記憶手段１３０は、畳み込み演算用
の係数列を記憶するＲＡＭ型のデータメモリであり、ｎ
個の記憶領域を有している。係数列記憶手段１３０の各
記憶領域にはそれぞれアドレスｃａ１〜ｃａｎ（図２
（ｂ）参照）が割り当てられている。これらの記憶領域
には、ｎ個の演算係数列Ｃ１〜Ｃｎが格納されている。
第２アドレス制御回路１４０は、係数列記憶手段１３０
における読み出しアドレスを制御する回路であり、上述
した第１アドレス制御回路１２０と同様、カウント値の
初期設定が可能なアドレスカウンタ１４１を具備してい
る。

【００１２】第２アドレス制御回路１４０に設けられて
いるアドレスカウンタ１４１は、システムクロックＣＬ
ＫがＡＮＤゲートＡＮＤ２を通過したクロックＣＬＫＣ
をカウントするカウンタであり、カウント値の初期値及
び上限値の設定が可能な他、クロックＣＬＫＣが１個入
力された時のカウント値の変化幅（以下、インクリメン
ト値という）の設定が可能となっている。図３は、アド
レスカウンタ１４１の構成を示す図である。アドレスカ
ウンタ１４１は、レジスタ１４１ａと、加算器１４１ｂ
とを備えている。レジスタ１４１ａは、加算器１４１ｂ
において加算された結果を一時的に保持する記憶手段で
ある。レジスタ１４１ａは、クロックＣＬＫＣ入力毎に
該レジスタ１４１ａに設定されたデータを加算器１４１
ｂに供給する。なお、レジスタ１４１ａにおける初期値
の設定及び上限値の設定等は、第２アドレス制御回路１
４０によって行われる。加算器１４１ｂは、レジスタ１
４１ａから供給されるデータに第２アドレス制御回路１
４０から供給されるインクリメント値を加算し、加算結
果をあらたなデータとしてレジスタ１４１ａに設定す
る。ここで、インクリメント値は、残響時間設定用レジ
スタ１５０から第２アドレス制御回路１４０に供給され
る情報である。例えば、残響時間設定用レジスタ１５０
からインクリメント値２が供給された場合、第２アドレ
ス制御回路１４０は１クロック入力に対してアドレスカ
ウンタ１４１のカウント値を２インクリメントさせるべ
く、加算器１４１ｂにインクリメント値２を供給する。
そして、第２アドレス制御回路１４０は、クロックＣＬ
ＫＣ入力毎にアドレスカウンタ１４１ａのカウント値に
対応したアドレスデータＣＸを係数列記憶手段１３０に
出力する。

【００１３】残響時間設定用レジスタ１５０は、残響時
間の設定・変更に必要な情報を記憶するためのレジスタ
である。図４は、残響時間設定用レジスタ１５０に記憶
されたデータ内容を示す図である。同図に示すように、
残響時間設定用レジスタ１５０には、残響時間設定値
と、アドレスカウンタ１２１の設定情報と、アドレスカ
ウンタ１４１のインクリメント値とが対応付けて記憶さ
れている。残響時間設定値は、残響時間に対応する設定
値であり、例えば設定値「１．０」は残響時間が基準残
響時間であることを意味し、設定値「２．０」は残響時
間が基準残響時間の２．０倍であることを意味してい
る。アドレスカウンタ１２１の設定情報は、畳み込み演
算に使用するサンプルデータ数を示す情報である。同図
に示すように、アドレスカウンタ１２１の設定情報は各
残響時間設定値に応じてそれぞれ異なっており、例えば
残響時間設定値「１．０」に対応する設定情報「ｎ」
は、過去ｎ個分のサンプルデータ列を畳み込み演算に使
用することを意味している。第１アドレス制御回路１２
０は、残響時間設定用レジスタ１５０からアドレスカウ
ンタ１２１の設定情報を受け取ると、当該情報に基づ
き、カウント値の初期設定（例えば、受け取った設定情
報が「ｎ」であった場合には、カウント値の初期値とし
て「１」、カウント値の上限値として「ｎ」と設定する
等）を行う。

【００１４】アドレスカウンタ１４１のインクリメント
値は、第２アドレス制御回路１４０に順次入力されるク
ロックＣＬＫＣのインクリメント値を制御する情報であ
る。例えば、残響時間設定値「１．０」に対応するイン
クリメント値は１である。第２アドレス制御回路１４０
は、残響時間設定用レジスタ１５０からインクリメント
値を受け取ると、該インクリメント値をアドレスカウン
タ１４１に供給する。

【００１５】セレクタ１６０は、１つのインバータＩＮ
１と、２つのＡＮＤゲートＡＮＤ３、ＡＮＤ４と、１つ
のＯＲゲートＯＲ１とにより構成されている。このセレ
クタ１６０は、セレクト端子ｓから入力されるクロック
イネーブル信号ＣＬＫＥＮ２の信号レベルがハイレベル
である場合には、第１入力端子から入力されるデータ
（係数列記憶手段１３０から出力される読み出しデー
タ）を出力端子に出力し、クロックイネーブル信号ＣＬ
ＫＥＮ２の信号レベルがローレベルである場合には、第
２入力端子から入力されるデータ（係数の値が「０」で
あるデータ）を出力端子に出力する構成となっている。
そして、セレクタ１６０の出力データは、係数データＳ
ＥＬとして畳み込み演算手段１７０に出力される。

【００１６】畳み込み演算手段１７０は、乗算器及び累
算器から構成されており、サンプルデータ列記憶手段１
１０から順次読み出されるサンプルデータ列に、係数列
記憶手段１３０からセレクタ１６０を介し係数データＳ
ＥＬとして供給される係数列をそれぞれ乗算し、各乗算
結果を累算する畳み込み演算を実行する。

【００１７】制御部１８０は、図示せぬ記憶手段に記憶
されたプログラムを実行することにより、各部に制御信
号を送出し畳み込み演算等を実行させる。この制御部１
８０は、ＤＳＰ１００内部に固有のハードウェアまたは
ソフトウェアとして構成されており、外部制御系とは独
立して動作できる構成となっている。

【００１８】次に、このような構成のＤＳＰ１００にお
ける演算動作について、残響時間の設定値を「１．０」
とした場合、残響時間の設定値を「１．０」から「２．
０」に変更した場合及び残響時間の設定値を「１．０」
から「０．５」に変更した場合を例に説明を行う。

【００１９】（２）実施形態の動作 図５〜図７は、残響時間の設定値を「１．０」、「２．
０」、「０．５」の各々に設定した場合におけるＤＳＰ
１００の動作を示すタイムチャートであり、図８は、各
残響時間設定値におけるサンプルデータ列と係数列との
対応関係を示した図である。また、図９及び図１０は、
畳み込み演算に使用されるサンプルデータ列及び係数列
を各残響時間設定値毎に示した図である。図５〜図７に
示すタイムチャートを比較して明らかなように、本実施
形態に係るＤＳＰ１００の各アドレス制御回路には、残
響時間の設定値によらず周波数一定のクロックＣＬＫが
１サンプリング周期の間に複数回入力される。ここで、
１サンプリング周期の間に各アドレス制御回路に入力さ
れるクロックＣＬＫの数をｍとすると、クロックＣＬＫ
数ｍはサンプルデータ列記憶手段１１０に格納されるサ
ンプルデータの数ｋｎ（ｋ＝残響時間設定値の最大値）
以上となるように設定されている。これにより、残響時
間の設定値を最大とした場合においても、１サンプリン
グ周期の間にサンプルデータ列記憶手段１１０に格納さ
れているｋｎ個のサンプルデータの読み出しが完了する
のである。なお、以下の説明は、残響時間の最大設定値
を「２．０」（ｋ＝２）とし、サンプルデータ列記憶手
段１１０には２ｎ個のサンプルデータが格納されている
場合を想定している（図６参照）。

【００２０】ａ）残響時間の設定値を「１．０」とした
場合 図５に示すように、サンプリング周期毎にｍ（＞２ｎ）
個のクロックＣＬＫが入力されるＤＳＰ１００におい
て、制御部１８０が図示せぬ操作部等から残響時間の設
定値を「１．０」にすべき旨のコマンドを受け取ると、
制御部１８０は残響時間設定用レジスタ１５０から残響
時間の設定値「１．０」に対応したアドレスカウンタ１
２１の設定情報と、アドレスカウンタ１４１のインクリ
メント値とを読み出し、読み出した情報を対応するアド
レス制御回路に供給する。

【００２１】第１アドレス制御回路１２０は、残響時間
の設定値「１．０」に対応したアドレスカウンタ１２１
の設定情報（図４参照）を受け取ると、アドレスカウン
タ１２１のカウント値の初期値（本実施形態では、初期
値「１」）及び上限値（本実施形態では、上限値
「ｎ」）を設定する。その後、この第１アドレス制御回
路１２０にＡＮＤゲートＡＮＤ１を通過したクロックＣ
ＬＫＤが入力されると、第１アドレス制御回路１２０
は、アドレスカウンタ１２１の初期値「１」に対応した
アドレスデータｄａ１をサンプルデータ列記憶手段１１
０に供給する。一方、アドレスカウンタ１２１のカウン
ト値は、第１アドレス制御回路１２０のＡＮＤゲートＡ
ＮＤ１を通過したクロックＣＬＫＤによって１インクリ
メントされる。サンプルデータ列記憶手段１１０は、第
１アドレス制御回路１２０からアドレスデータｄａ１を
受け取ると、指定されたアドレスに書き込まれているサ
ンプルデータＤ２ｎを読み出し、該サンプルデータＤ２
ｎを畳み込み演算手段１７０へ供給する。

【００２２】第１アドレス制御回路１２０は、その後ア
ドレスカウンタ１２１のカウント値が上限値に達するま
で同様の処理を繰り返し実行する。すなわち、第１アド
レス制御回路１２０は、クロックＣＬＫＤ入力毎にアド
レスカウンタ１２１のカウント値を１ずつインクリメン
トし、該カウント値に対応するアドレスデータｄａ１〜
ｄａｎを順次サンプルデータ列記憶手段１１０に供給し
ていく。第１アドレス制御回路１２０がこのような処理
を繰り返し実行することにより、サンプルデータ列記憶
手段１１０からＤ２ｎ、Ｄ２ｎ−１、Ｄ２ｎ−２、・・
・、Ｄｎ＋１といったサンプルデータ列（ｎ個のサンプ
ルデータ）が畳み込み演算手段１７０に供給されていく
（図８及び図９（ｂ）に示す、残響時間設定値「１．
０」参照）。

【００２３】そして、このような処理を繰り返し実行し
ている間に、アドレスカウンタ１２１のカウント値が上
限値（「ｎ」）に達すると、その旨が制御部１８０に通
知される。制御部１８０は、該通知を受け取ると、アド
レスカウンタ１２１のカウント値をリセットすべき旨の
リセット信号（図示略）を生成し、これをアドレスカウ
ンタ１２１に供給すると共に、第１アドレス制御回路１
２０を出力禁止状態とすべく、ＡＮＤゲートＡＮＤ１の
一方の入力端に入力されるクロックイネーブル信号ＣＬ
ＫＥＮ１の信号レベルをハイレベルからローレベルへと
切り換える。

【００２４】これにより、アドレスカウンタ１２１のカ
ウント値はリセットされ、アドレス制御回路１２０は出
力禁止状態とされる。制御部１８０からＡＮＤゲートＡ
ＮＤ１の一方の入力端に入力されるクロックイネーブル
信号ＣＬＫＥＮ１の信号レベルはサンプリング周期が切
り換わるまでの間、ローレベル状態を維持する。従っ
て、アドレスカウンタ１２１のカウント値が上限値に達
した後、サンプリング周期が切り換わるまでの間、アド
レスカウンタ１２１にクロックＣＬＫＤが入力されるこ
とはない。このように、本実施形態においては、アドレ
スカウンタ１２１の前段にＡＮＤゲートＡＮＤ１を設
け、クロックＣＬＫＤとクロックイネーブル信号ＣＬＫ
ＥＮ１との論理積をアドレスカウンタ１２１に入力する
ことにより、第１アドレス制御回路１２０の出力を所定
期間禁止状態としている。なお、第１アドレス制御回路
１２０の出力を所定期間禁止状態とする方法は、その他
様々な方法があるが、本発明の趣旨とは直接関係がない
ため説明を省略する。

【００２５】一方、第２アドレス制御回路１４０は、残
響時間の設定値「１．０」に対応したアドレスカウンタ
１４１のインクリメント値（図４参照）を受け取ると、
アドレスカウンタ１４１のカウント値の初期値（本実施
形態では、初期値「１」）及び上限値（本実施形態で
は、上限値「ｎ」）をレジスタ１４１ａに設定すると共
に、該インクリメント値をアドレスカウンタ１４１ｂに
供給する。ここで、残響時間の設定値「１．０」に対応
するインクリメント値は１である。従って、第２アドレ
ス制御回路１４０は、クロックＣＬＫＣ入力毎にアドレ
スカウンタ１４１のカウント値を１ずつインクリメント
すべく、インクリメント値１をアドレスカウンタ１４１
の加算器１４１ｂに出力する。

【００２６】加算器１４１ｂは、クロックＣＬＫＣに同
期してレジスタ１４１ａから供給されるデータにインク
リメント値１を加算し、加算結果を再びレジスタ１４１
ａに設定する。これにより、アドレスカウンタ１４０の
カウント値はクロックＣＬＫＣ入力毎に１ずつインクリ
メントされ、該カウント値に対応するアドレスデータｃ
ａ１〜ｃａｎが順次係数列記憶手段１３０に供給されて
いく。第２アドレス制御回路１４０がこのような処理を
繰り返し実行することにより、係数列記憶手段１３０か
らセレクタ１６０へＣ１、Ｃ２、Ｃ３、・・・、Ｃｎとい
った係数列（ｎ個の係数）が順次供給される。なお、ア
ドレスカウンタ１４１のカウント値が上限に達した後の
第２アドレス制御回路１４０の動作は、上述した第１ア
ドレス制御回路１２０と同様であるため、説明を省略す
る。

【００２７】セレクタ１６０は、セレクト端子ｓに入力
されるクロックイネーブル信号ＣＬＫＥＮ２の信号レベ
ルに基づき、第１入力端子に入力される係数列記憶手段
からの読み出しデータを出力端子に出力するか、あるい
は第２入力端子に入力される係数「０」に対応するデー
タを出力端子に出力するかを選択する。ここで、残響時
間の設定値が「１．０」に設定された場合におけるクロ
ックイネーブル信号ＣＬＫＥＮ２の信号レベルは、係数
列記憶手段１３０からｎ個の係数列が出力された後にハ
イレベルからローレベルへ切り換わるように設定されて
いる。従って、セレクタ１６０はクロックイネーブル信
号ＣＬＫＥＮ２の信号レベルがハイレベルである期間、
第１入力端子に入力されるデータ（すなわち、係数列記
憶手段１３０から出力される読み出しデータ）を出力端
子に出力し、これにより畳み込み演算手段１７０にはＣ
１、Ｃ２、Ｃ３・・・、Ｃｎといったｎ個の係数列が供給
される（図８及び図１０（ｂ）に示す、残響時間設定値
「１．０」参照）。

【００２８】このようにして、１サンプリング周期の間
に過去ｎ個分のサンプルデータ列Ｄ２ｎ〜Ｄｎ＋１及び
係数列Ｃ１〜Ｃｎが畳み込み演算手段１７０に供給され
ると、畳み込み演算手段１７０は下記数１に示す畳み込
み演算を行い、その結果を出力する。

【数１】 そして、サンプリング周期が切り換わり、新たなサンプ
ルデータがサンプルデータ列記憶手段１１０に入力され
ることにより、前回畳み込み演算に使用されたサンプル
データのうち最も古いサンプルデータがレジスタ１９０
に書き込まれ、該サンプルデータが第１アドレス制御回
路１２０からのラッチ信号に基づき次段のＤＳＰ（図示
略）に入力される。そして、各ＤＳＰの畳み込み演算結
果は図示せぬ加算器により加算され、加算器からその結
果が出力される。

【００２９】ｂ）残響時間の設定値を「２．０」とした
場合 さて、このような演算がＤＳＰ１００によって実行され
ている最中に、残響時間の設定値を「１．０」から
「２．０」へ変更すべき旨の通知が制御部１８０に対し
て行われたとする。これにより、制御部１８０は残響時
間の設定値を変更すべく、残響時間設定用レジスタ１５
０から残響時間の設定値「２．０」に対応したアドレス
カウンタ１２１の設定情報と、アドレスカウンタ１４１
のインクリメント値とを読み出し、読み出した情報を対
応するアドレス制御回路に供給する。

【００３０】第１アドレス制御回路１２０は、制御部１
８０から残響時間の設定値「２．０」に対応したアドレ
スカウンタ１２１の設定情報を受け取ると、該設定情報
に基づきカウント値の初期値及び上限値を設定する。こ
こで、前述した残響時間の設定値「１．０」に対応した
アドレスカウンタ１２１の設定情報が「ｎ」であったの
に対し、残響時間の設定値「２．０」に対応したアドレ
スカウンタ１２１の設定情報は図４に示すように「２
ｎ」である。従って、第１アドレス制御回路１２０は残
響時間の設定値「２．０」に対応したアドレスカウンタ
１２１の設定情報を受け取ると、アドレスカウンタ１２
１の初期値を「１」に設定し、上限値を「２ｎ」に設定
する。このようにして、アドレスカウンタ１２１の初期
値を変更した第１アドレス制御回路１２０は、上述した
場合と同様、カウント値が上限値に達するまで入力され
るクロックＣＬＫＤのカウントを行う。そして、第１ア
ドレス制御回路１２０は、クロックＣＬＫＤ入力毎にア
ドレスカウンタ１２１のカウント値を１ずつインクリメ
ントし、該カウント値に対応するアドレスデータｄａ１
〜ｄａ（２ｎ）を順次サンプルデータ列記憶手段１１０
に供給する。第１アドレス制御回路１２０がこのような
処理を繰り返し実行することにより、Ｄ２ｎ、Ｄ２ｎ−
１、Ｄ２ｎ−２、・・・、Ｄ１といったサンプルデータ列
（２ｎ個のサンプルデータ）が畳み込み演算手段１７０
に供給される（図８及び図９（ｃ）に示す、残響時間設
定値「２．０」参照）。

【００３１】一方、第２アドレス制御回路１４０は、残
響時間設定用レジスタ１５０から残響時間の設定値
「２．０」に対応したアドレスカウンタ１４１のインク
リメント値を受け取ると、該インクリメント値をアドレ
スカウンタ１４１ｂに供給する。ここで、残響時間の設
定値「２．０」に対応するインクリメント値は１／２で
ある。従って、第２アドレス制御回路１４０は、クロッ
クＣＬＫＣが２回入力される毎にカウント値を１インク
リメントすべく、インクリメント値１／２をアドレスカ
ウンタ１４１の加算器１４１ｂに出力する。インクリメ
ント値が１（残響時間の設定値「１．０」に対応）から
１／２（残響時間の設定値「２．０」に対応）に変更さ
れると、加算器１４１ｂはクロックＣＬＫＣに同期して
レジスタ１４１ａから供給されるデータに１／２を加算
し、加算結果を再びレジスタ１４１ａに設定する。これ
により、アドレスカウンタ１４１のカウント値はクロッ
クＣＬＫＣが２回入力される毎に１ずつインクリメント
される。

【００３２】第２アドレス制御回路１４０がこのような
処理を繰り返し実行することにより、該カウント値に対
応したアドレスデータｃａ１〜ｃａｎが２クロックＣＬ
ＫＣ入力毎に係数列記憶手段１３０に供給され、これに
より該アドレスデータｃａ１〜ｃａｎに対応したＣ１、
Ｃ２、Ｃ３、・・・、Ｃｎといった係数列（ｎ個の係数）
が順次係数列記憶手段１３０からセレクタ１６０へ供給
されていく。

【００３３】セレクタ１６０は、上述した場合と同様、
セレクト端子ｓに入力されるクロックイネーブル信号Ｃ
ＬＫＥＮ２の信号レベルに基づき、第１入力端子に入力
される係数列記憶手段１３０からの読み出しデータを出
力端子に出力するか、あるいは第２入力端子に入力され
る係数「０」に対応するデータを出力端子に出力するか
を選択する。ここで、残響時間の設定値が「２．０」に
設定された場合におけるクロックイネーブル信号ＣＬＫ
ＥＮ２の信号レベルは、係数列記憶手段１３０から１個
の係数が供給された後にハイレベルからローレベルへと
切り換わり、次の係数が供給されるまでの期間、ローレ
ベルを維持する。従って、セレクタ１６０は、図６に示
すようにクロックイネーブル信号ＣＬＫＥＮ２の信号レ
ベルがハイレベルである期間、第１入力端子に入力され
るデータ（すなわち、係数列記憶手段１３０から出力さ
れる読み出しデータ）を出力端子に出力する一方、クロ
ックイネーブル信号ＣＬＫＥＮ２の信号レベルがローレ
ベルである期間、第２入力端子に入力されるデータ（す
なわち、係数「０」に対応するデータ）を出力端子に出
力する。これにより畳み込み演算手段１７０には、Ｃ
１、０、Ｃ２、０、Ｃ３・・・、０、Ｃｎ、０といった２
ｎ個の係数列が供給されることとなる（図８及び図１０
（ｃ）に示す、残響時間設定値「２．０」参照）。

【００３４】このようにして、１サンプリング周期の間
に過去２ｎ個分のサンプルデータ列Ｄ２ｎ〜Ｄ１及び２
ｎ個の係数列Ｃ１、０、Ｃ２、０、・・・、０、Ｃｎ、０
が畳み込み演算手段１７０に供給されると、畳み込み演
算手段１７０は上述した数１に示す畳み込み演算を行
い、畳み込み演算の結果を後段のＤＳＰに出力する。な
お、畳み込み演算を行った後のＤＳＰの動作は、上述し
た残響時間の設定値を「１．０」とした場合と同様であ
るため、説明を省略する。次に、残響時間の設定値を
「１．０」から「０．５」に変更した場合について説明
する。

【００３５】ｃ）残響時間の設定値を「０．５」とした
場合 残響時間の設定値を「１．０」から「０．５」に変更す
べき旨の通知が制御部１８０に対して行われると、制御
部１８０は残響時間設定用レジスタ１５０から残響時間
の設定値「０．５」に対応したアドレスカウンタ１２１
の設定情報と、アドレスカウンタ１４１のインクリメン
ト値とを読み出し、読み出した情報を対応するアドレス
制御回路に供給する。

【００３６】図７に示すように、第１アドレス制御回路
１２０は、制御部１８０から残響時間の設定値「０．
５」に対応したアドレスカウンタ１２１の設定情報を受
け取ると、該設定情報に基づきカウント値の初期値及び
上限値を設定する。ここで、残響時間の設定値「１．
０」に対応したアドレスカウンタ１２１の設定情報が
「ｎ」であったのに対し、残響時間の設定値「０．５」
に対応したアドレスカウンタ１２１の設定情報は、図４
に示すように「ｎ／２」である。第１アドレス制御回路
１２０は該設定情報を受け取ると、アドレスカウンタ１
２１の初期値を「１」に設定し、上限値を「ｎ／２」に
設定する。このようにして、アドレスカウンタ１２１の
初期設定が行われた第１アドレス制御回路１２０は、上
述した場合と同様、カウント値が上限値に達するまで入
力されるクロックＣＬＫＤのカウントを行う。第１アド
レス制御回路１２０は、クロックＣＬＫＤ入力毎にアド
レスカウンタ１２１のカウント値を１ずつインクリメン
トし、該カウントに対応したアドレスデータｄａ１〜ｄ
ａ（ｎ／２）を順次サンプルデータ列記憶手段１１０に
供給する。第１アドレス制御回路１２０がこのような処
理を繰り返し実行することにより、Ｄ２ｎ、Ｄ２ｎ−
１、Ｄ２ｎ−２、・・・、Ｄ３ｎ／２＋１といったサンプ
ルデータ列（ｎ／２個のサンプルデータ）が畳み込み演
算手段１７０に供給される（図８及び図９（ａ）に示
す、残響時間設定値「０．５」参照）。

【００３７】一方、第２アドレス制御回路１４０は、残
響時間の設定値「０．５」に対応したアドレスカウンタ
１４１のインクリメント値を受け取ると、該インクリメ
ント値をアドレスカウンタ１４１ｂに供給する。ここ
で、残響時間の設定値「０．５」に対応するインクリメ
ント値は２である。従って、第２アドレス制御回路１４
０は、クロックＣＬＫＣ入力毎にカウント値を２インク
リメントすべく、インクリメント値２をアドレスカウン
タ１４１の加算器１４１ｂに出力する。インクリメント
値が１（残響時間の設定値「１．０」に対応）から２
（残響時間の設定値「０．５」に対応）に変更される
と、加算器１４１ｂはクロックＣＬＫＣに同期してレジ
スタ１４１ａから供給されるデータに２を加算し、加算
結果を再びレジスタ１４１ａに設定する。これにより、
アドレスカウンタ１４１のカウント値はクロックＣＬＫ
Ｃが１回入力される毎に２ずつインクリメントされる。

【００３８】第２アドレス制御回路１４０がこのような
処理を繰り返し実行することにより、該カウント値に対
応したアドレスデータｃａ１、ｃａ３、ｃａ５、・・・、
ｃａ（ｎ−１）が順次係数列記憶手段１３０に供給さ
れ、これにより係数列記憶手段１３０に格納されたｎ個
の係数列のうちの半分の係数、すなわちＣ１、Ｃ３、・・
・、Ｃｎ−３、Ｃｎ−１といった係数列（ｎ／２個の係
数）が順次セレクタ１６０へ供給されていく。

【００３９】セレクタ１６０は、上述した場合と同様、
セレクト端子ｓに入力されるクロックイネーブル信号Ｃ
ＬＫＥＮ２の信号レベルに基づき、第１入力端子に入力
される係数列記憶手段１３０からの読み出しデータを出
力端子に出力するか、あるいは第２入力端子に入力され
る係数「０」に対応するデータを出力端子に出力するか
を選択する。ここで、残響時間の設定値が「０．５」に
設定された場合におけるクロックイネーブル信号ＣＬＫ
ＥＮ２の信号レベルは、係数列記憶手段１３０からｎ／
２個の係数列が出力された後にハイレベルからローレベ
ルへ切り換わるように設定されている。従って、セレク
タ１６０はクロックイネーブル信号ＣＬＫＥＮ２の信号
レベルがハイレベルである期間、第１入力端子に入力さ
れるデータ（すなわち、係数列記憶手段から出力される
読み出しデータ）を出力端子に出力し、これにより畳み
込み演算手段１７０にＣ１、Ｃ３、Ｃ５、・・・、Ｃｎ−
１といったｎ／２個の係数列が供給される（図８及び図
１０（ａ）に示す、残響時間設定値「０．５」参照）。

【００４０】畳み込み演算手段１７０は、サンプルデー
タ列記憶手段１３０から供給されるｎ／２個のサンプル
データ列Ｄ２ｎ〜Ｄ３ｎ／２＋１に対して上述したｎ／
２個の係数列Ｃ１、Ｃ３、Ｃ５、・・・、Ｃｎ−１の畳み
込みを行い、畳み込み演算の結果を後段のＤＳＰに出力
する。なお、畳み込み演算を行った後のＤＳＰの動作
は、上述した場合と同様であるため、説明を省略する。

【００４１】以上説明したように、本実施形態に係るＤ
ＳＰ１００によれば、係数列記憶手段１３０に格納され
ている係数列の書き換えを行うことなく、係数列の読み
出しアドレスを制御することにより、残響時間の設定を
変更することができる。このため、迅速に残響時間の設
定変更を行うことができる。

【００４２】Ｂ．その他 以上説明した本実施形態では、残響時間の最大設定値を
「２．０」とした場合を例に説明を行ったが、勿論これ
に限定する趣旨ではなく、「３．０」、「４．０」、・・
・等残響時間の最大設定値を「２．０」以上に設定する
ことも可能である。このように残響時間の最大設定値を
「ｋ」（ｋ＞２）と設定した場合には、前述したように
サンプルデータ列記憶手段１１０にｋｎ個のサンプルデ
ータ列Ｄ１〜Ｄｋｎを格納すると共に、１サンプリング
周期の間に最大ｋｎ個のサンプルデータ列の読み出しを
可能とすべく、各アドレス制御回路に入力されるクロッ
クＣＬＫの周波数を変更する。このように構成すること
で、残響時間の最大設定値を「２．０」以上に設定する
ことが可能となる。また、本実施形態では、残響時間の
設定値を「１．０」に設定した場合、「２．０」に設定
した場合、「０．５」に設定した場合、以上３通りの設
定を行った場合について説明したが、例えば図４に示す
ように「０．６７」、「１．５」等様々な残響時間の設
定値を設けることができる。ここで、残響時間の設定値
「０．６」に対応するインクリメント値３／２は、例え
ば第ｎ番目のクロック入力に対してアドレス値を１イン
クリメントし、第（ｎ＋１）番目のクロック入力に対し
てアドレス値を２インクリメントする等の情報である。
このように、係数列記憶手段１３０に対する読み出しア
ドレスのインクリメント値を制御することにより、様々
な残響時間を設定することができる。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
デジタル信号処理回路を制御する制御系の負担を増大さ
せることなく、迅速かつ確実に入力信号に付与する音響
効果を時間的に変化させることができるという効果があ
る。

【図面の簡単な説明】

【図１】 この発明の本実施形態におけるＤＳＰ１００
の構成を示すブロック図である。

【図２】 （ａ）は、サンプルデータ列記憶手段１１０
を説明するための図であり、（ｂ）は、係数列記憶手段
１３０を説明するための図である。

【図３】 アドレスカウンタ１４１の構成を示す図であ
る。

【図４】 残響時間設定用レジスタ１５０を説明するた
めの図である。

【図５】 同実施形態におけるＤＳＰ１００の動作を示
すタイムチャートである。

【図６】 同実施形態におけるＤＳＰ１００の動作を示
すタイムチャートである。

【図７】 同実施形態におけるＤＳＰ１００の動作を示
すタイムチャートである。

【図８】 各残響時間設定値におけるサンプルデータ列
と係数列との対応関係を示した図である。

【図９】 畳み込み演算に使用されるサンプルデータ列
を各残響時間設定値毎に示した図である。

【図１０】 畳み込み演算に使用される係数列を各残響
時間設定値毎に示した図である。

【図１１】 従来のＤＳＰ３００の構成を示すブロック
図である。

【符号の説明】

１００・・・ＤＳＰ、１３０・・・係数列記憶手段、１
４０・・・第２アドレス制御回路、１４１・・・アドレ
スカウンタ、１５０・・・残響時間設定用レジスタ、１
７０・・・畳み込み演算手段。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一定のサンプリング周期毎に入力される
   サンプルデータ列を記憶するサンプルデータ列記憶手段
   と、 係数列を記憶する係数列記憶手段と、 前記サンプルデータ列記憶手段に記憶された最近のサン
   プルデータ列であって、指定された残響時間に応じた期
   間内のサンプルデータ列と、前記係数列記憶手段に記憶
   されている係数列のうち指定された残響時間に応じた係
   数列との畳み込み演算を行う畳み込み演算手段とを具備
   することを特徴とするデジタル信号処理回路。
2. 【請求項２】 前記畳み込み演算手段は、 指定された残響時間に応じた期間内のサンプルデータ列
   の個数が前記係数列記憶手段に記憶されている係数列の
   個数よりも多い場合には、前記係数列記憶手段に記憶さ
   れている係数列に０を補間することにより、ほぼ均等な
   時間間隔で並ぶ係数列を構成し、この構成した係数列を
   用いてサンプルデータに対する畳み込みを行う一方、 指定された残響時間に応じた期間内のサンプルデータ列
   の個数が前記係数列記憶手段に記憶されている係数列の
   個数よりも少ない場合には、前記係数列記憶手段に記憶
   されている係数列の中からサンプルデータに乗算する係
   数列をほぼ均等な時間間隔で並ぶように選択し、選択し
   た係数列を用いてサンプルデータ列に対する畳み込みを
   行うことを特徴とする請求項１に記載のデジタル信号処
   理回路。
3. 【請求項３】 一定のサンプリング周期毎に入力される
   サンプルデータ列を連続したアドレスが割り当てられた
   複数の記憶領域に順次記憶するサンプルデータ列記憶手
   段と、 係数列を構成する各係数を連続したアドレスが割り当て
   られた複数の記憶領域に記憶する係数列記憶手段と、 各サンプリング周期において、指定された残響時間に応
   じた範囲の読み出しアドレスを順次出力し、前記サンプ
   ルデータ列記憶手段からサンプルデータ列を読み出すサ
   ンプルデータアドレス制御手段と、 各サンプリング周期において、指定された残響時間に応
   じた時間勾配でほぼ単調に増加する読み出しアドレスを
   順次出力し、前記係数列記憶手段から係数を読み出す係
   数アドレス制御手段と、 前記サンプルデータアドレス制御手段によって読み出さ
   れたサンプルデータ列と、前記係数アドレス制御手段に
   よって読み出された係数列との畳み込み演算を行う畳み
   込み演算手段とを具備することを特徴とするデジタル信
   号処理回路。