JPH04205376A - 移動平均回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は移動平均回路に関し、詳しくは、回路構成の簡
素化に関する。

〈従来の技術〉 デジタル信号処理計測器における重要な基本機能の一つ
に、移動平均演算がある。

移動平均とは、平均化データ数の数たけ連続サンプリン
グされたデータを累算してその結果を平均化データ数で
割ったものであり、式で表すと、ｔ；時間 Ｎ：平均化データ数 となる。

ここで、演算は入力データか入力される度に実行しなけ
ればならないので入力データのサンプリング周期内で終
了させる必要がある。また、平均化データ数の数たけ過
去のデータを保持しておかなければならない。

第４図はこのような移動平均回路の従来例である。図に
おいて、１〜４は入力データを保持するためのレジスタ
、５はレジスタ１〜４に保持されるデータを選択するマ
ルチプレクサ、６は累算器を構成する加算器、７は累算
器を構成するレジス夕、８は累算結果を出力するための
レジスタ、９は１．　、／　Ｎ　−１／　２°に相当す
る割算（ｎビットシフト）を行うシフタである。

入力データはレジスタ１のＳ端子に加えられてレジスタ
】のＳ端子はマルチプレクサ５に接続されると共にレジ
スタ２のＳ端子に接続され、該レジスタ２のＳ端子はマ
ルチプレクサ５に接続されると共にレジスタ３のＳ端子
に接続され、該レジスタ３のＳ端子はマルチプレクサ５
に接続されると共にレジスタ４のＳ端子に接続され、該
レジスタ４のＳ端子はマルチプレクサ５に接続されてい
る。これらレジスタ１〜４のクロック端子には入力クロ
ックが与えられている。マルチプレクサ５のＳ端子には
２ビツトのデータセレクト信号が与えられて、４入力の
うちの１つをセレクトして出力する。該マルチプレクサ
５の出力端子は加算器６のＳ端子に接続されている。該
加算器６の出力端子はレジスタ７のＳ端子及びレジスタ
８のＳ端子に接続されている。レジスタ７のＳ端子は加
算器６のＡ端子にフィードバックされて接続され、Ｒ端
子には累算器リセット信号が与えられ、クロック端子に
は累算器クロックが与えられている。

レジスタ８のＳ端子はシフタ９に接続され、クロック端
子には出力クロックか与えられている。

第５図は第４図の動作を説明するタイミングチャートで
ある。図において、（Ａ）は（Ｂ）の入力データの基準
クロックを表している。（Ｃ）はレジスタ１の出力を表
し、（Ｄ）はレジスタ２の出力を表し、（Ｅ）はレジス
タ３の出力を表し、（Ｆ）はレジスタ４の出力を表して
いる。（Ｇ）はマルチプレクサ５切換クロツクを表し、
（Ｈ）はマルチプレクサ５の出力を表している。（１）
はレジスタ７の出力を表し、（Ｊ）は加算器６の出力を
表している。（Ｋ）はレジスタ７に与えられるクロック
であり、（Ｌ）は該レジスタ７に与えられる累算器リセ
ット信号を表している。（Ｍ）はレジスタ８に与えられ
る出力クロックを表し、（Ｎ）は該レジスタ８の出力を
表し、（０）はシフタ９の出力を表している。

〈発明が解決しようとする課題〉 しかし、一般には平均化データ数Ｎとして５１２゜ＬＯ
２４，２０４８等の値がよく用いられるために、従来の
回路構成では入力データを保持するレジスタ及びマルチ
プレクサの回路が大規模になってしまうという問題があ
る。

本発明はこのような点に鑑みてなされたものであり、そ
の目的は、回路構成の簡素な移動平均回路を提供するこ
とにある。

く課題を解決するための手段〉 上記課題を解決する本発明は、 入力データを平均化データ数分保持てきる容量を有する
メモリ、該メモリに与えるアドレスを発生するアドレス
発生手段２該メモリから読み出されるデータを交互に一
時的に保持する１対のレジスタ、前記メモリからの出力
データを保持するレジスタとて構成されるデータ遅延回
路と、該データ遅延回路の出力データの出力を累算する
累算器と、 該累算器の累算結果をビットシフトするシフタ、とて構
成されたことを特徴とするものである。

く作用〉 入力データはデータ遅延回路を構成するメモリの０番地
に格納された後、順次インクリメントされるアドレスに
格納される。各メモリ・アドレスに対しては最初にリー
ド・サイクルが実行され、読み出されたデータは順次累
算器に出力される。

累算器の累算出力はシフタでビットシフトされて移動平
均出力として出力される。

〈実施例〉 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明に係る移動平均回路の一実施例の回路図
であり、第４図と同一の部分には同一の番号を付けてい
る。図において、１０は第４図のレジスタ１〜４及びマ
ルチプレクサ５の機能を有するデータ遅延回路であり、
該データ遅延回路１０の出力端子は加算器６のＳ端子に
接続されている。

第２図は第１図で用いるデータ遅延回路１０の具体例図
である。２０は遅延すべきデータを保持するメモリであ
る。２１はメモリアドレスを発生するアドレスカウンタ
で、その出力端子はメモリ２０のＡ端子に接続されてい
る。２２は入力データのバッファであり、メモリ２０の
Ｉ１０端子に接続されている。該メモリ２０の■１０端
子にはレジスタ２３，２５．２７のＤ端子も接続されて
いる。レジスタ２３のＱ端子はバッファ２４に接続され
、レジスタ２５のＱ端子はバッファ２６に接続されてい
る。これらバッファ２４．２６の出力端子もメモリ２０
のＩ１０端子に接続されている。レジスタ２７のＱ端子
から出力データか出力される。２９は制御回路であり、
メモリ２０のＷＥ端子に書き込みイネーブル信号を与え
、アドレスカウンタ２１及び各レジスタ２３，２５．２
７にクロックを与え、バッファ２２，２４．２６に出力
制御信号を与える。

このようなデータ遅延回路１０において、入力データは
バッファ２２を介してメモリ２０のＩ１０端子に加えら
れる。メモリ２０のＡ端子にはアドレスカウンタ２１か
らアドレスか加えられる。

メモリ２０は該アドレスに従って同一アトレスでの読み
出しと書き込みを交互に繰り返す。レジスタ２３は偶数
番のアドレスでメモリ２０から読み出されたデータを保
持し、レジスタ２５は奇数番のアドレスでメモリ２０か
ら読み出されたデータを保持する。レジスタ２３に保持
されたデータはバッファ２４を介してメモリ２０のＩ１
０端子に加えられ、レジスタ２５に保持されたデータは
・・ッファ２６を介してメモリ２０のＩ１０端子に加え
られる。メモリ２０から読み出された各遅延データはレ
ジスタ２７に入力されて保持された後外部に出力される
。

第３図は第１図及び第２図の動作を説明するタイミング
チャートである。図において、（ａ）は（ｂ）の入力デ
ータの基準クロックを表１．でいる。

（Ｃ）のカウンタ・クロックはアドレスカウンタ２１に
与えられるクロックであり、（ｄ）は該アドレスカウン
タ２１の出力すなわちメモリアドレスを表している。二
こてアドレスは便宜上２ビツトで表現している。メモリ
２０は同一アトレスての読み出しと書き込みを交互に繰
り返す。（ｅ）は該メモリ２０からの読み出しデータを
表し、（ｆ）は該メモリ２０から読み出したデータをレ
ジスタ２７にラッチするためのクロックを表している。

（ｇ）はレジスタ２７から出力される出力データを表し
ている。（ｈ）はレジスタ７の出力を表し、（ｉ）は加
算器６の出力を表している。

（ｊ）はレジスタ７に与えられるクロックを表し、（ｋ
）は該レジスタ７に与えられる累算器リセット信号をを
表している。（１）はレジスタ８に与えられるクロック
を表し、（ｍ）は該レジスタ８の出力を表し、（ｎ）は
シフタ９の出力を表している。

〈発明の効果〉 以上詳細に説明したように、本発明によれば、次のよう
な効果が得られる。

平均化データ数の数だけ過去のデータを保持する手段と
して安価なメモリで構成されたデータ遅延回路を用いて
いるので、簡素な構成の移動平均回路が実現でき、デジ
タル信号処理を行う計測器等に有益である。

【図面の簡単な説明】

第１図は本発明に係る移動平均回路の一実施例の回路図
、 第２図は第１図で用いるデータ遅延回路の具体例図、 第３図は第１図及び第２図の動作を説明するタイミング
チャート、 第４図は移動平均回路の従来例図、 第５図は第４図の動作を説明するタイミングチャートで
ある。 ６・・・加算器　　　　　７・・・レジスタ８・・・レ
ジスタ　　　　９・・シフタ１０・・・データ遅延回路

Claims (1)

1. 【特許請求の範囲】 入力データを平均化データ数分保持できる容量を有する
   メモリ、該メモリに与えるアドレスを発生するアドレス
   発生手段、該メモリから読み出されるデータを交互に一
   時的に保持する１対のレジスタ、前記メモリからの出力
   データを保持するレジスタとで構成されるデータ遅延回
   路と、 該データ遅延回路の出力データの出力を累算する累算器
   と、 該累算器の累算結果をビットシフトするシフタ、とで構
   成されたことを特徴とする移動平均回路。