JP2002110850A - 半導体装置及び半導体装置搭載用配線基板 - Google Patents
半導体装置及び半導体装置搭載用配線基板Info
- Publication number
- JP2002110850A JP2002110850A JP2000301306A JP2000301306A JP2002110850A JP 2002110850 A JP2002110850 A JP 2002110850A JP 2000301306 A JP2000301306 A JP 2000301306A JP 2000301306 A JP2000301306 A JP 2000301306A JP 2002110850 A JP2002110850 A JP 2002110850A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring board
- semiconductor chip
- connection terminal
- external connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
る応力を緩和でき、且つ高密度で接続が可能な半導体装
置及び半導体装置搭載用配線基板を提供することを目的
としている。 【解決手段】Si基板2にドーナツ型の貫通した外堀7
を形成し、低弾性樹脂6で埋め込む。外堀によって囲ま
れたSi基板内上に、BGAパッド3Pを形成し、この
BGAパッド上にBGAボール4を形成する。また、上
記外堀の外側のSi基板上に配線3を形成し、この配線
と上記BGAパッドとをボンディングワイヤー9で接続
することを特徴としている。ベアチップに適用、あるい
はSi製の配線基板に適用してパッケージングする。こ
れによって、アンダーフィルしなくても良好な実装信頼
性が得られる。
Description
半導体装置搭載用配線基板に関するもので、特にSi
(シリコン)半導体チップやSiからなる配線基板に関
するものである。
ようとした場合、半導体チップを形成するSiが低熱膨
張率(5ppm)であるのに対して、実装基板に使われ
る樹脂が大きな熱膨張率(例えばBTレジンの場合17
ppm)を持っているため、両者の間の電気的な接続を
温度変化による応力で壊れないように設計しなければな
らない。この問題は、設計密度が高まって微細化してく
るに従って顕在化してきており、特にフリップチップ技
術を用いたCSP(チップスケールパッケージあるいは
チップサイズパッケージ)においては、深刻な課題とな
っている。
266や特開平11−284099号に記載された技術
においては、半導体チップとの接続をフレキシブル性を
持ったビームリードや金ワイヤーで行い、実装基板との
接続端子である半田ボールは、エラストマーを用いて半
導体チップからの応力が伝わり難くしている。
に開示されているパッケージ構造を示す断面図である。
半導体チップ1と有機絶縁テープ14がエラストマー6
を介して接着されており、半導体チップ1の配線と有機
絶縁テープ14上の配線15との間はボンディングワイ
ヤー9で結線されている。このボンディングワイヤー9
は、樹脂13によって被覆されている。そして、上記有
機絶縁テープ14上の配線15に、BGAボール4が形
成された構造になっている。
成された外部接続端子であるBGAボール4と、半導体
チップ1との間がエラストマー6で隔てられているた
め、実装基板と半導体チップ1の熱膨張差による応力が
緩和できる。
プ1と有機絶縁テープ14との間に大きな熱膨張差があ
るため、その間にエラストマー6を介在させているにも
拘わらず、パッケージの反りを発生させてしまう。外部
接続端子(BGAボール4)は、微細ピッチになるに従
い、その高さの均一性がより厳格に求められてくるばか
りでなく、接続強度も低下してくるため、外部接続端子
に掛かる応力もより小さくすることが必要になってく
る。そのため、上述した構造のパッケージでは、例えば
0.5mm未満の接続ピッチに対応することは困難であ
るのが現状である。
66等の類似する他の公知例においても全く同様であ
り、0.5mm未満の接続ピッチに対して有効な接続構
造を提供する技術は開発されていない。
導体装置及び及び半導体装置搭載用配線基板は、半導体
チップと実装基板との間の熱膨張差による応力により破
壊されるという問題があった。
提案されているが、外部接続端子の狭ピッチ化に充分に
対応するのが困難であるという問題があった。
れたもので、その目的とするところは、半導体チップと
実装基板との間の熱膨張差による応力を緩和でき、且つ
高密度で接続が可能な半導体装置及び半導体装置搭載用
配線基板を提供することにある。
導体装置は、半導体チップと、この半導体チップの回路
形成面側に設けられた外部接続端子と、上記外部接続端
子の周りの上記半導体チップに設けられたドーナツ状の
貫通した外堀と、上記外堀によって囲まれた上記半導体
チップの回路形成面側に設けられ、上記外部接続端子に
電気的に接続された第1の配線と、上記外堀の外側の上
記半導体チップの回路形成面側に設けられ、内部回路に
電気的に接続された第2の配線と、上記第1の配線と上
記第2の配線とを電気的に接続するボンディングワイヤ
ーあるいは蛇行した金属配線層とを具備することを特徴
としている。
は、半導体チップと、この半導体チップの回路形成面の
裏面側に設けられた外部接続端子と、上記外部接続端子
の周りの上記半導体チップに設けられたドーナツ状の貫
通した外堀と、上記外堀によって囲まれた上記半導体チ
ップの回路形成面側に設けられ、当該半導体チップに形
成された貫通穴を介して上記外部接続端子に電気的に接
続された第1の配線と、上記外堀の外側の上記半導体チ
ップの回路形成面側に設けられ、内部回路に電気的に接
続された第2の配線と、上記第1の配線と上記第2の配
線とを電気的に接続するボンディングワイヤーあるいは
蛇行した金属配線層とを具備することを特徴としてい
る。
は、配線基板と、この配線基板に低弾性樹脂により接着
された半導体チップと、上記配線基板と上記半導体チッ
プとの接着部に設けられ、半導体チップの内部回路に電
気的に接続された内部接続端子と、上記配線基板の上記
半導体チップ搭載面の裏面側に設けられた外部接続端子
と、上記外部接続端子の周りの上記配線基板に設けられ
たドーナツ状の貫通した外堀と、上記外堀によって囲ま
れた上記配線基板に形成され、上記外部接続端子に電気
的に接続された第1の配線と、上記外堀の外側の上記配
線基板に形成され、この配線基板に設けられた貫通穴を
介して上記内部接続端子に電気的に接続された第2の配
線と、上記第1の配線と上記第2の配線とを電気的に接
続するボンディングワイヤーあるいは蛇行した金属配線
層とを具備することを特徴としている。
置は、配線基板と、この配線基板に低弾性樹脂により接
着された半導体チップと、上記配線基板と上記半導体チ
ップとの接着部に設けられ、半導体チップの内部回路に
電気的に接続された内部接続端子と、上記配線基板の上
記半導体チップ搭載面の裏面側に設けられた外部接続端
子と、上記外部接続端子の周りの上記配線基板に設けら
れたドーナツ状の貫通した外堀と、上記外堀によって囲
まれた上記配線基板に形成され、貫通穴を介して上記外
部接続端子に電気的に接続された第1の配線と、上記外
堀の外側の上記配線基板に形成され、上記内部接続端子
に電気的に接続された第2の配線と、上記第1の配線と
上記第2の配線とを電気的に接続するボンディングワイ
ヤーあるいは蛇行した金属配線層とを具備することを特
徴としている。
4いずれか1つの項に記載の半導体装置において、前記
外堀の内部は、低弾性樹脂で充填されていることを特徴
とする。
載の半導体装置において、前記外堀の内部の少なくとも
一部が中空であることを特徴とする。
載の半導体装置において、前記低弾性樹脂は、ヤング率
が100KPaから500MPaの間にあることを特徴
とする。
載の半導体装置において、前記低弾性樹脂は、多数の微
小ボイドを含むことを特徴とする。
載用配線基板は、基板本体と、この基板本体の一方の面
側に設けられた外部接続端子と、上記外部接続端子の周
りの上記基板本体に設けられたドーナツ状の貫通した外
堀と、上記外堀によって囲まれた上記基板本体の一方の
面側に形成され、上記外部接続端子に電気的に接続され
た第1の配線と、上記外堀の外側の上記基板本体の一方
の面側に形成され、上記基板本体に設けられた貫通穴を
介して他方の面側に導出された第2の配線と、上記第1
の配線と上記第2の配線とを電気的に接続するボンディ
ングワイヤーあるいは蛇行した金属配線層とを具備し、
上記基板本体の他方の面側に半導体チップが実装される
ことを特徴としている。
搭載用配線基板は、基板本体と、この基板本体の一方の
面側に設けられた外部接続端子と、上記外部接続端子の
周りの上記基板本体に設けられたドーナツ状の貫通した
外堀と、上記外堀によって囲まれた上記基板本体の他方
の面側に形成され、貫通穴を介して上記外部接続端子に
電気的に接続された第1の配線と、上記外堀の外側の上
記基板本体の他方の面側に形成された第2の配線と、上
記第1の配線と上記第2の配線とを電気的に接続するボ
ンディングワイヤーあるいは蛇行した金属配線層とを具
備し、上記基板本体の他方の面側に半導体チップが実装
されることを特徴としている。
たは10に記載の半導体装置搭載用配線基板において、
前記外堀の内部は、低弾性樹脂で充填されていることを
特徴とする。
に記載の半導体装置搭載用配線基板において、前記外堀
の内部の少なくとも一部が中空であることを特徴とす
る。
に記載の半導体装置搭載用配線基板において、前記低弾
性樹脂は、ヤング率が100KPaから500MPaの
間にあることを特徴とする。
に記載の半導体装置搭載用配線基板において、前記低弾
性樹脂は、多数の微小ボイドを含むことを特徴とする。
いは請求項9,10の半導体装置搭載用配線基板は、そ
の外部接続端子が半導体チップあるいは配線基板本体か
ら応力的に解放されており、実装基板の収縮膨張に対応
して追従できるため、極めて信頼性の高い外部との接続
を実現できる。
様に、その外部接続端子が半導体チップ及び配線基板本
体のいずれとも応力的に解放されているため、極めて信
頼性の高い外部との接続を実現できる。更に、外部接続
端子は、上下方向にも柔軟な構造となっているため、テ
ストプローブの接触も低加重で行うことができる。
請求項11の半導体装置搭載用配線基板は、その外部接
続端子が半導体チップあるいは配線基板本体から応力的
に解放されているばかりでなく、低弾性樹脂によって柔
軟に固定されているため、高信頼性な外部との接続を実
現しつつ、実装基板からの脱落を回避することができ
る。
請求項12の半導体装置搭載用配線基板も同様に、その
外部接続端子が半導体チップあるいは配線基板本体から
応力的に解放されているばかりでなく、中空の領域によ
って柔軟に固定されているため、高信頼性な外部との接
続を実現しつつ、実装基板からの脱落を回避することが
できる。
請求項13の半導体装置搭載用配線基板では、外部接続
端子と半導体チップあるいは配線基板本体とを最も効果
的に固定できる。
請求項14の半導体装置搭載用配線基板によれば、ボイ
ド内の空気により体積変化に容易に追従することが可能
となる。
いて図面を参照して説明する。図1(a),(b)はそ
れぞれ、この発明の第1の実施の形態に係る半導体装置
について説明するためのもので、(a)図は断面図、
(b)図は同パッケージのBGAパッド面の概略平面図
であり、(b)図のA−A’線に沿った断面が(a)図
に対応している。
2が、導電性バンプ(内部接続端子)5によりフリップ
チップ接続されている。上記Si配線基板2には、半導
体チップ1との接続点の直下に貫通穴8が形成されてお
り、この貫通穴8内から反対面に配線3が延設されてい
る。また、上記Si配線基板2には、BGAパッド(配
線)3Pが形成されており、その周囲には当該Si配線
基板2を貫通した外堀7が形成され、Si配線基板2の
本体とは分離されている。BGAパッド3P上には、外
部接続端子としてのBGAボール4が設けられている。
上記BGAパッド3PとSi配線基板2の本体の配線3
とは、ボンディングワイヤー9で接続されている。そし
て、上記半導体チップ1とSi配線基板2との間の隙
間、上記BGAパッド3Pの外周の外堀7の中、及び上
記ボンディングワイヤー9の周りにはそれぞれ、低弾性
なエラストマー6,10が配置されている。
配線基板2との間には熱応力が生じないため、この間の
接続は非常に信頼性が高く、更に実装基板との外部接続
端子であるBGAボール4もその外周の外堀7によって
本体と分離されているため、熱応力が解放されて非常に
高い信頼性が得られる。しかも、本実施の形態の半導体
装置は、Si配線基板2に半導体チップと同じ材料(シ
リコン)を用いているため、USP.5,148,26
6や特開平11−284099号のように半導体チップ
と有機配線基板との熱膨張差によるパッケージの反りが
生ずることもない。更に、半導体チップ1とSi配線基
板2との電気的な接続を、貫通穴8内から裏面側に延設
した配線3を用いて行っているため、Si配線基板2の
配線はBGAボール4側のみに形成すれば良い。上記B
GAボール4は、上下方向にも柔軟な構造となっている
ため、テストプローブの接触も低加重で行うことができ
るという効果も得られる。
配線基板(半導体装置搭載用配線基板)2の製造工程を
順次示す断面図である。まず、Siウェハ(Si配線基
板)2にRIE等の異方性の高いエッチングによって貫
通穴8と外堀7を所定の深さまで掘り込んだ後、熱酸化
やCVDによって表面に絶縁層(図示せず)を被覆する
(図2(a))。
ターニングを行って配線3及びBGAパッド3Pを形成
する(図2(b))。上記配線3及びBGAパッド3P
は必要に応じて、多層配線にすることも勿論可能であ
る。
は、上記ウェハ2の表面にパシベーション膜11を被覆
し、選択的に開口して(図2(c))、エラストマー6
を貫通穴8と外堀7の中に埋め込む(図2(d))。
になるように個片化と裏面研磨を行う。ここでは、まず
Si配線基板の外形に合わせて、所定の深さまでダイシ
ング溝12を掘り込んだ後(図2(e))、裏面研削を
行ってSi配線基板を個片化する(図2(f))手法を
用いる場合を例にとって示している。この場合、ダイシ
ング溝12の深さは、少なくとも貫通穴8の底よりも深
く、且つウェハ2の厚さよりも浅いことが必要である。
また、裏面研削は、貫通穴8の底の配線3が露出される
まで行う。
BSG(バックサイドグラインディング)以外にも、化
学的なエッチング手法を用いても構わないし、またそれ
らを組み合わせて用いても良い。また、ダイシングはウ
ェハ加工段階で貫通穴8や外堀7とともに、あるいは同
じ手法で形成しても構わないが、この場合は、ダイシン
グ溝12内にエラストマー6が埋まらないようにマスキ
ング、あるいはエッチアウトする必要がある。
を接続するためにワイヤーボンディングを行った後、エ
ラストマー10を塗布してボンディングワイヤー9を保
護する(図2(g))。これによって、図1(a),
(b)に示したSi配線基板2が完成する。
Si配線基板2の個片化終了後に実施したが、ウェハ加
工段階の最終工程で行っても構わない。
る半導体装置及び半導体装置搭載用配線基板について説
明するための断面図である。この第2の実施の形態で
は、Si配線基板2の配線3及びBGAパッド3Pを半
導体チップ1との接着面側に形成している。このため、
BGAパッド3Pの直上に貫通穴8が配置されることに
なる。また、ボンディングワイヤー9が半導体チップ1
とSi配線基板2との間隙に配置されることになるた
め、当該間隙に充填されるエラストマー6によって、そ
の保護を兼用することが可能である。勿論、第1の実施
の形態のようにボンディングワイヤー9の周りに予めエ
ラストマー10を配置しておいても一向に構わない。一
方、BGAパッド3P面は、Si配線基板2の下地が剥
き出しになるため、絶縁膜による保護を行うことが望ま
しい。但し、実装基板との間に樹脂充填を行うのであれ
ば、この樹脂によって絶縁保護膜を代用することもでき
る。
と同様に、半導体チップ1とSi配線基板2との間には
熱応力が生じないため、この間の接続は非常に信頼性が
高く、更に実装基板との外部接続端子であるBGAボー
ル4もその外周の外堀7によって本体と分離されている
ため、熱応力が解放されて非常に高い信頼性が得られ
る。しかも、半導体チップと有機配線基板との熱膨張差
によるパッケージの反りが生ずることもない。更に、B
GAボール4とSi配線基板2との電気的な接続を、貫
通穴8内から裏面側に延設したBGAパッド3Pを用い
て行っているため、Si配線基板2の配線は半導体チッ
プ1との接着面側のみに形成すれば良い。BGAボール
4は、上下方向にも柔軟な構造となっているため、テス
トプローブの接触も低加重で行うことができる。
は、上記図2(a)〜(g)に示した第1の実施の形態
のSi配線基板2の製造方法に準じた工程で得られるの
は勿論であるが、また、一方、ウェハレベルでパッケー
ジまで形成してしまうことも可能である。
第2の実施の形態に係る半導体装置搭載用配線基板をウ
ェハレベルで製造する工程の一例を示す概念図である。
図4(a)に示すように、前述した図2(a)〜(c)
までの製造方法に準じて、外堀7、貫通穴8、配線3、
BGAパッド3P及びパシベーション膜11が形成され
たSi配線基板2に、ウェハ状態のままワイヤーボンデ
ィングを行って配線3とBGAパッド3P間を接続す
る。その後、更にウェハ状態のままエラストマー6を塗
布して半導体素子1をフリップチップ接続で搭載する
(図4(b))。この際、半導体素子はウェハ状態であ
っても構わないし、また個片の半導体チップであっても
構わない。また、Si配線基板2と半導体素子1の間隙
のエラストマー6は、本実施の形態に示すようにSi配
線基板2と半導体素子1の接続の前に供しても良いし、
その逆にSi配線基板2と半導体素子1の接続の後に充
填しても構わない。
堀7と貫通穴8の中へのエラストマー6の供給は、半導
体素子1とSi配線基板2の間隙充填樹脂で代行してい
るが、事前に供給しておいても一向に構わないし、逆に
最後まで何も充填しなくても良い。
後(図4(c))は、Si配線基板2の裏面を貫通穴8
の底の配線3が露出するまで研削あるいはエッチング
し、絶縁保護膜16を形成する(図4(d))。その
後、外部接続端子であるBGAボール4を貫通穴8の直
下に形成し(図4(e))、ダイシングによって個片化
すれば、上記第2の実施の形態の半導体装置搭載用配線
基板が完成する。勿論、BGAボール4の形成と個片化
のどちらを先に行っても構わない。
3,第4の実施の形態に係る半導体装置について説明す
るための断面図である。上述した第1,第2の実施の形
態では、半導体チップ1を低弾性樹脂(エラストマー)
6でSi配線基板2に接着した構造を例にとって説明し
たが、第3,第4の実施の形態の実施の形態では、上記
構造をベアチップに適用したものである。
貫通した外堀7を形成し、この外堀7の内側にBGAボ
ール(外部接続端子)4を形成し、半導体素子本体配線
と当該外部接続端子との間をワイヤーボンディングによ
って接続した構造である。図5は半導体チップ1の回路
形成面側にBGAボール4、BGAパッド3P、ボンデ
ィングワイヤー9及び配線3を形成した例であり、図6
は半導体チップ1の回路形成面の裏面側にBGAボール
4、回路形成面側にBGAパッド3P、ボンディングワ
イヤー9及び配線3を設け、貫通穴8を介してBGAボ
ール4とBGAパッド3Pとの導通を取った例である。
いれば、パッケージ形態にすることなく(すなわちベア
チップで)、実装基板への高信頼性な接続を実現するこ
とが可能である。
も、BGAパッド3Pと配線3との間をボンディングワ
イヤー9で接続した構造で説明したが、当該部分は、例
えば蛇行した金属配線層を用いて接続しても構わない。
要は、外堀7内と本体の間を柔軟に接続できる構造であ
れば良い。
られるエラストマー(低弾性樹脂)6,10は、ヤング
率が100KPaから500MPaの間にある必要があ
り、より望ましくは、100MPa以下である。
中に多数の微小ボイドが存在することが望ましい。これ
は、一般に樹脂材料は弾性率を下げても、体積変化を伴
う変形に対しては剛性を示すためである。また、樹脂中
に多数の微小ボイドを分散させることにより、ボイド内
の空気により体積変化に容易に追従することが可能とな
る。
コンの場合を例にとって説明したが、ガリウム等の他の
半導体材料の場合にも適用できるのは勿論であり、半導
体チップと配線基板の熱膨張係数が近いものであれば異
種の材料であっても良い。
行ったが、この発明は上記各実施の形態に限定されるも
のではなく、実施段階ではその要旨を逸脱しない範囲で
種々に変形することが可能である。また、上記各実施の
形態には種々の段階の発明が含まれており、開示される
複数の構成要件の適宜な組み合わせにより種々の発明が
抽出され得る。例えば各実施の形態に示される全構成要
件からいくつかの構成要件が削除されても、発明が解決
しようとする課題の欄で述べた課題の少なくとも1つが
解決でき、発明の効果の欄で述べられている効果の少な
くとも1つが得られる場合には、この構成要件が削除さ
れた構成が発明として抽出され得る。
ば、半導体チップと実装基板との間の熱膨張差による応
力を緩和でき、且つ高密度で接続が可能な半導体装置及
び半導体装置搭載用配線基板が得られる。
及び半導体装置搭載用配線基板について説明するための
図。
に用いられるSi配線基板の製造工程を順次示す断面
図。
及び半導体装置搭載用配線基板について説明するための
断面図。
に用いられるSi配線基板をウェハレベルで製造する工
程の一例を示す概念図。
について説明するための断面図。
について説明するための断面図。
図。
Claims (14)
- 【請求項1】 半導体チップと、 この半導体チップの回路形成面側に設けられた外部接続
端子と、 上記外部接続端子の周りの上記半導体チップに設けられ
たドーナツ状の貫通した外堀と、 上記外堀によって囲まれた上記半導体チップの回路形成
面側に設けられ、上記外部接続端子に電気的に接続され
た第1の配線と、 上記外堀の外側の上記半導体チップの回路形成面側に設
けられ、内部回路に電気的に接続された第2の配線と、 上記第1の配線と上記第2の配線とを電気的に接続する
ボンディングワイヤーあるいは蛇行した金属配線層とを
具備することを特徴とする半導体装置。 - 【請求項2】 半導体チップと、 この半導体チップの回路形成面の裏面側に設けられた外
部接続端子と、 上記外部接続端子の周りの上記半導体チップに設けられ
たドーナツ状の貫通した外堀と、 上記外堀によって囲まれた上記半導体チップの回路形成
面側に設けられ、当該半導体チップに形成された貫通穴
を介して上記外部接続端子に電気的に接続された第1の
配線と、 上記外堀の外側の上記半導体チップの回路形成面側に設
けられ、内部回路に電気的に接続された第2の配線と、 上記第1の配線と上記第2の配線とを電気的に接続する
ボンディングワイヤーあるいは蛇行した金属配線層とを
具備することを特徴とする半導体装置。 - 【請求項3】 配線基板と、 この配線基板に低弾性樹脂により接着された半導体チッ
プと、 上記配線基板と上記半導体チップとの接着部に設けら
れ、半導体チップの内部回路に電気的に接続された内部
接続端子と、 上記配線基板の上記半導体チップ搭載面の裏面側に設け
られた外部接続端子と、 上記外部接続端子の周りの上記配線基板に設けられたド
ーナツ状の貫通した外堀と、 上記外堀によって囲まれた上記配線基板に形成され、上
記外部接続端子に電気的に接続された第1の配線と、 上記外堀の外側の上記配線基板に形成され、この配線基
板に設けられた貫通穴を介して上記内部接続端子に電気
的に接続された第2の配線と、 上記第1の配線と上記第2の配線とを電気的に接続する
ボンディングワイヤーあるいは蛇行した金属配線層とを
具備することを特徴とする半導体装置。 - 【請求項4】 配線基板と、 この配線基板に低弾性樹脂により接着された半導体チッ
プと、 上記配線基板と上記半導体チップとの接着部に設けら
れ、半導体チップの内部回路に電気的に接続された内部
接続端子と、 上記配線基板の上記半導体チップ搭載面の裏面側に設け
られた外部接続端子と、 上記外部接続端子の周りの上記配線基板に設けられたド
ーナツ状の貫通した外堀と、 上記外堀によって囲まれた上記配線基板に形成され、貫
通穴を介して上記外部接続端子に電気的に接続された第
1の配線と、 上記外堀の外側の上記配線基板に形成され、上記内部接
続端子に電気的に接続された第2の配線と、 上記第1の配線と上記第2の配線を電気的に接続するボ
ンディングワイヤーあるいは蛇行した金属配線層とを具
備することを特徴とする半導体装置。 - 【請求項5】 前記外堀の内部は、低弾性樹脂で充填さ
れていることを特徴とする請求項1乃至4いずれか1つ
の項に記載の半導体装置。 - 【請求項6】 前記外堀の内部の少なくとも一部が中空
であることを特徴とする請求項4に記載の半導体装置。 - 【請求項7】 前記低弾性樹脂は、ヤング率が100K
Paから500MPaの間にあることを特徴とする請求
項5に記載の半導体装置。 - 【請求項8】 前記低弾性樹脂は、多数の微小ボイドを
含むことを特徴とする請求項5に記載の半導体装置。 - 【請求項9】 基板本体と、 この基板本体の一方の面側に設けられた外部接続端子
と、 上記外部接続端子の周りの上記基板本体に設けられたド
ーナツ状の貫通した外堀と、 上記外堀によって囲まれた上記基板本体の一方の面側に
形成され、上記外部接続端子に電気的に接続された第1
の配線と、 上記外堀の外側の上記基板本体の一方の面側に形成さ
れ、上記基板本体に設けられた貫通穴を介して他方の面
側に導出された第2の配線と、 上記第1の配線と上記第2の配線とを電気的に接続する
ボンディングワイヤーあるいは蛇行した金属配線層とを
具備し、 上記基板本体の他方の面側に半導体チップが実装される
ことを特徴とする半導体装置搭載用配線基板。 - 【請求項10】 基板本体と、 この基板本体の一方の面側に設けられた外部接続端子
と、 上記外部接続端子の周りの上記基板本体に設けられたド
ーナツ状の貫通した外堀と、 上記外堀によって囲まれた上記基板本体の他方の面側に
形成され、貫通穴を介して上記外部接続端子に電気的に
接続された第1の配線と、 上記外堀の外側の上記基板本体の他方の面側に形成され
た第2の配線と、 上記第1の配線と上記第2の配線とを電気的に接続する
ボンディングワイヤーあるいは蛇行した金属配線層とを
具備し、 上記基板本体の他方の面側に半導体チップが実装される
ことを特徴とする半導体装置搭載用配線基板。 - 【請求項11】 前記外堀の内部は、低弾性樹脂で充填
されていることを特徴とする請求項9または10に記載
の半導体装置搭載用配線基板。 - 【請求項12】 前記外堀の内部の少なくとも一部が中
空であることを特徴とする請求項10に記載の半導体装
置搭載用配線基板。 - 【請求項13】 前記低弾性樹脂は、ヤング率が100
KPaから500MPaの間にあることを特徴とする請
求項11に記載の半導体装置搭載用配線基板。 - 【請求項14】 前記低弾性樹脂は、多数の微小ボイド
を含むことを特徴とする請求項11に記載の半導体装置
搭載用配線基板。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000301306A JP3772078B2 (ja) | 2000-09-29 | 2000-09-29 | 半導体装置及び半導体装置搭載用配線基板 |
US09/963,639 US6437434B1 (en) | 2000-09-29 | 2001-09-27 | Semiconductor device and semiconductor device mounting interconnection board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000301306A JP3772078B2 (ja) | 2000-09-29 | 2000-09-29 | 半導体装置及び半導体装置搭載用配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002110850A true JP2002110850A (ja) | 2002-04-12 |
JP3772078B2 JP3772078B2 (ja) | 2006-05-10 |
Family
ID=18782864
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000301306A Expired - Fee Related JP3772078B2 (ja) | 2000-09-29 | 2000-09-29 | 半導体装置及び半導体装置搭載用配線基板 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6437434B1 (ja) |
JP (1) | JP3772078B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006080555A (ja) * | 2000-10-20 | 2006-03-23 | Silverbrook Research Pty Ltd | 集積回路キャリヤを製造する方法 |
JP2006080556A (ja) * | 2000-10-20 | 2006-03-23 | Silverbrook Research Pty Ltd | 集積回路キャリヤ |
KR100771873B1 (ko) * | 2006-06-19 | 2007-11-01 | 삼성전자주식회사 | 반도체 패키지 및 그 실장방법 |
US7525193B2 (en) | 2004-05-26 | 2009-04-28 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI245395B (en) * | 2001-11-20 | 2005-12-11 | Advanced Semiconductor Eng | Multi-chip module package device |
TW530363B (en) * | 2001-12-27 | 2003-05-01 | Advanced Semiconductor Eng | Ball grid array package and method for testing the same |
JP4150604B2 (ja) * | 2003-01-29 | 2008-09-17 | 日立マクセル株式会社 | 半導体装置 |
US7118833B2 (en) * | 2003-09-26 | 2006-10-10 | Flipchip International, Llc | Forming partial-depth features in polymer film |
US7126164B2 (en) * | 2003-09-26 | 2006-10-24 | Flipchip International Llc | Wafer-level moat structures |
US20060197232A1 (en) * | 2005-02-25 | 2006-09-07 | National University Of Singapore | Planar microspring integrated circuit chip interconnection to next level |
US7453139B2 (en) * | 2005-12-27 | 2008-11-18 | Tessera, Inc. | Compliant terminal mountings with vented spaces and methods |
JP2010212297A (ja) * | 2009-03-06 | 2010-09-24 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
US9402312B2 (en) * | 2014-05-12 | 2016-07-26 | Invensas Corporation | Circuit assemblies with multiple interposer substrates, and methods of fabrication |
US9741620B2 (en) | 2015-06-24 | 2017-08-22 | Invensas Corporation | Structures and methods for reliable packages |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE508106C2 (sv) * | 1996-12-20 | 1998-08-31 | Asea Atom Ab | Bränslepatron för kokarvattenreaktor innefattande en rotationscell samt en i denna anordnad ångledningskanal |
JP3351706B2 (ja) * | 1997-05-14 | 2002-12-03 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP3152180B2 (ja) | 1997-10-03 | 2001-04-03 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP2000164761A (ja) | 1998-11-27 | 2000-06-16 | Nec Corp | 半導体装置および製造方法 |
-
2000
- 2000-09-29 JP JP2000301306A patent/JP3772078B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-27 US US09/963,639 patent/US6437434B1/en not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006080555A (ja) * | 2000-10-20 | 2006-03-23 | Silverbrook Research Pty Ltd | 集積回路キャリヤを製造する方法 |
JP2006080556A (ja) * | 2000-10-20 | 2006-03-23 | Silverbrook Research Pty Ltd | 集積回路キャリヤ |
JP4528245B2 (ja) * | 2000-10-20 | 2010-08-18 | シルバーブルック リサーチ ピーティワイ リミテッド | 集積回路パッケージ |
JP4658772B2 (ja) * | 2000-10-20 | 2011-03-23 | シルバーブルック リサーチ ピーティワイ リミテッド | 集積回路パッケージを製造する方法 |
US7525193B2 (en) | 2004-05-26 | 2009-04-28 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same |
KR100771873B1 (ko) * | 2006-06-19 | 2007-11-01 | 삼성전자주식회사 | 반도체 패키지 및 그 실장방법 |
Also Published As
Publication number | Publication date |
---|---|
JP3772078B2 (ja) | 2006-05-10 |
US20020038909A1 (en) | 2002-04-04 |
US6437434B1 (en) | 2002-08-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100511728B1 (ko) | 복수의 반도체 칩을 고밀도로 실장할 수 있는 소형 반도체장치 및 그의 제조 방법 | |
US9030029B2 (en) | Chip package with die and substrate | |
KR100432643B1 (ko) | 플립칩형 반도체장치와 그 제조방법 | |
KR100427925B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US8669140B1 (en) | Method of forming stacked die package using redistributed chip packaging | |
TWI360188B (en) | A semiconductor package assembly and methods of fo | |
US6873040B2 (en) | Semiconductor packages for enhanced number of terminals, speed and power performance | |
US20050110156A1 (en) | Wafer level packages for chips with sawn edge protection | |
JP3772078B2 (ja) | 半導体装置及び半導体装置搭載用配線基板 | |
JP2000228420A (ja) | 半導体装置及びその製造方法 | |
EP1471574A2 (en) | Wiring substrate and electronic parts packaging structure | |
US10014240B1 (en) | Embedded component package and fabrication method | |
KR101059629B1 (ko) | 반도체 패키지 제조방법 | |
US8785297B2 (en) | Method for encapsulating electronic components on a wafer | |
JP2005026363A (ja) | 半導体装置とその製造方法 | |
US20080006940A1 (en) | Lead frames, microelectronic devices with lead frames, and methods for manufacturing lead frames and microelectronic devices with lead frames | |
JP4511148B2 (ja) | 半導体装置の製造方法 | |
JP2009182004A (ja) | 半導体装置 | |
KR102058247B1 (ko) | 인쇄회로기판을 이용한 반도체 패키지 | |
KR102040171B1 (ko) | 인쇄회로기판을 이용한 반도체 패키지 | |
US20030025190A1 (en) | Tape ball grid array semiconductor chip package having ball land pad isolated from adhesive, a method of manufacturing the same and a multi-chip package | |
JP2010287859A (ja) | 貫通電極を有する半導体チップ及びそれを用いた半導体装置 | |
JP2002261192A (ja) | ウエハレベルcsp | |
JP3506029B2 (ja) | テープ状配線基板及びそれを用いた半導体装置 | |
JP4917979B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040825 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060207 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060213 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100217 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100217 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110217 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120217 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120217 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130217 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |