JP2002110842A - レジスタアレイおよびその製造方法 - Google Patents
レジスタアレイおよびその製造方法Info
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- JP2002110842A JP2002110842A JP2000300741A JP2000300741A JP2002110842A JP 2002110842 A JP2002110842 A JP 2002110842A JP 2000300741 A JP2000300741 A JP 2000300741A JP 2000300741 A JP2000300741 A JP 2000300741A JP 2002110842 A JP2002110842 A JP 2002110842A
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- Japan
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- register array
- substrate
- conductor pattern
- electrode
- resistor
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- Pending
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Abstract
(57)【要約】
【課題】 レジスタアレイを、高密度実装に対応させ
て、さらに小型化すると、隣接するレジスタ間における
信号のクロストークが大きくなる。 【解決手段】 アルミナ材などの基板の上面に抵抗体15
および導体パターン18を形成し、基板の裏面に形成され
たグランドパターン14と、上面の導体パターン18とを基
板の側面に形成されたパターンを介して電気的に接続す
る。
て、さらに小型化すると、隣接するレジスタ間における
信号のクロストークが大きくなる。 【解決手段】 アルミナ材などの基板の上面に抵抗体15
および導体パターン18を形成し、基板の裏面に形成され
たグランドパターン14と、上面の導体パターン18とを基
板の側面に形成されたパターンを介して電気的に接続す
る。
Description
【０００１】
【発明の属する技術分野】本発明はレジスタアレイおよ
びその製造方法に関し、例えば、チップ型のレジスタア
レイおよびその製造方法に関する。
びその製造方法に関し、例えば、チップ型のレジスタア
レイおよびその製造方法に関する。
【０００２】
【従来の技術】図1に一例を示すようなチップ型のレジ
スタアレイ1が実用化され、ノート型のパーソナルコン
ピュータ、情報端末機器、携帯電話機器などに利用され
ている。なお、図1に示すレジスタアレイ1は、図2に示
すように電極2a-2b間に四つの独立のレジスタを連ねた
ものである。なお、レジスタアレイにおけるレジスタの
連数は任意である。
スタアレイ1が実用化され、ノート型のパーソナルコン
ピュータ、情報端末機器、携帯電話機器などに利用され
ている。なお、図1に示すレジスタアレイ1は、図2に示
すように電極2a-2b間に四つの独立のレジスタを連ねた
ものである。なお、レジスタアレイにおけるレジスタの
連数は任意である。
【０００３】
【発明が解決しようとする課題】レジスタアレイ1を、
高密度実装に対応させて、さらに小型化すると、次のよ
うな問題が発生する。 (1) 隣接するレジスタ間における信号のクロストークが
大きくなり、極端な場合は機器の動作に支障を来たす。 (2) レジスタアレイ1を通過する信号や、遮断されるべ
き信号の周波数が高くなると、クロストークはさらに悪
化し、レジスタアレイ1の実装状態によるインピーダン
ス特性の変化の影響を受け易くなる。
高密度実装に対応させて、さらに小型化すると、次のよ
うな問題が発生する。 (1) 隣接するレジスタ間における信号のクロストークが
大きくなり、極端な場合は機器の動作に支障を来たす。 (2) レジスタアレイ1を通過する信号や、遮断されるべ
き信号の周波数が高くなると、クロストークはさらに悪
化し、レジスタアレイ1の実装状態によるインピーダン
ス特性の変化の影響を受け易くなる。
【０００４】これらの問題は、図3の等化回路に示すよ
うに、隣接するレジスタ間の静電容量Cに起因する。 (3) 高密度実装された場合、レジスタアレイ1の発熱も
無視できなくなる。
うに、隣接するレジスタ間の静電容量Cに起因する。 (3) 高密度実装された場合、レジスタアレイ1の発熱も
無視できなくなる。
【０００５】本発明は、上述の問題を解決するためのも
のであり、隣接するレジスタ間の静電的結合を低減する
ことを目的とする。
のであり、隣接するレジスタ間の静電的結合を低減する
ことを目的とする。
【０００６】また、実装状態によるインピーダンス特性
の変化を少なくすることを他の目的とする。
の変化を少なくすることを他の目的とする。
【０００７】さらに、放熱を良好にすることを他の目的
とする。
とする。
【０００８】
【課題を解決するための手段】本発明は、前記の目的を
達成する一手段として、以下の構成を備える。
達成する一手段として、以下の構成を備える。
【０００９】本発明にかかるレジスタアレイは、独立し
た複数のレジスタを一体化したチップ型のレジスタアレ
イであって、基板の上面に配置された、前記独立した複
数のレジスタそれぞれに対応する抵抗体と、前記抵抗体
の間に、前記抵抗体に沿って配置された導体パターン
と、前記基板の下面に配置され、前記導体パターンと電
気的に接続された電極とを有することを特徴とする。
た複数のレジスタを一体化したチップ型のレジスタアレ
イであって、基板の上面に配置された、前記独立した複
数のレジスタそれぞれに対応する抵抗体と、前記抵抗体
の間に、前記抵抗体に沿って配置された導体パターン
と、前記基板の下面に配置され、前記導体パターンと電
気的に接続された電極とを有することを特徴とする。
【００１０】好ましくは、さらに、前記電極と前記導体
パターンとを電気的に接続するように、前記基板を貫い
て配置された導電体を有することを特徴とする。
パターンとを電気的に接続するように、前記基板を貫い
て配置された導電体を有することを特徴とする。
【００１１】本発明にかかる製造方法は、独立した複数
のレジスタを一体化したチップ型のレジスタアレイの製
造方法であって、基板の上面に、前記独立した複数のレ
ジスタそれぞれに対応する抵抗体を配置し、前記抵抗体
の間に、前記抵抗体に沿って導体パターンを配置し、前
記基板の下面に、前記導体パターンと電気的に接続され
る電極を配置することを特徴とする。
のレジスタを一体化したチップ型のレジスタアレイの製
造方法であって、基板の上面に、前記独立した複数のレ
ジスタそれぞれに対応する抵抗体を配置し、前記抵抗体
の間に、前記抵抗体に沿って導体パターンを配置し、前
記基板の下面に、前記導体パターンと電気的に接続され
る電極を配置することを特徴とする。
【００１２】好ましくは、さらに、前記電極と前記導体
パターンとを電気的に接続する導電体を前記基板を貫い
て配置することを特徴とする。
パターンとを電気的に接続する導電体を前記基板を貫い
て配置することを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の実施形態のチップ
型のレジスタアレイを図面を参照して詳細に説明する。
型のレジスタアレイを図面を参照して詳細に説明する。
【００１４】図4および図5は実施形態のレジスタアレイ
21の主要な構成を説明する図で、図4はレジスタアレイ2
1の上面を、図5はレジスタアレイ21の下面を示してい
る。
21の主要な構成を説明する図で、図4はレジスタアレイ2
1の上面を、図5はレジスタアレイ21の下面を示してい
る。
【００１５】実施形態のレジスタアレイ21は、アルミナ
材などの基板の上面に抵抗体15および導体パターン18が
形成されている。また、基板の裏面に形成されたグラン
ドパターン14と、上面の導体パターン18とは基板の側面
に形成されたパターンを介して電気的に接続されてい
る。さらに、抵抗体15は電極16に、グランドパターン14
は電極17に電気的に接続されている。
材などの基板の上面に抵抗体15および導体パターン18が
形成されている。また、基板の裏面に形成されたグラン
ドパターン14と、上面の導体パターン18とは基板の側面
に形成されたパターンを介して電気的に接続されてい
る。さらに、抵抗体15は電極16に、グランドパターン14
は電極17に電気的に接続されている。
【００１６】抵抗体、電極および導体パターンなどの形
成工程は周知であるから、その詳細説明は省略するが、
抵抗体15は抵抗体ペーストを、導体パターン18およびグ
ランドパターン14はCu系やAgPd系などの導体ペーストを
スクリーン印刷した後、焼成して形成される。なお、導
体パターン18は、両側面を介してグランドプレーン14に
電気的に接続する必要はなく、少なくとも一方の側面を
介してグランドプレーン14に電気的に接続されていれば
よい。
成工程は周知であるから、その詳細説明は省略するが、
抵抗体15は抵抗体ペーストを、導体パターン18およびグ
ランドパターン14はCu系やAgPd系などの導体ペーストを
スクリーン印刷した後、焼成して形成される。なお、導
体パターン18は、両側面を介してグランドプレーン14に
電気的に接続する必要はなく、少なくとも一方の側面を
介してグランドプレーン14に電気的に接続されていれば
よい。
【００１７】図6はレジスタアレイ21の最終的な外観を
示す図で、抵抗体15はガラスペーストなどで形成される
保護膜19に被われている。このようなレジスタアレイ21
を、接地するなど電極17を固定電位に接続して使用する
ことで、レジスタアレイ21の等化回路は図7に示すよう
になる。つまり、抵抗体15と導体パターン18およびグラ
ンドプレーン14との間の静電容量Cgはクロストークに影
響せず、クロストークに起因するのは抵抗体15および電
極16間の静電容量Ccだけである。
示す図で、抵抗体15はガラスペーストなどで形成される
保護膜19に被われている。このようなレジスタアレイ21
を、接地するなど電極17を固定電位に接続して使用する
ことで、レジスタアレイ21の等化回路は図7に示すよう
になる。つまり、抵抗体15と導体パターン18およびグラ
ンドプレーン14との間の静電容量Cgはクロストークに影
響せず、クロストークに起因するのは抵抗体15および電
極16間の静電容量Ccだけである。
【００１８】図1および図6に示すレジスタアレイ1およ
び21が、同一材料で作成され、形状やサイズも同じだと
すると、それらの静電容量CcおよびCの間にはCc<Cの関
係が成り立つ。つまり、レジスタアレイ1に比べて、実
施形態のレジスタアレイ21のクロストークは低減される
ことになる。
び21が、同一材料で作成され、形状やサイズも同じだと
すると、それらの静電容量CcおよびCの間にはCc<Cの関
係が成り立つ。つまり、レジスタアレイ1に比べて、実
施形態のレジスタアレイ21のクロストークは低減される
ことになる。
【００１９】図8は、さらにCcを低減するために、導体
パターン15とグランドプレーン14とを結ぶスルーホール
20を設けた例を示す図である。図8には各導体パターン1
8に一つのスルーホール20を設ける例を示すが、スルー
ホール20の数を増やせば、レジスタ15間の静電容量Ccが
さらに低減され、クロストークもさらに低減される。
パターン15とグランドプレーン14とを結ぶスルーホール
20を設けた例を示す図である。図8には各導体パターン1
8に一つのスルーホール20を設ける例を示すが、スルー
ホール20の数を増やせば、レジスタ15間の静電容量Ccが
さらに低減され、クロストークもさらに低減される。
【００２０】また、実施形態のレジスタアレイ21によれ
ば、導体パターン18およびグランドパターン14により各
レジスタのシールド効果が得られるので、レジスタアレ
イ21の実装状態によるインピーダンス特性の変化も小さ
くなる。
ば、導体パターン18およびグランドパターン14により各
レジスタのシールド効果が得られるので、レジスタアレ
イ21の実装状態によるインピーダンス特性の変化も小さ
くなる。
【００２１】さらに、実施形態のレジスタアレイ21よれ
ば、グランドパターン14による熱伝導によりレジスタア
レイ21の放熱性が向上し、高密度実装された場合の発熱
を低減することができる。
ば、グランドパターン14による熱伝導によりレジスタア
レイ21の放熱性が向上し、高密度実装された場合の発熱
を低減することができる。
【００２２】なお、アルミナ基板（比誘電率約9.5から1
0）の代わりに、ガラス系のセラミックス基板（比誘電
率約5から7）のような誘電率の低い基板を使用すれば、
抵抗体15間の静電容量を減らしてクロストークを減少さ
せることができる。
0）の代わりに、ガラス系のセラミックス基板（比誘電
率約5から7）のような誘電率の低い基板を使用すれば、
抵抗体15間の静電容量を減らしてクロストークを減少さ
せることができる。
【００２３】また、上記では、一つのレジスタアレイ21
を作成する方法を説明したが、面積が大きな基板（また
はグリーンシート）を使用して、一度に複数個のレジス
タアレイを作成した後、それらを分離して個々のレジス
タアレイ21にしてもよい。
を作成する方法を説明したが、面積が大きな基板（また
はグリーンシート）を使用して、一度に複数個のレジス
タアレイを作成した後、それらを分離して個々のレジス
タアレイ21にしてもよい。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
隣接するレジスタ間の静電的結合を低減することができ
る。
隣接するレジスタ間の静電的結合を低減することができ
る。
【００２５】また、実装状態によるインピーダンス特性
の変化を少なくすることができる。
の変化を少なくすることができる。
【００２６】さらに、放熱を良好にすることができる。
【図１】チップ型のレジスタアレイの外観を示す図、
【図２】レジスタアレイの回路を示す図、
【図３】レジスタアレイの等化回路を示す図、
【図４】実施形態のレジスタアレイの主要な構成を説明
する図、
する図、
【図５】実施形態のレジスタアレイの主要な構成を説明
する図、
する図、
【図６】実施形態のレジスタアレイの外観を示す図、
【図７】実施形態のレジスタアレイの等化回路を示す
図、
図、
【図８】実施形態のレジスタアレイの他の構成例を説明
する図である。
する図である。
14 グランドパターン 15 抵抗体 16、17 電極 18 導体パターン 19 保護膜 20 スルーホール 21 レジスタアレイ
Claims (6)
- 【請求項１】 独立した複数のレジスタを一体化したチ
ップ型のレジスタアレイであって、 基板の上面に配置された、前記独立した複数のレジスタ
それぞれに対応する抵抗体と、 前記抵抗体の間に、前記抵抗体に沿って配置された導体
パターンと、 前記基板の下面に配置され、前記導体パターンと電気的
に接続された電極とを有することを特徴とするレジスタ
アレイ。 - 【請求項２】 さらに、前記電極と前記導体パターンと
を電気的に接続するように、前記基板を貫いて配置され
た導電体を有することを特徴とする請求項1に記載され
たレジスタアレイ。 - 【請求項３】 使用時に、前記電極は固定電位に接続さ
れることを特徴とする請求項1または請求項2に記載され
たレジスタアレイ。 - 【請求項４】 前記基板はガラス系のセラミックス材で
あることを特徴とする請求項1から請求項3の何れかに記
載されたレジスタアレイ。 - 【請求項５】 独立した複数のレジスタを一体化したチ
ップ型のレジスタアレイの製造方法であって、 基板の上面に、前記独立した複数のレジスタそれぞれに
対応する抵抗体を配置し、 前記抵抗体の間に、前記抵抗体に沿って導体パターンを
配置し、 前記基板の下面に、前記導体パターンと電気的に接続さ
れる電極を配置することを特徴とする製造方法。 - 【請求項６】 さらに、前記電極と前記導体パターンと
を電気的に接続する導電体を前記基板を貫いて配置する
ことを特徴とする請求項5に記載された製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000300741A JP2002110842A (ja) | 2000-09-29 | 2000-09-29 | レジスタアレイおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000300741A JP2002110842A (ja) | 2000-09-29 | 2000-09-29 | レジスタアレイおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002110842A true JP2002110842A (ja) | 2002-04-12 |
Family
ID=18782374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000300741A Pending JP2002110842A (ja) | 2000-09-29 | 2000-09-29 | レジスタアレイおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002110842A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275463A (ja) * | 1993-03-19 | 1994-09-30 | Murata Mfg Co Ltd | 積層型貫通コンデンサアレイ |
| JPH07169649A (ja) * | 1993-12-16 | 1995-07-04 | Tdk Corp | 積層貫通型コンデンサアレイ |
| JPH0935998A (ja) * | 1995-07-21 | 1997-02-07 | Matsushita Electric Ind Co Ltd | 積層貫通コンデンサー |
| JP2874695B1 (ja) * | 1998-01-09 | 1999-03-24 | 株式会社村田製作所 | 積層型電子部品アレイ |
| JPH11162716A (ja) * | 1997-11-28 | 1999-06-18 | Murata Mfg Co Ltd | 積層型電子部品アレイ |
| JPH11162782A (ja) * | 1997-11-21 | 1999-06-18 | Murata Mfg Co Ltd | 積層型電子部品アレイ |
| JP2001307910A (ja) * | 2000-04-25 | 2001-11-02 | Tdk Corp | 積層電子部品アレイ |
-
2000
- 2000-09-29 JP JP2000300741A patent/JP2002110842A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275463A (ja) * | 1993-03-19 | 1994-09-30 | Murata Mfg Co Ltd | 積層型貫通コンデンサアレイ |
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| JP2001307910A (ja) * | 2000-04-25 | 2001-11-02 | Tdk Corp | 積層電子部品アレイ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070724 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20070724 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090713 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090819 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100611 |