JPH11162716A - 積層型電子部品アレイ - Google Patents

Abstract

(57)【要約】 【課題】 必要な素子容量を確保しつつ小型化を図るこ
とが可能で、かつ、クロストークの低減と製造コストの
削減を図ることが可能な積層型電子部品アレイを提供す
る。 【解決手段】 各貫通内部電極パターン３，５，７，９
が１素子分だけ表面に形成された誘電体シート４，６，
８，１０と、グランド内部電極パターン１１が表面に形
成された誘電体シート１２とを、貫通内部電極パターン
とグランド内部電極パターンが誘電体シートを挟んで対
向するように交互に積層して積層体を形成し、この積層
体の側面には入出力外部電極を形成し、端面には共通の
グランド外部電極を形成する。また、ガード用グランド
電極パターン１７〜２２を設け、貫通内部電極パターン
と他の素子の入出力外部電極の間のクロストークを防止
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内部に複数個の電
子部品素子が配置された積層型電子部品アレイに関し、
詳しくは、小型化及び必要な素子容量の確保が可能で、
しかも、製造コストとクロストークの低減を図ることが
可能な積層型電子部品アレイに関する。

【０００２】

【従来の技術および発明が解決しようとする課題】従来
の積層型電子部品アレイの一つに、例えば、図１１及び
図１２に示すような、ノイズフィルタ等に用いられるＲ
Ｃ素子アレイがある。なお、図１１は積層型電子部品ア
レイの全体を示す外観斜視図、図１２は積層型電子部品
アレイを構成する積層体の分解斜視図である。この積層
型電子部品アレイ５０は、図１２に示すように、グラン
ド内部電極パターン５２が表面に形成された誘電体シー
ト５３とパターン未形成の誘電体シート５４を重ね合わ
せた積層体５１を備えるとともに、積層体５１の上面に
形成された４個の抵抗素子用の電極パターン５５，５５
……を備えている。これら抵抗素子用の電極パターン５
５，５５……はマイグレーションや素子特性劣化を防止
するためのエポキシ樹脂などからなる保護膜５６で覆わ
れている。

【０００３】各抵抗素子用の電極パターン５５は、それ
ぞれで１個の抵抗素子を構成するだけでなく、電極パタ
ーン５５それぞれとグランド内部電極パターン５２とで
合計４個のコンデンサ素子を構成しており、積層型電子
部品アレイ５０には、４個のＲＣ素子が並行設置されて
いる。

【０００４】この積層型電子部品アレイ５０は、アレイ
１個を基板に実装すれば、４個のＲＣ素子をまとめて基
板へコンパクトに搭載することができるという特徴を有
している。しかしながら、最近は、このような積層型電
子部品アレイ５０にも、一層の小型化が要求されるに至
っているが、従来の積層型電子部品アレイ５０は、以下
に述べるようないくつかの問題点があり、十分に小型化
を図ることができていないのが実情である。

【０００５】第１に、小型化に伴うパターン形成面積の
縮小により、抵抗素子用の電極パターン５５どうしの間
隔が小さくなり、素子の間のクロストークが増大すると
いう問題点がある。第２に、小型化に伴うパターン形成
面積の縮小により、抵抗素子用の電極パターン５５の寸
法が制限され、抵抗素子の抵抗値（素子容量）や、コン
デンサ素子のキャパシタンス（素子容量）を十分に確保
することが難しいという問題点がある。第３に、積層型
電子部品アレイ５０を製造する場合、まず、積層体５１
を作製した後、積層体５１の表面に抵抗素子用の電極パ
ターン５５及び保護膜５６を印刷形成するので、製造コ
ストが高くなるという問題点がある。

【０００６】本発明は、上記問題点を解決するものであ
り、アレイの小型化及び必要な素子容量の確保が可能
で、しかも、製造コストとクロストークを低減すること
が可能な積層型電子部品アレイを提供することを目的と
する。

【０００７】

【課題を解決するための手段】上記課題を達成するた
め、本発明に係る積層型電子部品アレイは、素子用内部
電極パターンとグランド内部電極パターンが誘電体層を
介して対向するように積層された電子部品素子を複数個
配設してなる積層型電子部品アレイにおいて、素子用内
部電極パターンが１素子分だけ表面に形成された誘電体
シートと、グランド内部電極パターンが表面に形成され
た誘電体シートとを、素子用内部電極パターンとグラン
ド内部電極パターンが誘電体シートを挟んで対向するよ
うにして交互に複数枚積層することにより形成された積
層体を具備するとともに、前記積層体の側面には、素子
用内部電極パターンと導通する各電子部品素子の各入出
力外部電極が、所定の間隔をおいて配設され、積層体の
前記入出力外部電極が配設された側面と直交する端面に
は、グランド内部電極パターンと導通する全電子部品素
子共通のグランド外部電極が配設されていることを特徴
としている。

【０００８】また、請求項２の積層型電子部品アレイ
は、誘電体シートの素子用内部電極パターンの形成面に
は、素子用内部電極パターンを略囲むように、素子用内
部電極パターンと他の素子間のクロストークを防止する
ためのガード用グランド電極パターンが設けられてお
り、前記ガード用グランド電極パターンが前記グランド
外部電極に接続されていることを特徴としている。

【０００９】また、請求項３の積層型電子部品アレイ
は、前記素子用内部電極パターンが略ジグザグ状のパタ
ーン形状を有することを特徴としている。

【００１０】また、請求項４の積層型電子部品アレイ
は、前記素子用内部電極パターンにおける略ジグザグ状
のパターン領域では、素子用内部電極パターンを構成す
るパターンライン間に空隙が存在することを特徴として
いる。

【００１１】また、請求項５の積層型電子部品アレイ
は、前記ガード用グランド電極パターンが、ビアホール
によりグランド内部電極パターンに接続されていること
を特徴としている。

【００１２】

【作用】本発明の積層型電子部品アレイにおいては、電
子部品素子を構成する各素子用内部電極パターン及びそ
れと対向するグランド内部電極パターンが交互に積層さ
れた構成を有しており、各パターン及び誘電体シートの
厚みが小さいため、素子数を増やしても積層体の厚みは
それほど厚くなることがない。また、各誘電体シートに
１素子分の内部電極パターンが配置されているだけであ
るため、積層体を小さくしても、所望の特性を得るため
に必要な寸法の内部電極パターンを十分に形成すること
ができる。したがって、必要な素子容量を確保しつつ、
製品の小型化を図ることが可能になる。

【００１３】また、本発明の積層型電子部品アレイで
は、素子用内部電極パターンの間にグランド内部電極パ
ターンが介在するため、隣接する素子用内部電極パター
ンどうしの電磁的・静電的カップリングが弱められ、電
子部品素子どうしのクロストークを抑制することが可能
になる。

【００１４】また、本発明の積層型電子部品アレイで
は、素子用内部電極パターンを形成した誘電体シートを
重ね合わせることにより積層体を形成することができる
ため、積層体表面に素子用内部電極パターンを後から形
成する工程が不要になるとともに、素子用内部電極パタ
ーンの間の誘電体シートがマイグレーション防止や素子
特性劣化防止の役割を果たすため、保護膜を形成するこ
とが不要となり、製造コストを低減することが可能にな
る。

【００１５】また、請求項２の積層型電子部品アレイの
ように、素子用内部電極パターンを略囲むようにガード
用グランド電極パターンを設け、ガード用グランド電極
パターンをグランド外部電極に接続した構成とした場
合、素子用内部電極パターンと対向する他の素子との電
磁的・静電的カップリングが、ほぼ両者の間に介在する
ガード用グランド電極パターンにより弱められ、クロス
トークがより抑制される。

【００１６】また、請求項３の積層型電子部品アレイの
ように、素子用内部電極パターンを略ジグザグ状のパタ
ーン形状とした場合、パターン形成面積が狭くても、素
子用内部電極パターンの経路を長くすることが可能にな
り、十分な素子容量を確保することが可能になる。な
お、略ジグザグ状のパターン形状とは、素子用内部電極
パターンの経路を長くするために複数の箇所でパターン
を曲折させた種々の形状を意味するものであり、その具
体的な形状に特別の制約はない。

【００１７】また、請求項４の積層型電子部品アレイの
ように、素子用内部電極パターンを構成するパターンラ
イン間に空隙が存在する構成とした場合、素子用内部電
極パターンの自己浮遊キャパシタンスを抑えて、自己イ
ンダクタンスとの並列共振周波数を高周波側へシフトさ
せ、素子の周波数特性を向上させることが可能になる。

【００１８】また、請求項５の積層型電子部品アレイの
ように、各ガード用グランド電極パターンを、ビアホー
ルによりグランド内部電極パターンに接続するようにし
た場合、ガード用グランド電極パターンのアース抵抗が
低くなることから、クロストークをさらに効率よく防止
することが可能になる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を示し
てその特徴とするところをさらに詳しく説明する。 〔実施形態１〕図１はこの実施形態の積層型電子部品ア
レイを構成する積層体の分解斜視図、図２は積層型電子
部品アレイの全体構成を示す斜視図、図３はその底面図
である。

【００２０】図２の積層型電子部品アレイ１を構成する
積層体２は、図１に示すように、抵抗素子用の貫通内部
電極パターン３を表面に形成した誘電体シート４、抵抗
素子用の貫通内部電極パターン５を表面に形成した誘電
体シート６、抵抗素子用の貫通内部電極パターン７を表
面に形成した誘電体シート８、及び、抵抗素子用の貫通
内部電極パターン９を表面に形成した誘電体シート１０
の４枚のシートを、それぞれの下側にグランド内部電極
パターン１１を表面に形成した誘電体シート１２を配し
た状態で積み重ねるとともに、パターン未形成のダミー
用誘電体シート１３を上下両面側に配設することにより
形成されている。なお、この実施形態では、誘電体シー
トとしてセラミックシートを用いている。

【００２１】さらに、図２に示すように、抵抗素子用の
貫通内部電極パターンの貫通方向側の両側面２ａ，２ｂ
には、入出力外部電極１４，１５が各抵抗素子ごとに別
々に合計４個ずつ設けられている。各入出力外部電極１
４，１５は、積層体２の上下両面側にまで回り込むよう
に配設されており、各４個ずつ、積層体２の側面に所定
の間隔をおいて配設されている。そして、図５に示すよ
うに、各貫通内部電極パターン３，５，７，９の引出し
用端部が、対応する入出力外部電極１４，１５に接続さ
れている。

【００２２】また、図２に示すように、積層体２の、抵
抗素子用の貫通内部電極パターンの貫通方向と直交する
方の両側面（両端面）２ｃ，２ｄには、グランド外部電
極１６ａ，１６ｂが設けられている。両グランド外部電
極１６ａ，１６ｂは、図３に示すように、接続部１６ｃ
で結合されて電気的に一つの電極となっているととも
に、図６に示すように、グランド内部電極パターン１１
の引出し用端部が対応するグランド外部電極１６ａ，１
６ｂに接続されている。なお、両グランド外部電極１６
ａ，１６ｂは、必ずしも積層体２上で接続される必要は
なく、接続部１６ｃはときとして不要である。

【００２３】したがって、この実施形態の積層型電子部
品アレイ１の場合、図４に示すように、抵抗素子用の貫
通内部電極パターン３，５，７，９（図５）により４個
の抵抗素子Ｒ１〜Ｒ４が構成されているとともに、各貫
通内部電極パターン３，５，７，９とグランド内部電極
パターン１１及び、その間に配設された誘電体シート
（誘電体層）１２（図１）により４個のコンデンサ素子
Ｃ１〜Ｃ４が各抵抗素子Ｒ１〜Ｒ４と接続された状態で
構成され、ＲＣ素子アレイとなっている。

【００２４】また、抵抗素子Ｒ１〜Ｒ４用の貫通内部電
極パターンのパターン幅ＬＰは、曲折箇所の多いジグザ
グパターンを容易に形成することができるように８０μ
ｍ以下とされていることが好ましい。なお、幅５０μ
ｍ，厚み１μｍ，長さ６ｍｍ，Ｐｄ：６０％−Ａｇ４０
％のジグザグパターンで約４７Ωの抵抗素子が形成でき
ることが確認されている。この積層型電子部品アレイ１
がＲＣノイズフィルタとして使われた場合、入出力外部
電極１４，１５に到来した信号は、高周波ノイズが抵抗
素子Ｒ、コンデンサ素子Ｃ１〜Ｃ４を通してグランドに
流れることによりノイズ除去が行われる。

【００２５】抵抗素子Ｒ１〜Ｒ４用の各貫通内部電極パ
ターンは、いずれも、所定の位置で曲折した略ジグザグ
状のパターン形状を有しており、その経路が十分に長い
ため、所望の抵抗値（素子容量）やキャパシタンス（素
子容量）を確保することができる。

【００２６】さらに、積層型電子部品アレイ１の場合、
各誘電体シート４，６，８，１０の素子用内部電極パタ
ーンの形成面に、素子用内部電極パターンと他の素子間
のクロストークを防止するためのガード用グランド電極
パターン１７〜２２が形成されている。そして、これら
ガード用グランド電極パターン１７〜２２は、図６に模
式的に示すように、対応するグランド外部電極１６ａ，
１６ｂにそれぞれ接続されている。この実施形態では、
ガード用グランド電極パターンはいずれも、コ字状パタ
ーンに形成されており、貫通内部電極パターンと他の素
子との電磁的・静電的カップリングを十分に抑制するこ
とができるため、顕著なクロストーク防止効果を得るこ
とができる。

【００２７】次に、この実施形態の積層型電子部品アレ
イ１の製造方法の概要を以下に説明する。まず、誘電体
シート用のセラミックグリーンシートの表面に貫通内部
電極パターン及びガード用グランド電極パターン、ある
いはグランド内部電極パターンをスクリーン印刷などに
より形成したものと、ダミー用の誘電体シートに使うパ
ターン未形成のセラミックグリーンシートとを必要枚数
だけ準備する。次に、準備したセラミックグリーンシー
トを、図１に示すような順序で積み重ねてプレスするこ
とにより形成した積層体を焼成した後、入出力外部電極
及びグランド外部電極を形成する。通常、各セラミック
グリーンシートには多数個分のパターンを形成してお
き、プレスして一体化し、個々に切断した後、焼成を行
う。

【００２８】また、この実施形態の積層型電子部品アレ
イ１を基板に実装するにあたっては、積層体２の下面
が、基板の表面の所定の位置に対向するようにセット
し、リフローはんだ法や溶融はんだ法により、入出力外
部電極及びグランド外部電極と基板の回路の接続電極
（図示省略）とを一度にまとめて結合し、電気的結合と
機械的結合の両方を同時に行うことも可能である。

【００２９】以上のような構成となっている実施形態１
の積層型電子部品アレイ１においては、複数個の抵抗素
子Ｒ１〜Ｒ４及びコンデンサ素子Ｃ１〜Ｃ４が積層され
ているとともに、各誘電体シートには１素子分の貫通内
部電極パターンが配設されているだけであるため、パタ
ーン形成面積が小さくても、十分な寸法の内部電極パタ
ーンを形成することが可能になり、所望の素子容量を確
保しつつ、小型化を図ることが可能になる。

【００３０】また、この実施形態の積層型電子部品アレ
イ１においては、貫通内部電極パターンの間に介在する
グランド内部電極パターンにより、隣接する貫通内部電
極パターンどうしの電磁的・静電的カップリングが弱め
られ、素子どうしのクロストークが低減されるととも
に、従来のように積層体表面に貫通内部電極パターンを
後から形成する工程や、マイグレーション・素子特性劣
化などを防止するための保護膜を形成する工程が不要で
あることから、コストダウンを図ることが可能になる。

【００３１】また、この実施形態の積層型電子部品アレ
イ１においては、素子用内部電極パターンの構成材料と
して、Ａｇの割合が２０〜６０重量％の範囲にあるＰｄ
−Ａｇ合金を用いることにより、Ａｇの割合変更による
パターン抵抗の調整が可能となるなどの結果、所望の形
状や特性を有する素子用内部電極パターンを確実に形成
することが可能となる。

【００３２】〔実施形態２〕次に、本発明の他の実施形
態にかかる積層型電子部品アレイについて説明する。図
７は本発明の他の実施形態にかかる積層型電子部品アレ
イの積層体の分解斜視図である。この実施形態２の積層
型電子部品アレイにおいては、図７に示すように、ガー
ド用グランド電極パターン２３〜２８が、実施形態１の
ようにコ字状パターンではなく、二本の直線状パターン
２３ａ〜２８ａから形成されている。なお、その他の部
分に関しては、等価回路も含めて先の実施形態１と同様
の構成を有しているため、図示及び説明を省略する。

【００３３】この実施形態２の積層型電子部品アレイに
おいては、各ガード用グランド電極パターン２３〜２８
の直線状パターン２３ａ〜２８ａの一端がそれぞれグラ
ンド外部電極１６ａ，１６ｂに接続されており、直線状
パターン２３ａ〜２８ａ及びグランド外部電極１６ａ，
１６ｂにより、抵抗素子Ｒ１〜Ｒ４用の貫通内部電極パ
ターンがコ字状に囲まれているので、先の実施形態１の
場合と同様、貫通内部電極パターンと他の素子との電磁
的・静電的カップリングを十分に抑制することが可能に
なり、顕著なクロストーク防止効果を得ることができ
る。

【００３４】〔実施形態３〕図８は本発明のさらに他の
実施形態にかかる積層型電子部品アレイの要部を示す断
面図であって、長手方向に対して直角の方向に切断した
状態を示している。この積層型電子部品アレイにおいて
は、貫通内部電極パターン３のジグザグ状の部分を構成
するパターンラインＬＳ間に空隙ＡＧを介在させてい
る。なお、その他の部分に関しては、等価回路も含めて
先の実施形態１と同様の構成を有しているため、図示及
び説明を省略する。

【００３５】パターンラインＬＳ間に、空隙ＡＧが存在
することにより、貫通内部電極パターンの自己浮遊キャ
パシタンスが少なくなり、自己インダクタンスとの並列
共振周波数が高周波側にシフトすることから、素子の周
波数特性を向上させることができる。

【００３６】〔実施形態４〕図９は本発明のさらに他の
実施形態にかかる積層型電子部品アレイを示す断面図で
ある。この実施形態４の積層型電子部品アレイにおいて
は、図９に示すように、各ガード用グランド電極パター
ン１７〜２２とグランド内部電極パターン１１がビアホ
ール２９により接続されている。なお、その他の部分に
関しては、等価回路も含めて先の実施形態１と同様の構
成を有しているため、図示及び説明を省略する。

【００３７】この実施形態の積層型電子部品アレイのよ
うに、ガード用グランド電極パターン１７〜２２とグラ
ンド内部電極パターン１１をビアホール２９により接続
することにより、ガード用グランド電極パターン１７〜
２２自体のアース抵抗を低下させることが可能となり、
クロストークを効率よく防止することが可能となる。

【００３８】〔実施形態５〕図１０は本発明のさらに他
の実施形態にかかる積層型電子部品アレイの貫通内部電
極パターンを示す斜視図である。この実施形態の積層型
電子部品アレイでは、図１の誘電体シート４の代わりに
図１０（ａ）の誘電体シート３１が、図１の誘電体シー
ト６の代わりに図１０（ｂ）の誘電体シート３３が、図
１の誘電体シート８の代わりに図１０（ｃ）の誘電体シ
ート３５が、図１の誘電体シート１０の代わりに図１０
（ｄ）の誘電体シート３７が用いられている。すなわ
ち、各誘電体シート３１，３３，３５，３７の表面に
は、略直線状の貫通内部電極パターン３０，３２，３
４，３６が配設されているとともに、Ｔ字状のガード用
グランド電極パターン３８〜４５が、略直線状の貫通内
部電極パターン３０，３２，３４，３６を両側から略全
長にわたって挟むように形成されている。なお、その他
の部分に関しては、等価回路も含めて先の実施形態１と
同様の構成を有しているため、図示及び説明を省略す
る。

【００３９】この積層型電子部品アレイにおいても、誘
電体シートの表面を有効に使用することが可能となると
ともに、ガード用グランド電極パターン３８〜４５によ
り、貫通内部電極パターンと他の素子との電磁的・静電
的カップリングを抑制することが可能になり、十分なク
ロストーク防止効果を得ることができる。

【００４０】上記の各実施形態においては、抵抗素子や
コンデンサ素子の数が４個である場合を例にとって説明
したが、アレイ内に配設する素子の数は用途に合わせて
適宜に増減することが可能である。

【００４１】また、上記各実施形態では、電子部品素子
が抵抗素子やコンデンサ素子である場合を例にとって説
明したが、電子部品素子がインダクタンス素子である場
合や、抵抗素子及びインダクタンス素子を兼用する素
子、貫通型のコンデンサ素子である場合にも、本発明を
適用することが可能である。

【００４２】また、上記実施形態では、誘電体（シー
ト）としてセラミック（シート）を用いたが、誘電体と
してはセラミック系のものに限らず、他の材料からなる
ものを用いることも可能である。

【００４３】本発明はさらにその他の点においても上記
実施形態に限定されるものではなく、貫通内部電極パタ
ーン、グランド内部電極パターン、及び各外部電極の具
体的な形状、各パターンの構成材料、積層体における誘
電体シートの積層数や積層形態、アレイの製造方法、そ
の他に関し、発明の要旨の範囲内において、種々の応
用、変形を加えることが可能である。

【００４４】

【発明の効果】本発明（請求項１〜請求項５の各発明）
の積層型電子部品アレイにおいては、複数個の電子部品
素子を積層するとともに、各誘電体シートに１素子分の
内部電極パターンだけを形成するようにしているので、
厚み及び平面面積を小さくして、必要な素子容量を確保
しつつ製品の小型化を図ることができる。また、本発明
の積層型電子部品アレイでは、素子用内部電極パターン
の間にグランド内部電極パターンが介在するため、隣接
する素子用内部電極パターンどうしの電磁的・静電的カ
ップリングが弱められ、電子部品素子どうしのクロスト
ークを抑制することががきる。また、本発明の積層型電
子部品アレイでは、素子用内部電極パターンを形成した
誘電体シートを重ね合わせることにより積層体を形成す
ることができるため、積層体表面に素子用内部電極パタ
ーンを後から形成する工程が不要になるとともに、素子
用内部電極パターンの間の誘電体シートがマイグレーシ
ョン防止や素子特性劣化防止の役割を果たすため、保護
膜を形成することが不要となり、製造コストを低減する
ことができる。

【００４５】また、請求項２の積層型電子部品アレイの
ように、素子用内部電極パターンを略囲むようにガード
用グランド電極パターンを設け、ガード用グランド電極
パターンをグランド外部電極に接続するようにした場
合、素子用内部電極パターンと対向する他の素子との電
磁的・静電的カップリングが、ほぼ両者の間に介在する
ガード用グランド電極パターンにより弱められ、クロス
トークが十分に抑制される。

【００４６】また、請求項３の積層型電子部品アレイの
ように、素子用内部電極パターンを略ジグザグ状のパタ
ーン形状とした場合、パターン形成面積が狭くても、素
子用内部電極パターンの経路を長くすることが可能にな
り、十分な素子容量を確保することができる。

【００４７】また、請求項４の積層型電子部品アレイの
ように、素子用内部電極パターンを構成するパターンラ
イン間に空隙が存在する構成とした場合、素子用内部電
極パターンの自己浮遊キャパシタンスを抑えて、自己イ
ンダクタンスとの並列共振周波数を高周波側へシフトさ
せ、素子の周波数特性を向上させることができる。

【００４８】また、請求項５の積層型電子部品アレイの
ように、ガード用グランド電極パターンを、ビアホール
によりグランド内部電極パターンに接続するようにした
場合、ガード用グランド電極パターンのアース抵抗が低
くなることから、クロストークを効率よく防止すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施形態（実施形態１）にかかる積
層型電子部品アレイを構成する積層体の分解斜視図であ
る。

【図２】本発明の一実施形態（実施形態１）にかかる積
層型電子部品アレイの全体構成を示す斜視図である。

【図３】本発明の一実施形態（実施形態１）にかかる積
層型電子部品アレイの底面図である。

【図４】本発明の一実施形態（実施形態１）にかかる積
層型電子部品アレイの等価回路図である。

【図５】本発明の一実施形態（実施形態１）にかかる積
層型電子部品アレイにおける貫通内部電極系統の接続状
況を示す模式図である。

【図６】本発明の一実施形態（実施形態１）にかかる積
層型電子部品アレイにおけるグランド電極系統の接続状
況を示す模式図である。

【図７】本発明の一実施形態（実施形態２）にかかる積
層型電子部品アレイを構成する積層体の分解斜視図であ
る。

【図８】本発明の一実施形態（実施形態３）にかかる積
層型電子部品アレイを積層体の長手方向に対して直角の
方向に切断した状態を示す要部断面図である。

【図９】本発明の一実施形態（実施形態４）にかかる積
層型電子部品アレイを積層体の長手方向に対して直角の
方向に切断した状態を示す要部断面図である。

【図１０】本発明の一実施形態（実施形態５）にかかる
積層型電子部品アレイの貫通内部電極パターンを示す斜
視図である。

【図１１】従来の積層型電子部品アレイの全体を示す斜
視図である。

【図１２】従来の積層型電子部品アレイを構成する積層
体の分解斜視図である。

【符号の説明】

１ 積層型電子部品アレイ ２ 積層体 ２ａ，２ｂ （積層体の）側面 ２ｃ，２ｄ （積層体の）他の側面 ３，５，７，９ 貫通内部電極パターン ４，６，８，１０，１２ 誘電体シート １１ グランド内部電極パターン １３ ダミー用誘電体シート １４，１５ 入出力外部電極 １６ａ，１６ｂ グランド外部電極 １６ｃ 接続部 １７〜２２ ガード用グランド電極パター
ン ２３〜２８ ガード用グランド電極パター
ン ２３ａ〜２８ａ 直線状パターン ２９ ビアホール ３０，３２，３４，３６ 貫通内部電極パターン ３１，３３，３５，３７ 誘電体シート ３８〜４５ ガード用グランド電極パター
ン ＡＧ 空隙 ＬＳ パターンライン Ｃ１〜Ｃ４ コンデンサ素子 Ｒ１〜Ｒ４ 抵抗素子

Claims (5)

【特許請求の範囲】
1. 【請求項１】素子用内部電極パターンとグランド内部電
   極パターンが誘電体層を介して対向するように積層され
   た電子部品素子を複数個配設してなる積層型電子部品ア
   レイにおいて、 素子用内部電極パターンが１素子分だけ表面に形成され
   た誘電体シートと、グランド内部電極パターンが表面に
   形成された誘電体シートとを、素子用内部電極パターン
   とグランド内部電極パターンが誘電体シートを挟んで対
   向するようにして交互に複数枚積層することにより形成
   された積層体を具備するとともに、 前記積層体の側面には、素子用内部電極パターンと導通
   する各電子部品素子の各入出力外部電極が所定の間隔を
   おいて配設され、 積層体の前記入出力外部電極が配設された側面と直交す
   る端面には、グランド内部電極パターンと導通する全電
   子部品素子共通のグランド外部電極が配設されているこ
   とを特徴とする積層型電子部品アレイ。
2. 【請求項２】誘電体シートの素子用内部電極パターンの
   形成面には、素子用内部電極パターンを略囲むように、
   素子用内部電極パターンと他の素子間のクロストークを
   防止するためのガード用グランド電極パターンが設けら
   れており、 前記ガード用グランド電極パターンが前記グランド外部
   電極に接続されていることを特徴とする請求項１記載の
   積層型電子部品アレイ。
3. 【請求項３】前記素子用内部電極パターンが略ジグザグ
   状のパターン形状を有することを特徴とする請求項１又
   は２記載の積層型電子部品アレイ。
4. 【請求項４】前記素子用内部電極パターンにおける略ジ
   グザグ状のパターン領域では、素子用内部電極パターン
   を構成するパターンライン間に空隙が存在することを特
   徴とする請求項３記載の積層型電子部品アレイ。
5. 【請求項５】前記ガード用グランド電極パターンが、ビ
   アホールによりグランド内部電極パターンに接続されて
   いることを特徴とする請求項１〜４のいずれかに記載の
   積層型電子部品アレイ。