JP2002094585A

JP2002094585A - 受信装置、フィルタ回路制御装置およびそれらの方法

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Publication number: JP2002094585A
Application number: JP2000277323A
Authority: JP
Inventors: Tomonari Yamagata; 智成山縣
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-09-12
Filing date: 2000-09-12
Publication date: 2002-03-29

Abstract

(57)【要約】【課題】変調方式に応じたキャリア再生を短時間かつ
高精度に行うことを可能にする受信装置を提供する。【解決手段】変調された受信信号をキャリア再生して
復号する受信装置であって、前記キャリア再生を行うコ
スタスループ回路１５５を構成し、位相比較信号Ｓ１５
０を増幅して平滑化するループフィルタ回路１３４と、
前記復号した受信信号のエラー検出を行うＢＰＳＫエラ
ー検出回路１６１ａ、ＱＰＳＫエラー検出回路１６１ｂ
および８ＰＳＫエラー検出回路１６１ｃと、前記エラー
検出の結果に基づいて、ループフィルタ回路１３４の前
記増幅のゲインを制御するゲイン制御回路１６２とを有
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の位相変調方
式の信号モジュールを含む信号のキャリア再生および復
号を行う受信装置、フィルタ制御装置およびそれらの方
法に関する。

【０００２】

【従来の技術】無線通信システムでは、送信側で、信号
（情報）をキャリア（搬送波）に乗せる変調が行われ、
受信側で信号が乗せられたキャリアから信号を取り出す
キャリア再生が行われる。変調には種々の方式がある
が、衛星放送などに用いられる方式として、ＰＳＫ(Pha
se Shift Keying)変調がある。ＰＳＫ変調された変調信
号Ｓ（ｔ）は、下記式（１）で表される。

【０００３】

【数１】

【０００４】上記式（１）において、θ(t) は信号（情
報）を位相へ変換したものを表し、ωはキャリアの周波
数を表している。受信装置では、変調信号Ｓ（ｔ）か
ら、θ（ｔ）を取り出し、意味のある信号に変換する復
調を行う。

【０００５】ところで、例えば、図５に示す構成のフレ
ームを単位として信号を送受信するＢＳデジタル放送フ
ォーマットがある。当該フォーマットでは、図５に示す
ように、各フレームＦＬ₁ 〜ＦＬ₈ は１９２シンボルの
ＴＭＣＣ信号と１９２個のパケットとからなる。各パケ
ットは２０３シンボルであり、パケット相互間に４シン
ボルのバースト信号が挿入されている。フレームＦＬ₁
〜ＦＬ₈ で１個のスーパーフレームが構成される。フレ
ームＦＬ₁ のＴＭＣＣ信号には、スーパーフレームの先
頭を示すユニークワードｗ１，ｗ２が格納されている。
フレームＦＬ₂ 〜ＦＬ₈ のＴＭＣＣ信号には、フレーム
の先頭を示すユニークワードｗ１，ｗ３が格納されてい
る。

【０００６】また、当該フォーマットでは、ＴＭＣＣ信
号およびバースト信号の変調方式はＢＰＳＫに固定され
ているが、各パケットの変調方式は例えばＢＰＳＫ(Bin
aryPhase Shift Keying) 、ＱＰＳＫ(Quadrature Phase
Shift Keying) およびＴＣ８ＰＳＫのなかから選択が
できるようになっている。各パケットの変調方式は、２
スーパーフレーム前の対応するフレームのＴＭＣＣ信号
に格納されている。

【０００７】以下、上述したＢＳデジタル放送フォーマ
ットに対応した受信装置におけるキャリア再生について
説明する。図６は、当該受信装置のキャリア再生に係わ
る部分の構成図である。図６に示すように、当該受信装
置のキャリア再生に係わる部分は、例えば、複素乗算回
路５０、位相比較回路５１、ループフィルタ回路５２お
よび数値制御発信回路５３からなるコスタスループ回路
５４と、図５に示すユニークワードｗ１，ｗ２，ｗ３を
検出するユニークワード検出回路５５と、ＴＭＣＣ信号
を検出するＴＭＣＣデコーダ５６と、制御回路５７とを
有する。ここで、ループフィルタ回路５２は、位相比較
回路５１からの位相比較信号の高域成分を除去して位相
比較信号Ｓ５２を生成し、これを数値制御発振回路５３
に出力する。

【０００８】図７は、ループフィルタ回路５２の構成図
である。図７に示すように、ループフィルタ回路５２
は、例えば、係数回路６０，６１、加算回路６２、遅延
回路６３および加算回路６４を有する。ここで、係数回
路６０が直接系を構成し、係数回路６１、加算回路６２
および遅延回路６３が積分系を構成している。係数回路
６０は、位相比較回路５１からの位相比較信号Ｓ５１に
所定の係数を乗算し、その結果である信号Ｓ６０を加算
回路６４に出力する。係数回路６１は、位相比較信号Ｓ
５１に所定の係数を乗算し、その結果である信号Ｓ６１
を加算回路６２に出力する。加算回路６２は、信号Ｓ６
１と信号Ｓ６３とを加算して信号Ｓ６２を生成し、これ
を遅延回路６３および加算回路６４に出力する。遅延回
路６３は、信号Ｓ６２を例えば１クロックサイクル遅延
した信号Ｓ６３を加算回路６２に出力する。加算回路６
４は、信号Ｓ６０と信号Ｓ６２とを加算して位相比較信
号Ｓ５２を生成し、これを図６に示す数値制御発振回路
５３に出力する。図６に示す受信回路では、ループフィ
ルタ回路５２の係数回路６０および６１が行う乗算で用
いる係数の値によって、キャリア再生の定常状態が決定
される。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た従来の受信装置では、ループフィルタ回路５２の係数
回路６０および６１の乗算で用いる係数の値が固定であ
ることから、キャリア再生を高性能に行うことができな
いという問題がある。すなわち、キャリア再生の周波数
引き込み段階では、係数回路６０および６１の係数の値
を大きくして帯域幅を広くすることで、引き込み範囲を
大きくし、引き込み時間を短縮することが望ましい。特
に、変調方式が固定のＴＭＣＣ信号とバースト信号とを
用いて間欠的にキャリア再生を行う場合には、係数回路
６０および６１の係数の値を大きくする必要がある。

【００１０】一方、キャリア再生で周波数引き込んだ後
にデータを復調する段階では、係数回路６０および６１
の係数の値を小さくすることで、引き込み範囲を小さく
し、ノイズの影響を小さくすることが望ましい。このよ
うに、キャリア再生の周波数引き込み段階と周波数引き
込み後とでは、ループフィルタ回路５２の係数回路６０
および６１が用いる最適な係数の値が異なり、従来のよ
うに、当該係数の値を固定にすると、キャリア再生を高
精度に行うことができない。

【００１１】また、前述したように複数の位相シフト変
調方式が採用される場合には、各位相シフト変調方式に
適合した上記係数の値がそれぞれ存在するが、上述した
ように、当該係数の値を固定にすると、全ての位相シフ
ト変調方式に適合したキャリア再生を行うことができな
いという問題がある。

【００１２】本発明は上述した従来技術の問題点に鑑み
てなされ、変調方式に応じたキャリア再生を短時間かつ
高精度に行うことを可能にする受信装置、フィルタ制御
装置およびそれらの方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、第１の発
明の受信装置は、変調された受信信号をキャリア再生し
て復号する受信装置であって、前記キャリア再生を行う
ループ内に設けられ、信号を増幅して平滑化するフィル
タ回路と、前記復号した受信信号のエラー検出を行うエ
ラー検出回路と、前記エラー検出の結果に基づいて、前
記フィルタ回路の前記増幅のゲインを制御するゲイン制
御回路とを有する。

【００１４】第１の発明の受信装置の作用は以下のよう
になる。前記キャリア再生を行うループ内で、フィルタ
回路によって信号が増幅され、平滑化される。また、エ
ラー検出回路によって、復号された受信信号のエラーが
検出される。そして、ゲイン制御回路によって、前記エ
ラー検出の結果に基づいて、前記フィルタ回路の前記増
幅のゲインが制御される。このとき、例えば、前記ゲイ
ン制御回路は、前記受信信号のエラーが小さくなるよう
に、前記ゲインを制御する。

【００１５】また、第１の発明の受信装置は、好ましく
は、前記受信信号が複数の位相シフト変調方式のうち指
定された変調方式でそれぞれ変調された複数の信号モジ
ュールを含む場合に、前記フィルタ回路は、前記受信信
号から得られた位相比較信号を増幅して平滑化し、前記
ゲイン制御回路は、前記複数の信号モジュールの変調方
式に対応して前記フィルタ回路の前記ゲインを制御す
る。

【００１６】また、第１の発明の受信装置は、好ましく
は、前記フィルタ回路は、前記受信信号の位相誤差補正
を行う直接系と、前記受信信号の周波数誤差補正を行う
積分系とを有し、前記ゲイン制御回路は、前記直接系の
ゲインと前記積分系のゲインとをそれぞれ個別に制御す
る。

【００１７】また、第１の発明の受信装置は、好ましく
は、前記受信信号が位相変調されている場合に、前記フ
ィルタ回路は、前記受信信号の位相誤差補正を行うよう
に、前記位相比較信号に所定の係数を乗算する処理を行
う第１の回路モジュールと、前記受信信号の周波数誤差
補正を行うように、前記位相比較信号に対して所定の係
数の乗算処理および積分処理を行う第２の回路モジュー
ルと、前記第１の回路モジュールの処理結果と前記第２
の回路モジュールの処理結果とを加算する加算回路とを
有し、前記ゲイン制御回路は、前記第１の回路モジュー
ルおよび前記第２の回路モジュールが前記乗算処理に用
いる前記係数を制御する。

【００１８】また、第１の発明の受信装置は、好ましく
は、前記ループは、コスタスループである。

【００１９】また、第２の発明の受信装置は、位相変調
された受信信号をキャリア再生して復号する受信装置で
あって、前記受信信号のキャリア再生を行うキャリア再
生回路と、前記キャリア再生された受信信号を復号する
復号回路と、前記復号された受信信号のエラー検出を行
うエラー検出回路とを有し、前記キャリア再生回路は、
前記受信信号とフィードバック信号とを混合する混合回
路と、前記混合の結果に対して位相比較を行って位相比
較信号を生成する位相比較回路と、前記位相比較信号を
所定のゲインで増幅して平滑化するフィルタ回路と、前
記平滑化された位相比較信号に基づいて前記フィードバ
ック信号を生成する数値制御発振回路と、前記エラー検
出の結果に基づいて、前記フィルタ回路のゲインを制御
するゲイン制御回路とを有する。

【００２０】第２の発明の受信装置の作用は以下のよう
になる。キャリア再生回路において、受信信号のキャリ
ア再生が行われる。また、復号回路において、前記キャ
リア再生された受信信号が復号される。そして、エラー
検出回路によって、前記復号された受信信号のエラー検
出が行われる。このとき、キャリア再生回路によるキャ
リア再生は以下のようにして行われる。混合回路によっ
て、受信信号とフィードバック信号とが混合される。そ
して、位相比較回路によって、前記混合の結果に対して
位相比較が行われて位相比較信号が生成される。そし
て、フィルタ回路によって、前記位相比較信号が所定の
ゲインで増幅されて平滑化される。そして、数値制御発
生回路によって、前記平滑化された位相比較信号に基づ
いて前記フィードバック信号が生成される。このとき、
ゲイン制御回路によって、前記エラー検出の結果に基づ
いて、前記フィルタ回路のゲインが制御される。

【００２１】また、第２の発明の受信装置は、好ましく
は、前記ゲイン制御回路は、前記受信信号のエラーが小
さくなるように、前記ゲインを制御する。

【００２２】また、第３の発明のフィルタ制御装置は、
変調された受信信号をキャリア再生して復号する場合
に、前記キャリア再生を行うループ内に設けられ信号を
増幅して平滑化するフィルタ回路を制御するフィルタ回
路制御装置であって、前記復号した受信信号のエラー検
出を行うエラー検出回路と、前記エラー検出の結果に基
づいて、前記フィルタ回路の前記増幅のゲインを制御す
るゲイン制御回路とを有する。

【００２３】また、第３の発明のフィルタ制御装置は、
前記ゲイン制御回路は、前記受信信号のエラーが小さく
なるように、前記ゲインを制御する。

【００２４】また、第４の発明の受信方法は、変調され
た受信信号をキャリア再生して復号する受信方法であっ
て、前記キャリア再生を行うループ内に設けられたフィ
ルタ回路で信号を増幅して平滑化し、前記復号した受信
信号のエラー検出を行い、前記エラー検出の結果に基づ
いて、前記フィルタ回路の前記増幅のゲインを制御す
る。

【００２５】また、第４の発明の受信方法は、好ましく
は、前記受信信号のエラーが小さくなるように、前記ゲ
インを制御する。

【００２６】また、第５の発明の受信方法は、位相変調
された受信信号をキャリア再生して復号する受信装置で
あって、前記受信信号のキャリア再生を行い、前記キャ
リア再生された受信信号を復号し、前記復号された受信
信号のエラー検出を行い、前記キャリア再生を行う際
に、前記受信信号とフィードバック信号とを混合し、前
記混合の結果に対して位相比較を行って位相比較信号を
生成し、フィルタ回路において前記位相比較信号を所定
のゲインで増幅して平滑化し、前記平滑化された位相比
較信号に基づいて前記フィードバック信号を生成し、前
記エラー検出の結果に基づいて、前記フィルタ回路のゲ
インを制御する。

【００２７】また、第６の発明のフィルタ制御方法は、
変調された受信信号をキャリア再生して復号する場合
に、前記キャリア再生を行うループ内に設けられ信号を
増幅して平滑化するフィルタ回路を制御するフィルタ回
路制御方法であって、前記復号した受信信号のエラー検
出を行い、前記エラー検出の結果に基づいて、前記フィ
ルタ回路の前記増幅のゲインを制御する。

【００２８】

【発明の実施の形態】以下、本発明の実施形態に係わる
受信装置について説明する。図１は、本実施形態の受信
装置９０の構成図である。受信装置９０は、例えば、図
５を用いて説明したＢＳデジタルＴＶ放送フォーマット
の信号を受信し、受信信号のキャリア再生、復調および
復号などを行う際に用いられる。

【００２９】図１に示すように、受信装置９０は、例え
ば、入力端子１１０、局部発振回路１１１、同相検波回
路１１２、移相回路１１３、直交検波回路１１４、アナ
ログ増幅回路１１５，１１６、ＬＰＦ回路１１８，１１
９、Ａ／Ｄ変換回路１２０，１２１、発振回路１２２、
補間回路１０₁ ，１０₂ 、複素乗算回路１３０、ロール
オフフィルタ回路１３１，１３２、ＴＣ８ＰＳＫ用位相
比較回路１３３ａ、ＱＰＳＫ用位相比較回路１３３ｂ、
ＢＰＳＫ用位相比較回路１３３ｃ、ループフィルタ回路
１３４、数値制御発振回路１３５、信号変換回路１３
６，１３７、シンボルデコード回路１４５、シンボル再
生回路１４６、ＡＧＣ(Automatic Gain Control)回路１
４７、ＰＷＭ信号生成回路１４８、ローパスフィルタ１
４９、選択回路１５０、ユニークワード検出回路１５
１、制御回路１５３、ＴＭＣＣデコード回路１５４、Ｂ
ＰＳＫエラー検出回路１６１ａ、ＱＰＳＫエラー検出回
路１６１ｂ、８ＰＳＫエラー検出回路１６１ｃおよびゲ
イン制御回路１６２を有する。

【００３０】ここで、ループフィルタ回路１３４が本発
明のフィルタ回路に対応し、ＢＰＳＫエラー検出回路１
６１ａ、ＱＰＳＫエラー検出回路１６１ｂ、８ＰＳＫエ
ラー検出回路１６１ｃが本発明のエラー検出回路に対応
し、ゲイン制御回路１６２が本発明のゲイン制御回路に
対応している。また、図５に示すＴＭＣＣ信号、パケッ
ト、バースト信号がそれぞれ本発明の信号モジュールに
対応している。

【００３１】局部発振回路１１１は、受信信号Ｓ１１０
のキャリアとなる中間周波数の局部発振信号Ｓ１１１を
生成し、これを同相検波回路１１２および移相回路１１
３に出力する。同相検波回路１１２は、局部発振信号Ｓ
１１１と、入力端子１１０から入力された中間周波数の
受信信号Ｓ１１０とを乗算することでキャリアの同相成
分を検波してベースバンドのＩ信号Ｓ１１２を生成し、
これをアナログ増幅回路１１５に出力する。移相回路１
１３は、局部発振回路１１１からの局部発振信号Ｓ１１
１の位相を９０度移相させて局部発振信号Ｓ１１３を生
成し、これを直交検波回路１１４に出力する。直交検波
回路１１４は、局部発振信号Ｓ１１３と、入力端子１１
０から入力されたＱＰＳＫ変調された受信信号Ｓ１１０
とを乗算することでキャリアの直交成分を検波してベー
スバンドのＱ信号Ｓ１１４を生成し、これをアナログ増
幅回路１１６に出力する。

【００３２】アナログ増幅回路１１５は、ＬＰＦ回路１
４９からの増幅率制御信号Ｓ１４９に基づいて、Ｉ信号
Ｓ１１２を増幅してＩ信号Ｓ１１５を生成し、これをＬ
ＰＦ回路１１８に出力する。アナログ増幅回路１１６
は、ＬＰＦ回路１４９からの増幅率制御信号Ｓ１４９に
基づいて、Ｑ信号Ｓ１１４を増幅してＱ信号Ｓ１１６を
生成し、これをＬＰＦ回路１１９に出力する。

【００３３】ＬＰＦ回路１１８は、Ｉ信号Ｓ１１５の高
域成分を除去してＩ信号Ｓ１１８を生成し、これをＡ／
Ｄ変換回路１２０に出力する。ＬＰＦ回路１１９は、Ｑ
信号Ｓ１１６の高域成分を除去してＱ信号Ｓ１１９を生
成し、これをＡ／Ｄ変換回路１２１に出力する。

【００３４】発振回路１２２は、受信信号Ｓ１１０の予
め決められたサンプリング周波数と同じ周波数を持つ発
振信号Ｓ１２２を生成し、これをＡ／Ｄ変換回路１２
０，１２１に出力する。ここで、サンプリング周波数
は、シンボルタイミング再生（キャリア再生）の都合
上、シンボルレートＲｓの２倍より大きくする。

【００３５】Ａ／Ｄ変換回路１２０は、発振回路１２２
からの発振信号Ｓ１２２に基づいて、Ｉ信号Ｓ１１８の
Ａ／Ｄ変換を行ってデジタルのＩ信号１Ｓ２０を生成
し、これを補間回路１０₁ に出力する。Ａ／Ｄ変換回路
１２１は、発振回路１２２からの発振信号Ｓ１２２に基
づいて、Ｑ信号Ｓ１１９のＡ／Ｄ変換を行ってデジタル
のＱ信号Ｓ１２１を生成し、これを補間回路１０₂ に出
力する。

【００３６】補間回路１０₁ は、シンボルデコード回路
１４５が適切なタイミングでシンボルの判定を行えるよ
うに、サンプルタイミング決定回路１１からのサンプリ
ングタイミング決定信号Ｓ１１に基づいてＩ信号Ｓ１２
３の補間処理を行ってＩ信号Ｓ１０₁ を生成する。補間
回路１０₂ は、シンボルデコード回路１４５が適切なタ
イミングでシンボルの判定を行えるように、サンプルタ
イミング決定回路１１からのサンプリングタイミング決
定信号Ｓ１１に基づいてＱ信号Ｓ１２４の補間処理を行
ってＱ信号Ｓ１０₂ を生成する。

【００３７】複素乗算回路１３０は、信号変換回路１３
６，１３７からのキャリア再生用（周波数引き込み並び
に位相同期用）の信号Ｓ１３６，Ｓ１３７を用いて、下
記式（２）に基づいて、Ｉ信号Ｓ１０₁ およびＱ信号Ｓ
１０₂ に対して周波数引き込み処理および位相同期処理
を行い、Ｉ信号Ｓ１３０ａおよびＱ信号Ｓ１３０ｂを生
成する。

【００３８】

【数２】

【００３９】ロールオフフィルタ回路１３１は、Ｉ信号
Ｓ１３０ａに符号間干渉を低減するためのフィルタ処理
を行ってＩ信号Ｓ１３１を生成する。ロールオフフィル
タ回路１３２は、Ｑ信号Ｓ１３０ｂに符号間干渉を低減
するためのフィルタ処理を行ってＱ信号Ｓ１３２を生成
する。Ｉ信号Ｓ１３１およびＱ信号Ｓ１３２は、ＴＣ８
ＰＳＫ用位相比較回路１３３ａ、ＱＰＳＫ用位相比較回
路１３３ｂ、ＢＰＳＫ用位相比較回路１３３ｃ、シンボ
ルデコード回路１４５、シンボル再生回路１４６および
ユニークワード検出回路１５１に出力される。なお、本
実施形態では、ロールオフフィルタ回路１３１，１３２
をコスタスループ１５５内に構成した場合を例示した
が、これらを補間回路１０₁ ，１０₂ の直後に設置して
もよい。

【００４０】ＴＣ８ＰＳＫ用位相比較回路１３３ａは、
ＴＣ８ＰＳＫ方式に基づいて、Ｉ信号Ｓ１３１およびＱ
信号Ｓ１３２によって決まる位相角と当該位相角に最も
近いシンボル点の位相角とを比較し、そのずれを示す位
相比較信号Ｓ１３３ａを選択回路１５０に出力する。Ｑ
ＰＳＫ用位相比較回路１３３ｂは、ＱＰＳＫ方式に基づ
いて、Ｉ信号Ｓ１３１およびＱ信号Ｓ１３２によって決
まる位相角と当該位相角に最も近いシンボル点の位相角
とを比較し、そのずれを示す位相比較信号Ｓ１３３ｂを
選択回路１５０に出力する。ＢＰＳＫ用位相比較回路１
３３ｃは、ＢＰＳＫ方式に基づいて、Ｉ信号Ｓ１３１お
よびＱ信号Ｓ１３２によって決まる位相角と当該位相角
に最も近いシンボル点の位相角とを比較し、そのずれを
示す位相比較信号Ｓ１３３ｃを選択回路１５０に出力す
る。

【００４１】選択回路１５０は、選択信号Ｓ１５３ａに
基づいて、位相比較信号Ｓ１３３ａ，Ｓ１３３ｂおよび
Ｓ１３３ｃのうち一の位相比較信号を選択し、当該選択
した位相比較信号Ｓ１５０をループフィルタ回路１３４
に出力する。

【００４２】ループフィルタ回路１３４は、位相比較信
号Ｓ１５０の高域成分を除去して位相比較信号Ｓ１３４
を生成し、これを数値制御発振回路１３５に出力する。
ループフィルタ回路１３４は、直接系と積分系とを有
し、ゲイン制御回路１６２からの直接系ゲイン制御信号
Ｓ１６２ａに基づいて直接系のゲイン（係数）を設定
し、ゲイン制御回路１６２からの積分系ゲイン制御信号
Ｓ１６２ｂに基づいて積分系のゲイン（係数）を設定す
る。図２は、ループフィルタ回路１３４の構成図であ
る。図２に示すように、係数回路２００，２０１、加算
回路２０２、遅延回路２０３および加算回路２０４を有
する。ここで、係数回路２００が、位相誤差補正を行う
直接系を構成する。また、係数回路２０１、加算回路２
０２および遅延回路２０３が、周波数誤差補正を行う積
分系を構成する。また、係数回路２００が本発明の第１
の回路モジュールに対応し、係数回路２０１が本発明の
第２の回路モジュールに対応し、加算回路２０４が本発
明の加算回路に対応している。

【００４３】係数回路２００は、直接系ゲイン制御信号
Ｓ１６２ａに基づいて設定された係数を位相比較信号Ｓ
１５０に乗算し、その結果である信号Ｓ２０１を加算回
路２０４に出力する。係数回路２０１は、積分系ゲイン
制御信号Ｓ１６２ｂに基づいて設定された係数を位相比
較信号Ｓ１５０に乗算し、その結果である信号Ｓ２０２
を加算回路２０２に出力する。加算回路２０２は、信号
Ｓ２０１と信号Ｓ２０３とを加算して信号Ｓ２０２を生
成し、これを遅延回路２０３および加算回路２０４に出
力する。遅延回路２０３は、信号Ｓ２０２を例えば１ク
ロックサイクル遅延した信号Ｓ２０３を加算回路２０２
に出力する。加算回路２０４は、信号Ｓ２００と信号Ｓ
２０２とを加算して位相比較信号Ｓ１３４を生成し、こ
れを図１に示す数値制御発振回路１３５に出力する。

【００４４】ゲイン制御回路１６２によるループフィル
タ回路１３４のゲイン制御の作用および効果は後述す
る。

【００４５】数値制御発振回路１３５は、オーバーフロ
ーを禁止しない累積加算回路であり、位相比較信号Ｓ１
３４の値に応じてそのダイナミックレンジまでの加算動
作を行って発振状態となり、位相信号Ｓ１３４の値に応
じた発振周波数を持つ信号Ｓ１３５を生成し、これを信
号変換回路１３６，１３７に出力する。すなわち、数値
制御発振回路１３５は、アナログ回路における電圧制御
発振回路（ＶＣＯ）と同じ動作をデジタルで行う。

【００４６】信号変換回路１３６は、例えばＳＩＮ特性
を持つ８ビットの分解能の信号を格納したＲＯＭを有
し、数値制御発振回路１３５からの信号Ｓ１３５に応じ
てＲＯＭから読み出したＳＩＮ特性の信号Ｓ１３６を複
素乗算回路１３０に出力する。信号変換回路１３７は、
例えばＣＯＳ特性を持つ８ビットの分解能の信号を格納
したＲＯＭを有し、数値制御発振回路１３５からの信号
Ｓ１３５に応じてＲＯＭから読み出したＣＯＳ特性の信
号Ｓ１３７を複素乗算回路１３０に出力する。

【００４７】ここで、複素乗算回路１３０、ロールオフ
フィルタ回路１３１，１３２、ＴＣ８ＰＳＫ用位相比較
回路１３３ａ、ＱＰＳＫ用位相比較回路１３３ｂ、ＢＰ
ＳＫ用位相比較回路１３３ｃ、選択回路１５０、ループ
フィルタ回路１３４、数値制御発振回路１３５および信
号変換回路１３６，１３７によってコスタスループ(Cos
tas Loop) 回路１５５が構成される。

【００４８】シンボルデコード回路１４５は、ロールオ
フフィルタ回路１３１および１３２から入力したキャリ
ア再生されたＩ信号Ｓ１３１およびＱ信号Ｓ１３２のシ
ンボルを、所定の対応表を用いて変換するデコード処理
を行い、デコード信号Ｓ１４５をＴＭＣＣデコード回路
１５４、ＢＰＳＫエラー検出回路１６１ａ、ＱＰＳＫエ
ラー検出回路１６１ｂおよび８ＰＳＫエラー検出回路１
６１ｃに出力する。

【００４９】シンボル再生回路１４６は、ロールオフフ
ィルタ回路１３１および１３２から入力したキャリア再
生されたＩ信号Ｓ１３１およびＱ信号Ｓ１３２のシンボ
ルのタイミングを検出し、その結果に応じたシンボル再
生信号Ｓ１４６を補間回路１０₁ および１０₂ に出力す
る。

【００５０】ＡＧＣ回路１４７は、Ａ／Ｄ変換回路１２
０，１２１の後段の回路において安定した適切な振幅を
用いて処理が行えるように、Ｉ信号Ｓ１３１およびＱ信
号Ｓ１３２の振幅値を用いて、アナログ増幅回路１１
５，１１６の増幅率を制御するためのデジタルの増幅率
制御信号Ｓ１４７を例えば８ビットの分解能で生成し、
これをＰＷＭ信号生成回路１４８に出力する。

【００５１】ＰＷＭ信号生成回路１４８は、デジタルの
増幅率制御信号Ｓ１４７を、アナログ信号を得るための
ＰＷＭ信号である増幅率制御信号Ｓ１４８に変換し、こ
れをローパスフィルタ１４９に出力する。ローパスフィ
ルタ１４９は、増幅率制御信号Ｓ１４８の高域成分を除
去して、アナログの増幅率制御信号Ｓ１４９を生成し、
これをアナログ増幅回路１１５および１１６に出力す
る。

【００５２】ユニークワード検出回路１５１は、Ｉ信号
Ｓ１３１およびＱ信号Ｓ１３２に基づいて、図５に示す
ユニークワードｗ１，ｗ２，ｗ３の検出を行い、当該検
出したタイミングを示すユニークワード検出信号Ｓ１５
１を制御回路１５３およびゲイン制御回路１６２に出力
する。

【００５３】制御回路１５３は、ＴＭＣＣデコード回路
１５４からのＴＭＣＣ解析信号Ｓ１５４に基づいて、Ｉ
信号Ｓ１３２およびＱ信号Ｓ１３１の変調方式に対応し
た位相比較信号Ｓ１３３ａ，Ｓ１３３ｂ，Ｓ１３３ｃを
選択するように選択信号Ｓ１５３ａを生成し、これを選
択回路１５０に出力する。このとき、制御回路１５３
は、ユニークワード検出回路１５１からのユニークワー
ド検出信号Ｓ１５１に基づいて、位相比較信号Ｓ１３３
ａ，Ｓ１３３ｂ，Ｓ１３３ｃの選択を切り換えるタイミ
ングを決定する。

【００５４】ＴＭＣＣデコード回路１５４は、シンボル
デコード回路１４５からのデコード信号Ｓ１４５の誤り
訂正処理、ＴＭＣＣ信号の検出および解析処理を行い、
ＴＭＣＣ信号の解析結果を示すＴＭＣＣ解析信号Ｓ１５
４を制御回路１５３、ＢＰＳＫエラー検出回路１６１
ａ、ＱＰＳＫエラー検出回路１６１ｂ、８ＰＳＫエラー
検出回路１６１ｃおよびゲイン制御回路１６２に出力す
る。

【００５５】ＢＰＳＫエラー検出回路１６１ａは、ＴＭ
ＣＣ解析信号Ｓ１５４に基づいて、デコード信号Ｓ１４
５内のＢＰＳＫ変調された部分のエラー検出を行ってＢ
ＰＳＫエラー検出信号Ｓ１６１ａを生成し、これをゲイ
ン制御回路１６２に出力する。ＱＰＳＫエラー検出回路
１６１ｂは、ＴＭＣＣ解析信号Ｓ１５４に基づいて、デ
コード信号Ｓ１４５内のＱＰＳＫ変調された部分のエラ
ー検出を行ってＱＰＳＫエラー検出信号Ｓ１６１ｂを生
成し、これをゲイン制御回路１６２に出力する。８ＰＳ
Ｋエラー検出回路１６１ｃは、ＴＭＣＣ解析信号Ｓ１５
４に基づいて、デコード信号Ｓ１４５内の８ＰＳＫ変調
された部分のエラー検出を行ってＱＰＳＫエラー検出信
号Ｓ１６１ｃを生成し、これをゲイン制御回路１６２に
出力する。

【００５６】ゲイン制御回路１６２は、ユニークワード
検出回路１５１からのユニークワード検出信号Ｓ１５１
と、送信部１５４からのＴＭＣＣ解析信号Ｓ１５４と、
ＢＰＳＫエラー検出回路１６１ａからのＢＰＳＫエラー
検出信号Ｓ１６１ａと、ＱＰＳＫエラー検出回路１６１
ｂからのＱＰＳＫエラー検出信号Ｓ１６１ｂと、８ＰＳ
Ｋエラー検出回路１６１ｃからの８ＰＳＫエラー検出信
号Ｓ１６１ｃとを用いて、ループフィルタ回路１３４の
直接系のゲインを制御する直接系ゲイン制御信号Ｓ１６
２ａと、積分系のゲインを制御する積分系ゲイン制御信
号Ｓ１６２ｂとを生成し、これらをループフィルタ回路
１３４に出力する。

【００５７】図３は、ゲイン制御回路１６２の構成図で
ある。図３に示すように、ゲイン制御回路１６２は、記
憶回路３００、一時記憶回路３０１，３０２，３０３、
比較部３１０，３１１，３１２，３１３、自動調整回路
３２０，３２１，３２２，３２３，３２４，３２５，３
２６，３２７、基準ゲイン値記憶回路３３０，３３１，
３３２，３３３，３３４，３３５，３３６，３３７、加
算回路３４０，３４１，３４２，３４３，３４４，３４
５，３４６，３４７、スイッチ回路３５０，３５１を有
する。

【００５８】記憶回路３００は、ユニークワード検出信
号Ｓ１５１の予め決められた目標値であるユニークワー
ドリファレンスを記憶する。一時記憶回路３０１は、Ｔ
ＭＣＣ解析信号Ｓ１５４が示すタイミングに基づいて、
入力された新たなＢＰＳＫエラー検出信号Ｓ１６１ａを
記憶する。一時記憶回路３０２は、ＴＭＣＣ解析信号Ｓ
１５４が示すタイミングに基づいて、入力された新たな
ＱＰＳＫエラー検出信号Ｓ１６１ｂを記憶する。一時記
憶回路３０３は、ＴＭＣＣ解析信号Ｓ１５４が示すタイ
ミングに基づいて、入力された新たな８ＰＳＫエラー検
出信号Ｓ１６１ｃを記憶する。

【００５９】比較部３１０は、ＴＭＣＣ解析信号Ｓ１５
４が示すタイミングに基づいて、記憶回路３００から読
み出したユニークワードリファレンスと、入力された新
たなユニークワード検出信号Ｓ１５１とを比較し、比較
結果を自動調整回路３２０，３２１に出力する。このと
き、比較部３１０の比較結果は、例えば、入力された新
たなユニークワード検出信号Ｓ１５１とユニークワード
リファレンスとの差分が所定の基準値以内にある場合に
は第１の論理値を示し、当該差分が所定の基準値を越え
た場合に第２の論理値を示す。

【００６０】比較部３１１は、ＴＭＣＣ解析信号Ｓ１５
４が示すタイミングに基づいて、一時記憶回路３０１か
ら読み出したＢＰＳＫエラー検出信号と、入力された新
たなＢＰＳＫエラー検出信号Ｓ１６１ａとを比較し、比
較結果を自動調整回路３２２，３２３に出力する。この
とき、比較部３１１の比較結果は、例えば、入力された
新たなＢＰＳＫエラー検出信号Ｓ１６１ａが示すエラー
レベルが、一時記憶回路３０１から読み出したＢＰＳＫ
エラー検出信号が示すエラーレベルに比べて小さい場合
に第１の論理値を示し、大きい場合に第２の論理値を示
す。

【００６１】比較部３１２は、ＴＭＣＣ解析信号Ｓ１５
４が示すタイミングに基づいて、一時記憶回路３０２か
ら読み出したＱＰＳＫエラー検出信号と、入力された新
たなＱＰＳＫエラー検出信号Ｓ１６１ｂとを比較し、比
較結果を自動調整回路３２４，３２５に出力する。この
とき、比較部３１２の比較結果は、例えば、入力された
新たなＱＰＳＫエラー検出信号Ｓ１６１ｂが示すエラー
レベルが、一時記憶回路３０２から読み出したＱＰＳＫ
エラー検出信号が示すエラーレベルに比べて小さい場合
に第１の論理値を示し、大きい場合に第２の論理値を示
す。

【００６２】比較部３１３は、ＴＭＣＣ解析信号Ｓ１５
４が示すタイミングに基づいて、一時記憶回路３０３か
ら読み出した８ＰＳＫエラー検出信号と、入力された新
たな８ＰＳＫエラー検出信号Ｓ１６１ｃとを比較し、比
較結果を自動調整回路３２６，３２７に出力する。この
とき、比較部３１３の比較結果は、例えば、入力された
新たな８ＰＳＫエラー検出信号Ｓ１６１ｃが示すエラー
レベルが、一時記憶回路３０３から読み出した８ＰＳＫ
エラー検出信号が示すエラーレベルに比べて小さい場合
に第１の論理値を示し、大きい場合に第２の論理値を示
す。

【００６３】自動調整回路３２０は、比較部３１０から
入力した比較結果が第１の論理値を示す場合に、ＴＭＣ
Ｃ／バースト用かつ直接系用の負の一定値を示す自動調
整値を加算回路３４０に出力する。また、自動調整回路
３２０は、比較部３１０から入力した比較結果が第２の
論理値を示す場合に、ＴＭＣＣ／バースト用かつ直接系
用の正の一定値を示す自動調整値を加算回路３４０に出
力する。自動調整回路３２１は、比較部３１０から入力
した比較結果が第１の論理値を示す場合に、ＴＭＣＣ／
バースト用かつ積分系用の負の一定値を示す自動調整値
を加算回路３４１に出力する。また、自動調整回路３２
１は、比較部３１０から入力した比較結果が第２の論理
値を示す場合に、ＴＭＣＣ／バースト用かつ積分系用の
正の一定値を示す自動調整値を加算回路３４１に出力す
る。

【００６４】自動調整回路３２２は、比較部３１１から
入力した比較結果が第１の論理値を示す場合に、ＢＰＳ
Ｋ用かつ直接系用の負の一定値を示す自動調整値を加算
回路３４２に出力する。また、自動調整回路３２２は、
比較部３１１から入力した比較結果が第２の論理値を示
す場合に、ＢＰＳＫ用かつ直接系用の正の一定値を示す
自動調整値を加算回路３４２に出力する。自動調整回路
３２３は、比較部３１１から入力した比較結果が第１の
論理値を示す場合に、ＢＰＳＫ用かつ積分系用の負の一
定値を示す自動調整値を加算回路３４３に出力する。ま
た、自動調整回路３２３は、比較部３１１から入力した
比較結果が第２の論理値を示す場合に、ＢＰＳＫ用かつ
積分系用の正の一定値を示す自動調整値を加算回路３４
３に出力する。

【００６５】自動調整回路３２４は、比較部３１２から
入力した比較結果が第１の論理値を示す場合に、ＱＰＳ
Ｋ用かつ直接系用の負の一定値を示す自動調整値を加算
回路３４４に出力する。また、自動調整回路３２４は、
比較部３１２から入力した比較結果が第２の論理値を示
す場合に、ＱＰＳＫ用かつ直接系用の正の一定値を示す
自動調整値を加算回路３４４に出力する。自動調整回路
３２５は、比較部３１２から入力した比較結果が第１の
論理値を示す場合に、ＱＰＳＫ用かつ積分系用の負の一
定値を示す自動調整値を加算回路３４５に出力する。ま
た、自動調整回路３２５は、比較部３１２から入力した
比較結果が第２の論理値を示す場合に、ＱＰＳＫ用かつ
積分系用の正の一定値を示す自動調整値を加算回路３４
５に出力する。

【００６６】自動調整回路３２６は、比較部３１３から
入力した比較結果が第１の論理値を示す場合に、８ＰＳ
Ｋ用かつ直接系用の負の一定値を示す自動調整値を加算
回路３４６に出力する。また、自動調整回路３２６は、
比較部３１３から入力した比較結果が第２の論理値を示
す場合に、８ＰＳＫ用かつ直接系用の正の一定値を示す
自動調整値を加算回路３４６に出力する。自動調整回路
３２７は、比較部３１３から入力した比較結果が第１の
論理値を示す場合に、８ＰＳＫ用かつ積分系用の負の一
定値を示す自動調整値を加算回路３４７に出力する。ま
た、自動調整回路３２７は、比較部３１３から入力した
比較結果が第２の論理値を示す場合に、８ＰＳＫ用かつ
積分系用の正の一定値を示す自動調整値を加算回路３４
７に出力する。

【００６７】基準ゲイン値記憶回路３３０は、ＴＭＣＣ
信号およびバースト信号を処理するときに用いられる、
図２に示す直接系の係数回路２００の係数（ゲイン）の
基準値を示すＴＭＣＣ／バースト用直接系ゲイン基準値
を記憶する。基準ゲイン値記憶回路３３１は、ＴＭＣＣ
信号およびバースト信号を処理するときに用いられる、
図２に示す積分系の係数回路２０１の係数の基準値を示
すＴＭＣＣ／バースト用積分系ゲイン基準値を記憶す
る。基準ゲイン値記憶回路３３２は、ＢＰＳＫ変調信号
を処理するときに用いられる、図２に示す直接系の係数
回路２００の係数の基準値を示すＢＰＳＫ用直接系ゲイ
ン基準値を記憶する。基準ゲイン値記憶回路３３３は、
ＢＰＳＫ変調信号を処理するときに用いられる、図２に
示す積分系の係数回路２０１の係数の基準値を示すＢＰ
ＳＫ用積分系ゲイン基準値を記憶する。基準ゲイン値記
憶回路３３４は、ＱＰＳＫ変調信号を処理するときに用
いられる、図２に示す直接系の係数回路２００の係数の
基準値を示すＱＰＳＫ用直接系ゲイン基準値を記憶す
る。基準ゲイン値記憶回路３３５は、ＱＰＳＫ変調信号
を処理するときに用いられる、図２に示す積分系の係数
回路２０１の係数の基準値を示すＱＰＳＫ用積分系ゲイ
ン基準値を記憶する。基準ゲイン値記憶回路３３６は、
８ＰＳＫ変調信号を処理するときに用いられる、図２に
示す直接系の係数回路２００の係数の基準値を示す８Ｐ
ＳＫ用直接系ゲイン基準値を記憶する。基準ゲイン値記
憶回路３３７は、８ＰＳＫ変調信号を処理するときに用
いられる、図２に示す積分系の係数回路２０１の係数の
基準値を示す８ＰＳＫ用積分系ゲイン基準値を記憶す
る。

【００６８】加算回路３４０は、自動調整回路３２０か
らの自動調整値と、基準ゲイン値記憶回路３３０からの
ＴＭＣＣ／バースト用直接系ゲイン基準値とを加算した
値を示す直接系ゲイン制御信号Ｓ３４０を生成し、これ
をスイッチ回路３５０に出力する。加算回路３４１は、
自動調整回路３２１からの自動調整値と、基準ゲイン値
記憶回路３３１からのＴＭＣＣ／バースト用積分系ゲイ
ン基準値とを加算した値を示す積分系ゲイン制御信号Ｓ
３４１を生成し、これをスイッチ回路３５１に出力す
る。

【００６９】加算回路３４２は、自動調整回路３２２か
らの自動調整値と、基準ゲイン値記憶回路３３２からの
ＢＰＳＫ用直接系ゲイン基準値とを加算した値を示す直
接系ゲイン制御信号Ｓ３４２を生成し、これをスイッチ
回路３５０に出力する。加算回路３４３は、自動調整回
路３２３からの自動調整値と、基準ゲイン値記憶回路３
３３からのＢＰＳＫ用積分系ゲイン基準値とを加算した
値を示す積分系ゲイン制御信号Ｓ３４３を生成し、これ
をスイッチ回路３５１に出力する。

【００７０】加算回路３４４は、自動調整回路３２４か
らの自動調整値と、基準ゲイン値記憶回路３３４からの
ＱＰＳＫ用直接系ゲイン基準値とを加算した値を示す直
接系ゲイン制御信号Ｓ３４４を生成し、これをスイッチ
回路３５０に出力する。加算回路３４５は、自動調整回
路３２５からの自動調整値と、基準ゲイン値記憶回路３
３５からのＱＰＳＫ用積分系ゲイン基準値とを加算した
値を示す積分系ゲイン制御信号Ｓ３４５を生成し、これ
をスイッチ回路３５１に出力する。

【００７１】加算回路３４６は、自動調整回路３２６か
らの自動調整値と、基準ゲイン値記憶回路３３６からの
８ＰＳＫ用直接系ゲイン基準値とを加算した値を示す直
接系ゲイン制御信号Ｓ３４６を生成し、これをスイッチ
回路３５０に出力する。加算回路３４７は、自動調整回
路３２７からの自動調整値と、基準ゲイン値記憶回路３
３７からの８ＰＳＫ用積分系ゲイン基準値とを加算した
値を示す積分系ゲイン制御信号Ｓ３４７を生成し、これ
をスイッチ回路３５１に出力する。

【００７２】スイッチ回路３５０は、ＴＭＣＣ解析信号
Ｓ１５４に基づいて、コスタスループ回路１５５がＴＭ
ＣＣ信号またはバースト信号の処理を行うときに、加算
回路３４０から入力した直接系ゲイン制御信号Ｓ３４０
を、直接系ゲイン制御信号Ｓ１６２ａとして図２に示す
直接系の係数回路２００に出力する。また、スイッチ回
路３５０は、ＴＭＣＣ解析信号Ｓ１５４に基づいて、コ
スタスループ回路１５５がＢＰＳＫ信号の処理を行うと
きに、加算回路３４２から入力した直接系ゲイン制御信
号Ｓ３４２を、直接系ゲイン制御信号Ｓ１６２ａとして
図２に示す直接系の係数回路２００に出力する。また、
スイッチ回路３５０は、ＴＭＣＣ解析信号Ｓ１５４に基
づいて、コスタスループ回路１５５がＱＰＳＫ信号の処
理を行うときに、加算回路３４４から入力した直接系ゲ
イン制御信号Ｓ３４４を、直接系ゲイン制御信号Ｓ１６
２ａとして図２に示す直接系の係数回路２００に出力す
る。また、スイッチ回路３５０は、ＴＭＣＣ解析信号Ｓ
１５４に基づいて、コスタスループ回路１５５が８ＰＳ
Ｋ信号の処理を行うときに、加算回路３４６から入力し
た直接系ゲイン制御信号Ｓ３４６を、直接系ゲイン制御
信号Ｓ１６２ａとして図２に示す直接系の係数回路２０
０に出力する。

【００７３】スイッチ回路３５１は、ＴＭＣＣ解析信号
Ｓ１５４に基づいて、コスタスループ回路１５５がＴＭ
ＣＣ信号またはバースト信号の処理を行うときに、加算
回路３４１から入力した積分系ゲイン制御信号Ｓ３４１
を、積分系ゲイン制御信号Ｓ１６２ｂとして図２に示す
積分系の係数回路２０１に出力する。また、スイッチ回
路３５１は、ＴＭＣＣ解析信号Ｓ１５４に基づいて、コ
スタスループ回路１５５がＢＰＳＫ信号の処理を行うと
きに、加算回路３４３から入力した積分系ゲイン制御信
号Ｓ３４３を、積分系ゲイン制御信号Ｓ１６２ｂとして
図２に示す積分系の係数回路２０１に出力する。また、
スイッチ回路３５１は、ＴＭＣＣ解析信号Ｓ１５４に基
づいて、コスタスループ回路１５５がＱＰＳＫ信号の処
理を行うときに、加算回路３４５から入力した積分系ゲ
イン制御信号Ｓ３４５を、積分系ゲイン制御信号Ｓ１６
２ｂとして図２に示す積分系の係数回路２０１に出力す
る。また、スイッチ回路３５１は、ＴＭＣＣ解析信号Ｓ
１５４に基づいて、コスタスループ回路１５５が８ＰＳ
Ｋ信号の処理を行うときに、加算回路３４７から入力し
た積分系ゲイン制御信号Ｓ３４７を、積分系ゲイン制御
信号Ｓ１６２ｂとして図２に示す積分系の係数回路２０
１に出力する。

【００７４】以下、図３に示すゲイン制御回路１６２に
おいて直接系ゲイン制御信号Ｓ１６２ａの生成する際の
動作例を説明する。図４は、当該動作例を説明するため
のタイミングチャートである。当該動作例では、ＴＭＣ
Ｃデコード回路１５４からのＴＭＣＣ解析信号Ｓ１５４
が、図４（Ａ）に示すように、変調方式を示した場合を
例示する。〔ｔ₁ 〜ｔ₂ 〕ＴＭＣＣ解析信号Ｓ１５４がＴＭＣＣを
示しており、比較部３１０の比較結果に基づいて自動調
整回路３２０が負の一定値を出力し（すなわち、入力さ
れた新たなユニークワード検出信号Ｓ１５１とユニーク
ワードリファレンスとの差分が所定の基準値以内にあ
る）、図４（Ｂ）に示す加算回路３４０から出力される
直接系ゲイン制御信号Ｓ３４０が示す係数の値が当該一
定値だけ減少する。このとき、スイッチ回路３５０では
直接系ゲイン制御信号Ｓ３４０が選択され、図４（Ｆ）
に示すように、直接系ゲイン制御信号Ｓ１６１ａが示す
係数の値は、直接系ゲイン制御信号Ｓ３４０が示す係数
の値となる。

【００７５】〔ｔ₂ 〜ｔ₃ 〕ＴＭＣＣ解析信号Ｓ１５４
が８ＰＳＫを示しており、比較部３１３の比較結果に基
づいて自動調整回路３２６が負の一定値を出力し、図４
（Ｅ）に示す加算回路３４６から出力される直接系ゲイ
ン制御信号Ｓ３４６が示す係数の値が当該一定値だけ減
少する。このとき、スイッチ回路３５０では直接系ゲイ
ン制御信号Ｓ３４６が選択され、図４（Ｆ）に示すよう
に、直接系ゲイン制御信号Ｓ１６１ａが示す係数の値
は、直接系ゲイン制御信号Ｓ３４６が示す係数の値とな
る。

【００７６】〔ｔ₃ 〜ｔ₄ 〕ＴＭＣＣ解析信号Ｓ１５４
がバーストを示しており、比較部３１０の比較結果に基
づいて自動調整回路３２０が０を出力し、図４（Ｂ）に
示す加算回路３４０から出力される直接系ゲイン制御信
号Ｓ３４０が示す係数の値は保持される。このとき、ス
イッチ回路３５０では直接系ゲイン制御信号Ｓ３４０が
選択され、図４（Ｆ）に示すように、直接系ゲイン制御
信号Ｓ１６１ａが示す係数の値は、直接系ゲイン制御信
号Ｓ３４０が示す係数の値となる。

【００７７】〔ｔ₄ 〜ｔ₅ 〕ＴＭＣＣ解析信号Ｓ１５４
がＱＰＳＫを示しており、比較部３１２の比較結果に基
づいて自動調整回路３２４が負の一定値を出力し、図４
（Ｄ）に示す加算回路３４６から出力される直接系ゲイ
ン制御信号Ｓ３４６が示す係数の値が当該一定値だけ減
少する。このとき、スイッチ回路３５０では直接系ゲイ
ン制御信号Ｓ３４６が選択され、図４（Ｆ）に示すよう
に、直接系ゲイン制御信号Ｓ１６１ａが示す係数の値
は、直接系ゲイン制御信号Ｓ３４６が示す係数の値とな
る。

【００７８】〔ｔ₅ 〜ｔ₆ 〕ＴＭＣＣ解析信号Ｓ１５４
がバーストを示しており、比較部３１０の比較結果に基
づいて自動調整回路３２０が０を出力し、図４（Ｂ）に
示す加算回路３４０から出力される直接系ゲイン制御信
号Ｓ３４０が示す係数の値は保持される。このとき、ス
イッチ回路３５０では直接系ゲイン制御信号Ｓ３４０が
選択され、図４（Ｆ）に示すように、直接系ゲイン制御
信号Ｓ１６１ａが示す係数の値は、直接系ゲイン制御信
号Ｓ３４０が示す係数の値となる。

【００７９】〔ｔ₆ 〜ｔ₇ 〕ＴＭＣＣ解析信号Ｓ１５４
がＢＰＳＫを示しており、比較部３１１の比較結果に基
づいて自動調整回路３２２が負の一定値を出力し、図４
（Ｃ）に示す加算回路３４２から出力される直接系ゲイ
ン制御信号Ｓ３４２が示す係数の値が当該一定値だけ減
少する。このとき、スイッチ回路３５０では直接系ゲイ
ン制御信号Ｓ３４２が選択され、図４（Ｆ）に示すよう
に、直接系ゲイン制御信号Ｓ１６１ａが示す係数の値
は、直接系ゲイン制御信号Ｓ３４２が示す係数の値とな
る。

【００８０】〔ｔ₇ 〜ｔ₈ 〕ＴＭＣＣ解析信号Ｓ１５４
がバーストを示しており、比較部３１０の比較結果に基
づいて自動調整回路３２０が０を出力し、図４（Ｂ）に
示す加算回路３４０から出力される直接系ゲイン制御信
号Ｓ３４０が示す係数の値は保持される。このとき、ス
イッチ回路３５０では直接系ゲイン制御信号Ｓ３４０が
選択され、図４（Ｆ）に示すように、直接系ゲイン制御
信号Ｓ１６１ａが示す係数の値は、直接系ゲイン制御信
号Ｓ３４０が示す係数の値となる。

【００８１】以後、前述した時刻ｔ₁ 〜ｔ₈ の処理が繰
り返される。

【００８２】また、図３に示すゲイン制御回路１６２の
積分系ゲイン制御信号Ｓ１６２ｂの生成する際の動作
は、ゲインの値を除いて、基本的に、上述した直接系ゲ
イン制御信号Ｓ１６２ａの生成動作を同じである。

【００８３】以下、受信装置９０の全体動作を説明す
る。衛星中継器を介して受信した受信信号Ｓ１１０の同
相成分が、同相検波回路１１２において、局部発振信号
Ｓ１１１を用いて検波され、ベースバンドのＩ信号Ｓ１
１２が生成される。また、それと並行して、受信信号Ｓ
１１０の直交成分が、直交検波回路１１４において、局
部発振信号Ｓ１１１と９０度位相差を持つ局部発生信号
Ｓ１１３を用いて検波され、ベースバンドのＱ信号Ｓ１
１４が生成される。

【００８４】アナログ増幅回路１１５における増幅率制
御信号Ｓ１４９に基づいた増幅処理によって、Ｉ信号Ｓ
１１２からＩ信号Ｓ１１５が生成される。ＬＰＦ回路１
１８におけるＬＰＦ処理およびＡ／Ｄ変換回路１２０に
おけるＡ／Ｄ変換処理を経て、Ｉ信号Ｓ１１５からＩ信
号Ｓ１２０が生成される。次に、補間回路１０₁ におい
て、シンボルデコード回路１４５が適切なタイミングで
シンボルの判定を行えるように、サンプルタイミング決
定回路１１からのサンプルタイミング決定信号Ｓ１１に
基づいてＩ信号Ｓ１２３の補間処理が行われてＩ信号Ｓ
１０₁ が生成される。

【００８５】また、上述したＩ信号の処理と並行して以
下に示すＱ信号の処理が行われる。すなわち、アナログ
増幅回路１１６における増幅率制御信号Ｓ１４９に基づ
いた増幅処理によって、Ｑ信号Ｓ１１４からＱ信号Ｓ１
１６が生成される。ＬＰＦ回路１１９におけるＬＰＦ処
理およびＡ／Ｄ変換回路１２１におけるＡ／Ｄ変換処理
を経て、Ｑ信号Ｓ１１６からＱ信号Ｓ１２１が生成され
る。次に、補間回路１０₂ において、シンボルデコード
回路１４５が適切なタイミングでシンボルの判定を行え
るように、サンプルタイミング決定回路１１からのサン
プルタイミング決定信号Ｓ１１に基づいてＱ信号Ｓ１２
４の補間処理が行われてＱ信号Ｓ１０₂ が生成される。

【００８６】そして、コスタスループ回路１５５におい
て、Ｉ信号Ｓ１０₁ およびＱ信号Ｓ１０₂ の周波数引き
込み処理および位相同期処理などのキャリア再生処理が
行われる。

【００８７】このとき、ＴＭＣＣデコード回路１５４に
おけるＴＭＣＣ信号の復号および検出処理に応じて、Ｔ
ＭＣＣ解析信号Ｓ１５４がＴＭＣＣデコード回路１５４
から制御回路１５３に出力される。そして、制御回路１
５３は、ＴＭＣＣ信号およびバースト信号の期間では位
相比較信号Ｓ１３３ｃを選択し、パケットの期間では当
該パケット変調方式に対応した位相比較信号Ｓ１３３
ａ，Ｓ１３３ｂ，Ｓ１３３ｃを選択することを指示する
選択信号Ｓ１５３ａを選択回路１５０に出力する。これ
により、Ｉ信号Ｓ１３２およびＱ信号Ｓ１３１が、対応
する変調方式に応じた位相比較を行ってキャリア再生処
理される。

【００８８】また、シンボルデコード回路１４５からの
デコード信号Ｓ１４５が、ＢＰＳＫエラー検出回路１６
１ａ、ＱＰＳＫエラー検出回路１６１ｂおよび８ＰＳＫ
エラー検出回路１６１ｃが出力され、ＴＭＣＣ解析信号
Ｓ１５４において、対応した変調方式のエラー検出が行
われる。そして、ゲイン制御回路１６２において、前述
したように、ユニークワード検出回路１５１からのユニ
ークワード検出信号Ｓ１５１と、送信部１５４からのＴ
ＭＣＣ解析信号Ｓ１５４と、ＢＰＳＫエラー検出回路１
６１ａからのＢＰＳＫエラー検出信号Ｓ１６１ａと、Ｑ
ＰＳＫエラー検出回路１６１ｂからのＱＰＳＫエラー検
出信号Ｓ１６１ｂと、８ＰＳＫエラー検出回路１６１ｃ
からの８ＰＳＫエラー検出信号Ｓ１６１ｃとを用いて、
ループフィルタ回路１３４の直接系のゲインを制御する
直接系ゲイン制御信号Ｓ１６２ａと、積分系のゲインを
制御する積分系ゲイン制御信号Ｓ１６２ｂとが生成さ
れ、これらがループフィルタ回路１３４に出力される。

【００８９】そして、ループフィルタ回路１３４におい
て、ゲイン制御回路１６２からの直接系ゲイン制御信号
Ｓ１６２ａに基づいて直接系の図２に示す係数回路２０
０のけ係数が設定され、積分系ゲイン制御信号Ｓ１６２
ｂに基づいて係数回路２０１の係数が設定される。

【００９０】以上説明したように、受信装置９０によれ
ば、ゲイン制御回路１６２によって、図２に示すループ
フィルタ回路１３４の係数回路２００，２０１のゲイン
を、変調信号内の変調方式に応じてエラーが小さくなる
ように動的に切り換えて設定することで、短い引き込み
時間で、しかもノイズの影響が小さい高精度なキャリア
再生を行うことができる。すなわち、受信装置９０によ
れば、キャリア再生の周波数引き込み段階では、図２に
示す係数回路２００，２０１の係数の値を大きくして帯
域幅を広くすることで、引き込み範囲を大きくし、引き
込み時間を短縮できる。また、キャリア再生で周波数引
き込んだ後にデータを復調する段階では、図２に示す係
数回路２００，２０１の係数の値を小さくすることで、
引き込み範囲を小さくし、ノイズの影響を小さくでき
る。また、受信装置９０によれば、ゲイン制御回路１６
２によって、図２に示す係数回路２００および２０１の
係数を個別に制御することから、直接系および積分系の
ゲインをキャリア再生の段階に適合した値に独立して制
御でき、高性能なキャリア再生を実現できる。

【００９１】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、本発明の複数の変
調方式としてＢＰＳＫ、ＱＰＳＫおよび８ＰＳＫを例示
したがそれ以外の変調方式でも本発明は適用可能であ
る。

【００９２】

【発明の効果】以上説明したように、本発明によれば、
簡単かつ小規模な構成で、キャリア再生を安定して行う
ことができ、キャリア再生の特性を向上できる。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態の受信装置の構成図
である。

【図２】図２は、図１に示すループフィルタ回路の構成
図である。

【図３】図３は、図１に示すゲイン制御回路の構成図で
ある。

【図４】図４は、図３に示すゲイン制御回路の動作を説
明するための図である。

【図５】図５は、ＢＳデジタル放送フォーマットの信号
を説明するための図である。

【図６】図６は、従来の受信装置のキャリア再生に係わ
る部分の構成図である。

【図７】図７は、図６に示すループフィルタ回路の構成
図である。

【符号の説明】

１１０…入力端子、１１１…局部発振回路、１１２…同
相検波回路、１１３…移相回路、１１４…直交検波回
路、１１５，１１６…増幅回路、１１８，１１９…ＬＰ
Ｆ回路、１２０，１２１…Ａ／Ｄ変換回路、１０₁ ，１
０₂ …補間回路、１３０…複素乗算回路、１３１，１３
２…ロールオフフィルタ回路、１３３ａ…ＴＣ８ＰＳＫ
用位相比較回路、１３３ｂ…ＱＰＳＫ用位相比較回路、
１３３ｃ…ＢＰＳＫ用位相比較回路、１３４…ループフ
ィルタ回路、１３５…数値制御発振回路、１３６，１３
７…信号変換回路、１４５…シンボルデコード回路、１
４６…シンボル再生回路、１４７…ＡＧＣ回路、１４８
…ＰＷＭ信号生成回路、１５０…選択回路、１５１…ユ
ニークワード検出回路、１５３…制御回路、１５４…処
理回路、１６１ａ…ＢＰＳＫエラー検出回路、１６１ｂ
…ＱＰＳＫエラー検出回路、１６１ｃ…８ＰＳＫエラー
検出回路、１６２…ゲイン制御回路

Claims

【特許請求の範囲】

【請求項１】変調された受信信号をキャリア再生して復
号する受信装置において、前記キャリア再生を行うループ内に設けられ、信号を増
幅して平滑化するフィルタ回路と、前記復号した受信信号のエラー検出を行うエラー検出回
路と、前記エラー検出の結果に基づいて、前記フィルタ回路の
前記増幅のゲインを制御するゲイン制御回路とを有する
受信装置。
【請求項２】前記ゲイン制御回路は、前記受信信号のエ
ラーが小さくなるように、前記ゲインを制御する請求項
１に記載の受信装置。
【請求項３】前記受信信号が複数の位相シフト変調方式
のうち指定された変調方式でそれぞれ変調された複数の
信号モジュールを含む場合に、前記フィルタ回路は、前記受信信号から得られた位相比
較信号を増幅して平滑化し、前記ゲイン制御回路は、前記複数の信号モジュールの変
調方式に対応して前記フィルタ回路の前記ゲインを制御
する請求項１に記載の受信装置。
【請求項４】前記フィルタ回路は、前記受信信号の位相
誤差補正を行う直接系と、前記受信信号の周波数誤差補
正を行う積分系とを有し、前記ゲイン制御回路は、前記直接系のゲインと前記積分
系のゲインとをそれぞれ個別に制御する請求項１に記載
の受信装置。
【請求項５】前記受信信号が位相変調されている場合
に、前記フィルタ回路は、前記受信信号の位相誤差補正を行うように、前記位相比
較信号に所定の係数を乗算する処理を行う第１の回路モ
ジュールと、前記受信信号の周波数誤差補正を行うように、前記位相
比較信号に対して所定の係数の乗算処理および積分処理
を行う第２の回路モジュールと、前記第１の回路モジュールの処理結果と前記第２の回路
モジュールの処理結果とを加算する加算回路とを有し、前記ゲイン制御回路は、前記第１の回路モジュールおよ
び前記第２の回路モジュールが前記乗算処理に用いる前
記係数を制御する請求項１に記載の受信装置。
【請求項６】前記ループは、コスタスループである請求
項１に記載の受信装置。
【請求項７】位相変調された受信信号をキャリア再生し
て復号する受信装置であって、前記受信信号のキャリア再生を行うキャリア再生回路
と、前記キャリア再生された受信信号を復号する復号回路
と、前記復号された受信信号のエラー検出を行うエラー検出
回路とを有し、前記キャリア再生回路は、前記受信信号とフィードバック信号とを混合する混合回
路と、前記混合の結果に対して位相比較を行って位相比較信号
を生成する位相比較回路と、前記位相比較信号を所定のゲインで増幅して平滑化する
フィルタ回路と、前記平滑化された位相比較信号に基づいて前記フィード
バック信号を生成する数値制御発振回路と、前記エラー検出の結果に基づいて、前記フィルタ回路の
ゲインを制御するゲイン制御回路とを有する受信装置。
【請求項８】前記ゲイン制御回路は、前記受信信号のエ
ラーが小さくなるように、前記ゲインを制御する請求項
７に記載の受信装置。
【請求項９】前記受信信号が複数の位相シフト変調方式
のうち指定された変調方式でそれぞれ変調された複数の
信号モジュールを含む場合に、前記フィルタ回路は、前記受信信号から得られた位相比
較信号を増幅して平滑化し、前記ゲイン制御回路は、前記複数の信号モジュールの変
調方式に対応して前記フィルタ回路の前記ゲインを制御
する請求項７に記載の受信装置。
【請求項１０】前記フィルタ回路は、前記受信信号の位
相誤差補正を行う直接系と、前記受信信号の周波数誤差
補正を行う積分系とを有し、前記ゲイン制御回路は、前記直接系のゲインと前記積分
系のゲインとをそれぞれ個別に制御する請求項７に記載
の受信装置。
【請求項１１】前記フィルタ回路は、前記受信信号の位相誤差補正を行うように、前記位相比
較信号に所定の係数を乗算する処理を行う第１の回路モ
ジュールと、前記受信信号の周波数誤差補正を行うように、前記位相
比較信号に対して所定の係数の乗算処理および積分処理
を行う第２の回路モジュールと、前記第１の回路モジュールの処理結果と前記第２の回路
モジュールの処理結果とを加算する加算回路とを有し、前記ゲイン制御回路は、前記第１の回路モジュールおよ
び前記第２の回路モジュールが前記乗算処理に用いる前
記係数を制御する請求項７に記載の受信装置。
【請求項１２】変調された受信信号をキャリア再生して
復号する場合に、前記キャリア再生を行うループ内に設
けられ信号を増幅して平滑化するフィルタ回路を制御す
るフィルタ回路制御装置であって、前記復号した受信信号のエラー検出を行うエラー検出回
路と、前記エラー検出の結果に基づいて、前記フィルタ回路の
前記増幅のゲインを制御するゲイン制御回路とを有する
フィルタ回路制御装置。
【請求項１３】前記ゲイン制御回路は、前記受信信号の
エラーが小さくなるように、前記ゲインを制御する請求
項１２に記載のフィルタ回路制御装置。
【請求項１４】変調された受信信号をキャリア再生して
復号する受信方法において、前記キャリア再生を行うループ内に設けられたフィルタ
回路で信号を増幅して平滑化し、前記復号した受信信号のエラー検出を行い、前記エラー検出の結果に基づいて、前記フィルタ回路の
前記増幅のゲインを制御する受信方法。
【請求項１５】前記受信信号のエラーが小さくなるよう
に、前記ゲインを制御する請求項１４に記載の受信方
法。
【請求項１６】前記受信信号が複数の位相シフト変調方
式のうち指定された変調方式でそれぞれ変調された複数
の信号モジュールを含む場合に、前記フィルタ回路において、前記受信信号から得られた
位相比較信号を増幅して平滑化し、前記複数の信号モジュールの変調方式に対応して前記フ
ィルタ回路の前記ゲインを制御する請求項１４に記載の
受信方法。
【請求項１７】位相変調された受信信号をキャリア再生
して復号する受信装置であって、前記受信信号のキャリア再生を行い、前記キャリア再生された受信信号を復号し、前記復号された受信信号のエラー検出を行い、前記キャリア再生を行う際に、前記受信信号とフィードバック信号とを混合し、前記混合の結果に対して位相比較を行って位相比較信号
を生成し、フィルタ回路において前記位相比較信号を所定のゲイン
で増幅して平滑化し、前記平滑化された位相比較信号に基づいて前記フィード
バック信号を生成し、前記エラー検出の結果に基づいて、前記フィルタ回路の
ゲインを制御する受信方法。
【請求項１８】前記受信信号のエラーが小さくなるよう
に、前記ゲインを制御する請求項１７に記載の検出の受
信方法。
【請求項１９】変調された受信信号をキャリア再生して
復号する場合に、前記キャリア再生を行うループ内に設
けられ信号を増幅して平滑化するフィルタ回路を制御す
るフィルタ回路制御方法であって、前記復号した受信信号のエラー検出を行い、前記エラー検出の結果に基づいて、前記フィルタ回路の
前記増幅のゲインを制御するフィルタ回路制御方法。
【請求項２０】前記受信信号のエラーが小さくなるよう
に、前記ゲインを制御する請求項１９に記載のフィルタ
回路制御方法。