JP2002094586A - フィルタ回路およびその方法と受信装置およびその方法 - Google Patents

Abstract

(57)【要約】 【課題】 変調信号のキャリア再生を短時間で高精度に
行うことを可能にするフィルタ回路を提供する。 【解決手段】 位相シフト変調された変調信号を位相比
較してキャリア再生を行うループ内に設けられるフィル
タ回路であって、変調信号の位相誤差補正を行うよう
に、位相比較信号Ｓ１５０に所定の係数を乗算する係数
回路２００と、前記変調信号の周波数誤差補正を行うよ
うに、位相比較信号Ｓ１５０に対して所定の係数の乗算
する係数回路２０２と、積分処理を行う加算回路２０３
および遅延回路２０４と、信号Ｓ２０３のレベルが所定
の範囲内になるように制御する積分値制限回路２０６
と、加算回路２０５とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の変調方式の
信号モジュールを含む信号のキャリア再生を行う際に用
いられるフィルタ回路およびその方法と受信装置および
その方法に関する。

【０００２】

【従来の技術】無線通信システムでは、送信側で、信号
（情報）をキャリア（搬送波）に乗せる変調が行われ、
受信側で信号が乗せられたキャリアから信号を取り出す
キャリア再生が行われる。変調には種々の方式がある
が、衛星放送などに用いられる方式として、ＰＳＫ(Pha
se Shift Keying)変調がある。ＰＳＫ変調された変調信
号Ｓ（ｔ）は、下記式（１）で表される。

【０００３】

【数１】

【０００４】上記式（１）において、θ(t) は信号（情
報）を位相へ変換したものを表し、ωはキャリアの周波
数を表している。受信装置では、変調信号Ｓ（ｔ）か
ら、θ（ｔ）を取り出し、意味のある信号に変換する復
調を行う。

【０００５】ところで、例えば、図３に示す構成のフレ
ームを単位として信号を送受信するＢＳデジタル放送フ
ォーマットがある。当該フォーマットでは、図３に示す
ように、各フレームＦＬ₁ 〜ＦＬ₈ は１９２シンボルの
ＴＭＣＣ信号と１９２個のパケットとからなる。各パケ
ットは２０３シンボルであり、パケット相互間に４シン
ボルのバースト信号が挿入されている。フレームＦＬ₁
〜ＦＬ₈ で１個のスーパーフレームが構成される。フレ
ームＦＬ₁ のＴＭＣＣ信号には、スーパーフレームの先
頭を示すユニークワードｗ１，ｗ２が格納されている。
フレームＦＬ₂ 〜ＦＬ₈ のＴＭＣＣ信号には、フレーム
の先頭を示すユニークワードｗ１，ｗ３が格納されてい
る。

【０００６】また、当該フォーマットでは、ＴＭＣＣ信
号およびバースト信号の変調方式はＢＰＳＫに固定され
ているが、各パケットの変調方式は例えばＢＰＳＫ(Bin
aryPhase Shift Keying) 、ＱＰＳＫ(Quadrature Phase
Shift Keying) およびＴＣ８ＰＳＫのなかから選択が
できるようになっている。各パケットの変調方式は、２
スーパーフレーム前の対応するフレームのＴＭＣＣ信号
に格納されている。

【０００７】以下、上述したＢＳデジタル放送フォーマ
ットに対応した受信装置におけるキャリア再生について
説明する。図４は、当該受信装置のキャリア再生に係わ
る部分の構成図である。図４に示すように、当該受信装
置のキャリア再生に係わる部分は、例えば、複素乗算回
路５０、位相比較回路５１、ループフィルタ回路５２お
よび数値制御発信回路５３からなるコスタスループ回路
５４と、図３に示すユニークワードｗ１，ｗ２，ｗ３を
検出するユニークワード検出回路５５と、ＴＭＣＣ信号
を検出するＴＭＣＣデコーダ５６と、制御回路５７とを
有する。ここで、ループフィルタ回路５２は、位相比較
回路５１からの位相比較信号の高域成分を除去して位相
比較信号Ｓ５２を生成し、これを数値制御発振回路５３
に出力する。また、位相比較回路５１は、ＴＭＣＣ信号
の復号前は、ＢＰＳＫ変調方式に対応した位相比較を行
って位相比較信号を生成し、ＴＭＣＣ信号を復号した後
は、当該ＴＭＣＣ信号に格納された各パケットの変調方
式に応じて位相比較を行って位相比較信号を生成する。

【０００８】図５は、ループフィルタ回路５２の構成図
である。図５に示すように、ループフィルタ回路５２
は、例えば、係数回路６０，６１、加算回路６２、遅延
回路６３および加算回路６４を有する。ここで、係数回
路６０が直接系を構成し、係数回路６１、加算回路６２
および遅延回路６３が積分系を構成している。係数回路
６０は、位相比較回路５１からの位相比較信号Ｓ５１に
所定の係数を乗算し、その結果である信号Ｓ６０を加算
回路６４に出力する。係数回路６１は、位相比較信号Ｓ
５１に所定の係数を乗算し、その結果である信号Ｓ６１
を加算回路６２に出力する。加算回路６２は、信号Ｓ６
１と信号Ｓ６３とを加算して信号Ｓ６２を生成し、これ
を遅延回路６３および加算回路６４に出力する。遅延回
路６３は、信号Ｓ６２を例えば１クロックサイクル遅延
した信号Ｓ６３を加算回路６２に出力する。加算回路６
４は、信号Ｓ６０と信号Ｓ６２とを加算して位相比較信
号Ｓ５２を生成し、これを図４に示す数値制御発振回路
５３に出力する。

【０００９】上述した従来の受信装置では、受信信号内
のパケットがＱＰＳＫや８ＰＳＫで変調されている場合
には、シンボル点の間隔が狭いため、Ｃ／Ｎ特性が低下
すると、シンボル点が隣接するシンボル領域に位置して
しまう。例えば、パケットが８ＰＳＫ変調されている場
合には、図６に示すように、シンボル点が隣接するシン
ボル領域に位置してしまう。この場合には、誤った位相
比較情報が積分系に蓄積されて高精度なキャリア再生が
行えない。従って、従来の受信装置では、Ｃ／Ｎ特性が
低下した場合でもシンボルの判別を比較的高精度に行え
るＢＰＳＫ変調が行われていることが予め決められてい
るＴＭＣＣ信号およびバースト信号を用いて間欠的にキ
ャリア再生を行っている。

【００１０】

【発明が解決しようとする課題】しかしながら、上述し
た従来の受信装置では、位相比較回路５１において、Ｔ
ＭＣＣ信号を復号するまでは、ＢＰＳＫ変調方式に応じ
た位相比較が行われるため、異なる変調方式に応じた位
相比較によって生成された誤った位相比較信号がループ
フィルタ回路５２で処理される。そのため、ループフィ
ルタ回路５２の積分系に誤った位相比較信号の情報が蓄
積され、ＴＭＣＣ信号およびバースト信号を用いてキャ
リア再生を行う期間で、当該誤った情報の影響で正しい
キャリア再生が行われなかったり、キャリア再生による
引き込みに長時間を要してしまう場合があるという問題
がある。

【００１１】本発明は上述した従来技術の問題点に鑑み
てなされ、変調信号のキャリア再生を短時間で高精度に
行うことを可能にするフィルタ回路およびその方法と受
信装置およびその方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、第１の発
明のフィルタ回路は、入力信号に所定の係数を乗算する
処理を行う第１の回路モジュールと、前記入力信号に対
して所定の係数の乗算処理および積分処理を行う第２の
回路モジュールと、前記第２の回路モジュールで前記積
分処理された信号のレベルが所定の範囲内になるよう
に、前記第２の回路モジュールを制御する第３の回路モ
ジュールと、前記第１の回路モジュールの処理結果およ
び前記第２の回路モジュールの処理結果を用いて出力信
号を生成する第４の回路モジュールとを有する。

【００１３】第１の発明のフィルタ回路の作用は以下の
ようになる。第１の回路モジュールにおいて、入力信号
に所定の係数を乗算する処理が行われる。それと並行し
て、第２の回路モジュールにおいて、前記入力信号に対
して所定の係数の乗算処理および積分処理が行われる。
このとき、第３の回路モジュールによって、前記第２の
回路モジュールで前記積分処理された信号のレベルが所
定の範囲内になるように、前記第２の回路モジュールの
制御が行われる。そして、第４の回路モジュールにおい
て、前記第１の回路モジュールの処理結果および前記第
２の回路モジュールの処理結果を用いて出力信号が生成
される。

【００１４】また、第１の発明のフィルタ回路は、好ま
しくは、前記第２の回路モジュールは、前記入力された
信号とフィードバック信号とを加算した信号を出力する
加算回路と、前記加算回路から出力された信号を所定時
間だけ遅延して前記フィードバック信号を生成する遅延
回路とを用いて前記積分処理を行い、前記第３の回路モ
ジュールは、前記加算回路から出力された信号のレベル
が、前記所定の範囲内にあるか否かを判断し、前記所定
の範囲内にあると判断すると、前記加算回路から出力さ
れた信号を前記遅延回路に出力し、前記所定の範囲内に
ないと判断すると、予め決められたレベルの信号を前記
遅延回路に出力する。

【００１５】また、第２の発明のフィルタ回路は、位相
シフト変調された変調信号を位相比較してキャリア再生
を行うループ内に設けられるフィルタ回路であって、前
記変調信号の位相誤差補正を行うように、前記位相比較
によって得られた位相比較信号に所定の係数を乗算する
処理を行う第１の回路モジュールと、前記変調信号の周
波数誤差補正を行うように、前記位相比較信号に対して
所定の係数の乗算処理および積分処理を行う第２の回路
モジュールと、前記第２の回路モジュールで前記積分処
理された信号のレベルが所定の範囲内になるように、前
記第２の回路モジュールを制御する第３の回路モジュー
ルと、前記第１の回路モジュールの処理結果と前記第２
の回路モジュールの処理結果とから、出力信号を生成す
る第４の回路モジュールとを有する。

【００１６】また、第２の発明のフィルタ回路は、好ま
しくは、前記第２の回路モジュールは、入力された信号
とフィードバック信号とを加算した信号を出力する加算
回路と、前記加算回路から出力された信号を所定時間だ
け遅延して前記フィードバック信号を生成する遅延回路
とを用いて前記積分処理を行い、前記第３の回路モジュ
ールは、前記加算回路から出力された信号のレベルが、
前記所定の範囲内にあるか否かを判断し、前記所定の範
囲内にあると判断すると、前記加算回路から出力された
信号を前記遅延回路に出力し、前記所定の範囲内にない
と判断すると、予め決められたレベルの信号を前記遅延
回路に出力する。

【００１７】また、第２の発明のフィルタ回路は、好ま
しくは、前記第３の回路モジュールは、前記変調信号に
含まれる同期信号が検出されるまでの間、前記第２の回
路モジュールで前記積分処理された信号のレベルが所定
の範囲内になるように、前記第２の回路モジュールを制
御する。

【００１８】また、第２の発明のフィルタ回路は、好ま
しくは、前記第３の回路モジュールは、前記変調信号に
含まれる同期信号が検出された後に、前記判断とは無関
係に、前記加算回路から出力された信号を前記遅延回路
に出力する。

【００１９】また、第３の発明の受信装置は、位相シフ
ト変調された変調信号のキャリア再生および復号を行う
受信装置であって、前記変調信号とフィードバック信号
とを混合する混合回路と、前記混合の結果に対して位相
比較を行って位相比較信号を生成する位相比較回路と、
前記位相比較信号を平滑化するフィルタ回路と、前記平
滑化された位相比較信号に基づいて前記フィードバック
信号を生成する数値制御発振回路と、前記変調信号に含
まれる同期信号を検出する同期検出回路とを有し、前記
フィルタ回路は、前記変調信号の位相誤差補正を行うよ
うに、前記位相比較信号に所定の係数を乗算する処理を
行う第１の回路モジュールと、前記変調信号の周波数誤
差補正を行うように、前記位相比較信号に対して所定の
係数の乗算処理および積分処理を行う第２の回路モジュ
ールと、前記同期信号の検出結果に基づいて、前記第２
の回路モジュールで前記積分処理された信号のレベルが
所定の範囲内になるように、前記第２の回路モジュール
を制御する第３の回路モジュールと、前記第１の回路モ
ジュールの処理結果と前記第２の回路モジュールの処理
結果とから、出力信号を生成する第４の回路モジュール
とを有する。

【００２０】また、第３の発明の受信装置は、好ましく
は、前記変調信号は、前記同期信号と、複数の位相シフ
ト変調方式のうち指定された変調方式でそれぞれ変調さ
れた複数の第１の信号モジュールと、前記複数の信号モ
ジュールの変調方式を示す第２の信号モジュールとを含
み、前記位相比較回路は、前記第２の信号モジュールに
基づいて、前記複数の第１のモジュールをその変調方式
に対応した処理で位相比較を行って前記位相比較信号を
生成する。

【００２１】また、第４の発明のフィルタ処理方法は、
所定の信号に所定の係数を乗算する処理を行う第１のス
テップと、前記所定の信号に対して所定の係数の乗算処
理および積分処理を行う第２のステップと、前記第２の
ステップで前記積分処理された信号のレベルが所定の範
囲内になるように、前記第２のステップの処理を制御す
る第３のステップと、前記第１のステップの処理結果お
よび前記第２のステップの処理結果を用いて出力信号を
生成する第４のステップとを有する。

【００２２】また、第５の発明の受信方法は、位相シフ
ト変調された変調信号のキャリア再生および復号を行う
受信方法であって、前記変調信号とフィードバック信号
とを混合する第１のステップと、前記混合の結果に対し
て位相比較を行って位相比較信号を生成する第２のステ
ップと、前記位相比較信号を平滑化するためにフィルタ
処理を行う第３のステップと、前記フィルタ処理された
位相比較信号に基づいて前記フィードバック信号を生成
する数値制御発振処理を行う第４のステップと、前記変
調信号に含まれる同期信号を検出する第５のステップと
を有し、前記第３のステップは、前記変調信号の位相誤
差補正を行うように、前記位相比較信号に所定の係数を
乗算する処理を行う第６のステップと、前記変調信号の
周波数誤差補正を行うように、前記位相比較信号に対し
て所定の係数の乗算処理および積分処理を行う第７のス
テップと、前記同期信号の検出結果に基づいて、前記第
２の回路モジュールで前記積分処理された信号のレベル
が所定の範囲内になるように、前記第７のステップを制
御する第８のステップと、前記第６のステップの処理結
果と前記第７のステップの処理結果とから、出力信号を
生成する第８のステップとを有する。

【００２３】

【発明の実施の形態】以下、本発明の実施形態に係わる
受信装置について説明する。図１は、本実施形態の受信
装置９０の構成図である。受信装置９０は、例えば、図
３を用いて説明したＢＳデジタルＴＶ放送フォーマット
の信号を受信し、受信信号のキャリア再生、復調および
復号などを行う際に用いられる。

【００２４】図１に示すように、受信装置９０は、例え
ば、入力端子１１０、局部発振回路１１１、同相検波回
路１１２、移相回路１１３、直交検波回路１１４、アナ
ログ増幅回路１１５，１１６、ＬＰＦ回路１１８，１１
９、Ａ／Ｄ変換回路１２０，１２１、発振回路１２２、
補間回路１０₁ ，１０₂ 、複素乗算回路１３０、ロール
オフフィルタ回路１３１，１３２、ＴＣ８ＰＳＫ用位相
比較回路１３３ａ、ＱＰＳＫ用位相比較回路１３３ｂ、
ＢＰＳＫ用位相比較回路１３３ｃ、ループフィルタ回路
１３４、数値制御発振回路１３５、信号変換回路１３
６，１３７、シンボルデコード回路１４５、シンボル再
生回路１４６、ＡＧＣ(Automatic Gain Control)回路１
４７、ＰＷＭ信号生成回路１４８、ローパスフィルタ１
４９、選択回路１５０、ユニークワード検出回路１５
１、制御回路１５３およびＴＭＣＣデコード回路１５４
を有する。

【００２５】ここで、ループフィルタ回路１３４が本発
明のフィルタ回路に対応している。また、本発明のキャ
リア再生装置との対応は、複素乗算回路１３０が本発明
の混合回路に対応し、ループフィルタ回路１３４が本発
明のフィルタ回路に対応し、数値制御発振回路１３５お
よび信号変換回路１３６，１３７が本発明の数値制御発
振回路に対応し、制御回路１５３が本発明の制御回路に
対応している。また、図３に示すパケットが本発明の第
１の信号モジュールに対応し、ＴＭＣＣ信号およびバー
スト信号が本発明の第２の信号モジュールに対応してい
る。

【００２６】局部発振回路１１１は、受信信号Ｓ１１０
のキャリアとなる中間周波数の局部発振信号Ｓ１１１を
生成し、これを同相検波回路１１２および移相回路１１
３に出力する。同相検波回路１１２は、局部発振信号Ｓ
１１１と、入力端子１１０から入力された中間周波数の
受信信号Ｓ１１０とを乗算することでキャリアの同相成
分を検波してベースバンドのＩ信号Ｓ１１２を生成し、
これをアナログ増幅回路１１５に出力する。移相回路１
１３は、局部発振回路１１１からの局部発振信号Ｓ１１
１の位相を９０度移相させて局部発振信号Ｓ１１３を生
成し、これを直交検波回路１１４に出力する。直交検波
回路１１４は、局部発振信号Ｓ１１３と、入力端子１１
０から入力されたＱＰＳＫ変調された受信信号Ｓ１１０
とを乗算することでキャリアの直交成分を検波してベー
スバンドのＱ信号Ｓ１１４を生成し、これをアナログ増
幅回路１１６に出力する。

【００２７】アナログ増幅回路１１５は、ＬＰＦ回路１
４９からの増幅率制御信号Ｓ１４９に基づいて、Ｉ信号
Ｓ１１２を増幅してＩ信号Ｓ１１５を生成し、これをＬ
ＰＦ回路１１８に出力する。アナログ増幅回路１１６
は、ＬＰＦ回路１４９からの増幅率制御信号Ｓ１４９に
基づいて、Ｑ信号Ｓ１１４を増幅してＱ信号Ｓ１１６を
生成し、これをＬＰＦ回路１１９に出力する。

【００２８】ＬＰＦ回路１１８は、Ｉ信号Ｓ１１５の高
域成分を除去してＩ信号Ｓ１１８を生成し、これをＡ／
Ｄ変換回路１２０に出力する。ＬＰＦ回路１１９は、Ｑ
信号Ｓ１１６の高域成分を除去してＱ信号Ｓ１１９を生
成し、これをＡ／Ｄ変換回路１２１に出力する。

【００２９】発振回路１２２は、受信信号Ｓ１１０の予
め決められたサンプリング周波数と同じ周波数を持つ発
振信号Ｓ１２２を生成し、これをＡ／Ｄ変換回路１２
０，１２１に出力する。ここで、サンプリング周波数
は、シンボルタイミング再生（キャリア再生）の都合
上、シンボルレートＲｓの２倍より大きくする。

【００３０】Ａ／Ｄ変換回路１２０は、発振回路１２２
からの発振信号Ｓ１２２に基づいて、Ｉ信号Ｓ１１８の
Ａ／Ｄ変換を行ってデジタルのＩ信号１Ｓ２０を生成
し、これを補間回路１０₁ に出力する。Ａ／Ｄ変換回路
１２１は、発振回路１２２からの発振信号Ｓ１２２に基
づいて、Ｑ信号Ｓ１１９のＡ／Ｄ変換を行ってデジタル
のＱ信号Ｓ１２１を生成し、これを補間回路１０₂ に出
力する。

【００３１】補間回路１０₁ は、シンボルデコード回路
１４５が適切なタイミングでシンボルの判定を行えるよ
うに、サンプルタイミング決定回路１１からのサンプリ
ングタイミング決定信号Ｓ１１に基づいてＩ信号Ｓ１２
３の補間処理を行ってＩ信号Ｓ１０₁ を生成する。補間
回路１０₂ は、シンボルデコード回路１４５が適切なタ
イミングでシンボルの判定を行えるように、サンプルタ
イミング決定回路１１からのサンプリングタイミング決
定信号Ｓ１１に基づいてＱ信号Ｓ１２４の補間処理を行
ってＱ信号Ｓ１０₂ を生成する。

【００３２】複素乗算回路１３０は、信号変換回路１３
６，１３７からのキャリア再生用（周波数引き込み並び
に位相同期用）の信号Ｓ１３６，Ｓ１３７を用いて、下
記式（２）に基づいて、Ｉ信号Ｓ１０₁ およびＱ信号Ｓ
１０₂ に対して周波数引き込み処理および位相同期処理
を行い、Ｉ信号Ｓ１３０ａおよびＱ信号Ｓ１３０ｂを生
成する。

【００３３】

【数２】

【００３４】ロールオフフィルタ回路１３１は、Ｉ信号
Ｓ１３０ａに符号間干渉を低減するためのフィルタ処理
を行ってＩ信号Ｓ１３１を生成する。ロールオフフィル
タ回路１３２は、Ｑ信号Ｓ１３０ｂに符号間干渉を低減
するためのフィルタ処理を行ってＱ信号Ｓ１３２を生成
する。Ｉ信号Ｓ１３１およびＱ信号Ｓ１３２は、ＴＣ８
ＰＳＫ用位相比較回路１３３ａ、ＱＰＳＫ用位相比較回
路１３３ｂ、ＢＰＳＫ用位相比較回路１３３ｃ、シンボ
ルデコード回路１４５、シンボル再生回路１４６および
ユニークワード検出回路１５１に出力される。なお、本
実施形態では、ロールオフフィルタ回路１３１，１３２
をコスタスループ１５５内に構成した場合を例示した
が、これらを補間回路１０₁ ，１０₂ の直後に設置して
もよい。

【００３５】ＴＣ８ＰＳＫ用位相比較回路１３３ａは、
ＴＣ８ＰＳＫ方式に基づいて、Ｉ信号Ｓ１３１およびＱ
信号Ｓ１３２によって決まる位相角と当該位相角に最も
近いシンボル点の位相角とを比較し、そのずれを示す位
相比較信号Ｓ１３３ａを選択回路１５０に出力する。Ｑ
ＰＳＫ用位相比較回路１３３ｂは、ＱＰＳＫ方式に基づ
いて、Ｉ信号Ｓ１３１およびＱ信号Ｓ１３２によって決
まる位相角と当該位相角に最も近いシンボル点の位相角
とを比較し、そのずれを示す位相比較信号Ｓ１３３ｂを
選択回路１５０に出力する。ＢＰＳＫ用位相比較回路１
３３ｃは、ＢＰＳＫ方式に基づいて、Ｉ信号Ｓ１３１お
よびＱ信号Ｓ１３２によって決まる位相角と当該位相角
に最も近いシンボル点の位相角とを比較し、そのずれを
示す位相比較信号Ｓ１３３ｃを選択回路１５０に出力す
る。

【００３６】選択回路１５０は、選択信号Ｓ１５３ａに
基づいて、位相比較信号Ｓ１３３ａ，Ｓ１３３ｂおよび
Ｓ１３３ｃのうち一の位相比較信号を選択し、当該選択
した位相比較信号Ｓ１５０をループフィルタ回路１３４
に出力する。

【００３７】ループフィルタ回路１３４は、位相比較信
号Ｓ１５０の高域成分を除去して位相比較信号Ｓ１３４
を生成し、これを数値制御発振回路１３５に出力する。
図２は、ループフィルタ回路１３４の構成図である。図
２に示すように、ループフィルタ回路１３４は、例え
ば、係数回路２００、係数回路２０２、加算回路２０
３、遅延回路２０４、加算回路２０５および積分値制限
回路２０６を有する。ループフィルタ回路１３４では、
位相誤差補正を行う直接系と、周波数誤差補正を行う積
分系とを有する。ここで、図２に示す係数回路２００に
よって直接系である本発明の第１の回路モジュールが構
成され、図２に示す係数回路２０２、加算回路２０３お
よび遅延回路２０４によって積分系である本発明の第２
の回路モジュールが構成される。また、積分値制限回路
２０６が本発明の第３の回路モジュールに対応し、加算
回路２０５が本発明の第４の回路モジュールに対応して
いる。

【００３８】増幅回路２００は、選択回路１５０からの
位相比較信号Ｓ１５０に所定の係数を乗算して信号Ｓ２
００を生成し、これを加算回路２０５に出力する。

【００３９】係数回路２０２は、位相比較信号Ｓ１５０
に所定の係数を乗算して信号Ｓ２０２を生成し、これを
加算回路２０３に出力する。加算回路２０３は、係数回
路２０２からの信号Ｓ２０２と、遅延回路２０４からの
信号Ｓ２０４とを加算して信号Ｓ２０３を生成し、これ
を加算回路２０５および積分値制限回路２０６に出力す
る。遅延回路２０４は、積分値制限回路２０６からの信
号Ｓ２０６を例えば１クロックサイクル遅延した信号Ｓ
２０４を加算回路２０３に出力する。加算回路２０５
は、信号Ｓ２００と信号Ｓ２０３とを加算して位相比較
信号Ｓ１３４を生成し、これを図１に示す数値制御発振
回路１３５に出力する。

【００４０】積分値制限回路２０６は、例えば、比較回
路３００、選択回路３０１、符号反転回路３０２、比較
回路３０３、選択回路３０４、比較回路３０５、選択回
路３０６および選択回路３０７を有する。積分値制限回
路２０６は、積分系に蓄積される信号（信号Ｓ２０６）
のレベル（振幅）を所定の範囲内に制限する。比較回路
３００は、信号Ｓ２０３および制限値信号Ｓ２１０のレ
ベルを比較し、信号Ｓ２０３のレベルが制限値信号Ｓ２
１０のレベル以上の場合に第１の論理値を示す比較信号
Ｓ３００を選択回路３０１に出力し、信号Ｓ２０３のレ
ベルが制限値信号Ｓ２１０のレベルより小さい場合に第
２の論理値を示す比較信号Ｓ３００を選択回路３０１に
出力する。

【００４１】選択回路３０１は、比較信号Ｓ３００が第
１の論理値を示す場合に、制御値信号Ｓ２１０を選択し
て選択回路３０６に出力し、比較信号Ｓ３００が第２の
論理値を示す場合に、信号Ｓ２０３を選択して選択回路
３０６に出力する。

【００４２】すなわち、比較回路３００および選択回路
３０１によって、信号Ｓ２０３のレベルが制限値信号Ｓ
２１０のレベル以上の場合には、制限値信号Ｓ２１０が
選択されて選択回路３０６に出力される。

【００４３】符号反転回路３０２は、制限値信号Ｓ２１
０の符号を反転して制限値信号Ｓ２１０￣を生成し、こ
れを比較回路３０３に出力する。

【００４４】比較回路３０３は、信号Ｓ２０３および制
限値信号Ｓ２１０￣のレベルを比較し、信号Ｓ２０３の
レベルが制限値信号Ｓ２１０のレベル以下の場合に第１
の論理値を示す比較信号Ｓ３０３を選択回路３０４に出
力し、信号Ｓ２０３のレベルが制限値信号Ｓ２１０より
大きい場合に第２の論理値を示す比較信号Ｓ３０３を選
択回路３０４に出力する。

【００４５】選択回路３０４は、比較信号Ｓ３０３が第
１の論理値を示す場合に、制御値信号Ｓ２１０￣を選択
して選択回路３０６に出力し、比較信号Ｓ３０３が第２
の論理値を示す場合に、信号Ｓ２０３を選択して選択回
路３０６に出力する。

【００４６】すなわち、比較回路３０３および選択回路
３０４によって、信号Ｓ２０３のレベルが制限値信号Ｓ
２１０のレベル以下の場合には、制限値信号Ｓ２１０￣
が選択されて選択回路３０４に出力される。

【００４７】比較回路３０５は、信号２０３が０以上で
あるか否かを判断し、０以上であると判断した場合には
第１の論理値を示す比較信号Ｓ３０５を選択回路３０６
に出力し、０より小さいと判断した場合には第２の論理
値を示す比較信号Ｓ３０５を選択回路３０６に出力す
る。

【００４８】選択回路３０６は、比較信号Ｓ３０５が第
１の論理値を示す場合には、選択回路３０１から入力し
た信号を選択回路３０７に出力し、比較信号Ｓ３０５が
第２の論理値を示す場合には、選択回路３０４から入力
した信号を選択回路３０７に出力する。

【００４９】すなわち、比較回路３００、選択回路３０
１、符号反転回路３０２、比較回路３０３、選択回路３
０４、比較回路３０５および選択回路３０６によって、
信号Ｓ２０３のレベルが、制限値信号Ｓ２１０が示すレ
ベルと制限値信号Ｓ２１０￣が示すレベルとの間にある
場合には、信号Ｓ２０３が遅延回路２０４に出力され、
そうでない場合には、制限値信号Ｓ２１０あるいは制限
値信号Ｓ２１０￣が遅延回路２０４に出力される。これ
により、遅延回路２０４に出力される信号２０３がレベ
ルが、制限値信号Ｓ２１０が示すレベルと制限値信号Ｓ
２１０￣が示すレベルとの間に制限される。

【００５０】選択回路３０７は、ユニークワード検出回
路１５１から入力した同期検出信号Ｓ１５１に基づい
て、後述するようにユニークワード（同期信号）が検出
された後は、信号Ｓ２０３を選択して加算回路２０４に
出力し、ユニークワードが未だ検出されていない期間で
は、選択回路３０６から入力した信号を選択して遅延回
路２０４に出力する。

【００５１】なお、本実施形態では、制限値信号Ｓ２１
０が示す値は、コスタスループ回路１５５による周波数
引き込みおよび位相同期に必要な周波数範囲および時間
に応じて、係数回路２００，２０２で用いられる係数と
の関係で決定される。

【００５２】以下、ループフィルタ回路１３４の動作を
説明する。先ず、図１に示す受信装置９０において、ユ
ニークワード検出回路１５１がユニークワードを未だ検
出していない状態でのループフィルタ回路１３４の動作
を説明する。この場合には、図２に示すループフィルタ
回路１３４の選択回路３０７では、同期検出信号Ｓ１５
１に基づいて、選択回路３０６からの信号が選択されて
遅延回路２０４に出力される。このとき、選択回路３０
７が選択回路３０６から入力する信号のレベルは、前述
したように、信号２０３のレベルを、制限値信号Ｓ２１
０が示すレベルと制限値信号Ｓ２１０￣が示すレベルと
の間に制限したものになっている。

【００５３】そのため、加算回路２０３および遅延回路
２０４からなる積分系に蓄積される誤った信号のレベル
を一定範囲内に抑えることができ、ユニークワード検出
回路１５１による同期検出後に、コスタスループ回路１
５５による位相同期および周波数引き込みを短時間で行
うことができる。

【００５４】次に、図１に示す受信装置９０において、
ユニークワード検出回路１５１がユニークワードを検出
した後のループフィルタ回路１３４の動作を説明する。
この場合には、図２に示すループフィルタ回路１３４の
選択回路３０７では、同期検出信号Ｓ１５１に基づい
て、加算回路２０３からの信号Ｓ２０３が選択されて遅
延回路２０４に出力される。これにより、加算回路２０
３および遅延回路２０４からなる積分系では、積分値制
限回路２０６による積分値の制限処理の影響を受けるこ
となく、係数回路２０２からの信号Ｓ２０２の積分処理
が行われ、その結果である信号Ｓ２０３が加算回路２０
５に出力される。

【００５５】数値制御発振回路１３５は、オーバーフロ
ーを禁止しない累積加算回路であり、位相比較信号Ｓ１
３４の値に応じてそのダイナミックレンジまでの加算動
作を行って発振状態となり、位相信号Ｓ１３４の値に応
じた発振周波数を持つ信号Ｓ１３５を生成し、これを信
号変換回路１３６，１３７に出力する。すなわち、数値
制御発振回路１３５は、アナログ回路における電圧制御
発振回路（ＶＣＯ）と同じ動作をデジタルで行う。

【００５６】信号変換回路１３６は、例えばＳＩＮ特性
を持つ８ビットの分解能の信号を格納したＲＯＭを有
し、数値制御発振回路１３５からの信号Ｓ１３５に応じ
てＲＯＭから読み出したＳＩＮ特性の信号Ｓ１３６を複
素乗算回路１３０に出力する。信号変換回路１３７は、
例えばＣＯＳ特性を持つ８ビットの分解能の信号を格納
したＲＯＭを有し、数値制御発振回路１３５からの信号
Ｓ１３５に応じてＲＯＭから読み出したＣＯＳ特性の信
号Ｓ１３７を複素乗算回路１３０に出力する。

【００５７】ここで、複素乗算回路１３０、ロールオフ
フィルタ回路１３１，１３２、ＴＣ８ＰＳＫ用位相比較
回路１３３ａ、ＱＰＳＫ用位相比較回路１３３ｂ、ＢＰ
ＳＫ用位相比較回路１３３ｃ、選択回路１５０、ループ
フィルタ回路１３４、数値制御発振回路１３５および信
号変換回路１３６，１３７によってコスタスループ(Cos
tas Loop) 回路１５５が構成される。

【００５８】シンボルデコード回路１４５は、ロールオ
フフィルタ回路１３１および１３２から入力したキャリ
ア再生されたＩ信号Ｓ１３１およびＱ信号Ｓ１３２のシ
ンボルを、所定の対応表を用いて変換するデコード処理
を行い、デコード信号Ｓ１４５をＴＭＣＣデコード回路
１５４に出力する。

【００５９】シンボル再生回路１４６は、ロールオフフ
ィルタ回路１３１および１３２から入力したキャリア再
生されたＩ信号Ｓ１３１およびＱ信号Ｓ１３２のシンボ
ルのタイミングを検出し、その結果に応じたシンボル再
生信号Ｓ１４６を補間回路１０₁ および１０₂ に出力す
る。

【００６０】ＡＧＣ回路１４７は、Ａ／Ｄ変換回路１２
０，１２１の後段の回路において安定した適切な振幅を
用いて処理が行えるように、Ｉ信号Ｓ１３１およびＱ信
号Ｓ１３２の振幅値を用いて、アナログ増幅回路１１
５，１１６の増幅率を制御するためのデジタルの増幅率
制御信号Ｓ１４７を例えば８ビットの分解能で生成し、
これをＰＷＭ信号生成回路１４８に出力する。

【００６１】ＰＷＭ信号生成回路１４８は、デジタルの
増幅率制御信号Ｓ１４７を、アナログ信号を得るための
ＰＷＭ信号である増幅率制御信号Ｓ１４８に変換し、こ
れをローパスフィルタ１４９に出力する。ローパスフィ
ルタ１４９は、増幅率制御信号Ｓ１４８の高域成分を除
去して、アナログの増幅率制御信号Ｓ１４９を生成し、
これをアナログ増幅回路１１５および１１６に出力す
る。

【００６２】ユニークワード検出回路１５１は、Ｉ信号
Ｓ１３１およびＱ信号Ｓ１３２に基づいて、図３に示す
ユニークワードｗ１，ｗ２，ｗ３の検出を行い、当該検
出したタイミングを示す同期検出信号Ｓ１５１をループ
フィルタ回路１３４および制御回路１５３に出力する。

【００６３】制御回路１５３は、ＴＭＣＣデコード回路
１５４からのＴＭＣＣ解析信号Ｓ１５４に基づいて、Ｉ
信号Ｓ１３２およびＱ信号Ｓ１３１の変調方式に対応し
た位相比較信号Ｓ１３３ａ，Ｓ１３３ｂ，Ｓ１３３ｃを
選択するように選択信号Ｓ１５３ａを生成し、これを選
択回路１５０に出力する。このとき、制御回路１５３
は、ユニークワード検出回路１５１からの同期検出信号
Ｓ１５１に基づいて、位相比較信号Ｓ１３３ａ，Ｓ１３
３ｂ，Ｓ１３３ｃの選択を切り換えるタイミングを決定
する。

【００６４】ＴＭＣＣデコード回路１５４は、シンボル
デコード回路１４５からのデコード信号Ｓ１４５の復号
処理、誤り訂正処理、ＴＭＣＣ信号の検出および解析処
理を行い、ＴＭＣＣ信号の解析結果を示すＴＭＣＣ解析
信号Ｓ１５４を制御回路１５３に出力する。

【００６５】以下、受信装置９０の動作を説明する。衛
星中継器を介して受信した受信信号Ｓ１１０の同相成分
が、同相検波回路１１２において、局部発振信号Ｓ１１
１を用いて検波され、ベースバンドのＩ信号Ｓ１１２が
生成される。また、それと並行して、受信信号Ｓ１１０
の直交成分が、直交検波回路１１４において、局部発振
信号Ｓ１１１と９０度位相差を持つ局部発生信号Ｓ１１
３を用いて検波され、ベースバンドのＱ信号Ｓ１１４が
生成される。

【００６６】アナログ増幅回路１１５における増幅率制
御信号Ｓ１４９に基づいた増幅処理によって、Ｉ信号Ｓ
１１２からＩ信号Ｓ１１５が生成される。ＬＰＦ回路１
１８におけるＬＰＦ処理およびＡ／Ｄ変換回路１２０に
おけるＡ／Ｄ変換処理を経て、Ｉ信号Ｓ１１５からＩ信
号Ｓ１２０が生成される。次に、補間回路１０₁ におい
て、シンボルデコード回路１４５が適切なタイミングで
シンボルの判定を行えるように、サンプルタイミング決
定回路１１からのサンプルタイミング決定信号Ｓ１１に
基づいてＩ信号Ｓ１２３の補間処理が行われてＩ信号Ｓ
１０₁ が生成される。

【００６７】また、上述したＩ信号の処理と並行して以
下に示すＱ信号の処理が行われる。すなわち、アナログ
増幅回路１１６における増幅率制御信号Ｓ１４９に基づ
いた増幅処理によって、Ｑ信号Ｓ１１４からＱ信号Ｓ１
１６が生成される。ＬＰＦ回路１１９におけるＬＰＦ処
理およびＡ／Ｄ変換回路１２１におけるＡ／Ｄ変換処理
を経て、Ｑ信号Ｓ１１６からＱ信号Ｓ１２１が生成され
る。次に、補間回路１０₂ において、シンボルデコード
回路１４５が適切なタイミングでシンボルの判定を行え
るように、サンプルタイミング決定回路１１からのサン
プルタイミング決定信号Ｓ１１に基づいてＱ信号Ｓ１２
４の補間処理が行われてＱ信号Ｓ１０₂ が生成される。

【００６８】そして、コスタスループ回路１５５におい
て、Ｉ信号Ｓ１０₁ およびＱ信号Ｓ１０₂ の周波数引き
込み処理および位相同期処理などのキャリア再生処理が
行われる。

【００６９】このとき、ＴＭＣＣデコード回路１５４に
おけるＴＭＣＣ信号の復号および検出処理に応じて、Ｔ
ＭＣＣ解析信号Ｓ１５４がＴＭＣＣデコード回路１５４
から制御回路１５３に出力される。そして、制御回路１
５３は、ＴＭＣＣ信号およびバースト信号の期間では位
相比較信号Ｓ１３３ｃを選択し、パケットの期間では当
該パケット変調方式に対応した位相比較信号Ｓ１３３
ａ，Ｓ１３３ｂ，Ｓ１３３ｃを選択することを指示する
選択信号Ｓ１５３ａを選択回路１５０に出力する。これ
により、Ｉ信号Ｓ１３２およびＱ信号Ｓ１３１が、対応
する変調方式に応じた位相比較を行ってキャリア再生処
理される。

【００７０】また、コスタスループ回路１５５のループ
フィルタ回路１３４では、前述したように、積分値制限
回路２０６によって、ユニークワード検出回路１５１か
らの同期検出信号Ｓ１５１に基づいて、ユニークワード
検出回路１５１で同期が検出されていない状態では、信
号２０３のレベルを制限値信号Ｓ２１０が示すレベルと
制限値信号Ｓ２１０￣が示すレベルとの間に制限したレ
ベルを持つ信号が遅延回路２０４に出力される。これに
より、加算回路２０３および遅延回路２０４からなる積
分系に蓄積される誤った信号のレベルを一定範囲内に抑
えることができ、ユニークワード検出回路１５１による
同期検出後に、コスタスループ回路１５５による位相同
期および周波数引き込みを短時間で行うことができる。

【００７１】また、ループフィルタ回路１３４では、図
１に示す受信装置９０のコスタスループ回路１５５によ
るキャリア再生において、ユニークワード検出回路１５
１が同期を検出した後は、加算回路２０３からの信号Ｓ
２０３が選択されて遅延回路２０４に出力される。これ
により、加算回路２０３および遅延回路２０４からなる
積分系では、積分値制限回路２０６によって積分値が制
限されない状態で、係数回路２０２からの信号Ｓ２０２
の積分処理が行われ、その結果である信号Ｓ２０３が加
算回路２０５に出力される。

【００７２】以上説明したように、受信装置９０によれ
ば、上述したように、図２に示す積分値制限回路２０６
を用いてループフィルタ回路１３４を動作させること
で、ユニークワード（同期信号）が検出されるまでの間
に、受信信号の変調方式に適合しない方式で位相比較が
行われて誤った位相比較信号Ｓ１５０がループフィルタ
回路１３４で処理された場合でも、ループフィルタ回路
１３４の積分系に、一定値以上の誤った積分値が蓄積さ
れることを回避できる。そのため、ユニークワードが検
出された後に、コスタスループ回路１５５で周波数およ
び位相の引き込みを短時間で行うことが可能になる。ま
た、受信装置９０によれば、ユニークワードが検出され
た後は、積分値制限回路２０６による積分値制限処理は
行わずに、従来と同様に、正しい位相比較信号Ｓ１５０
を用いてループフィルタ回路１３４でフィルタ処理が行
われる。

【００７３】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、本発明の第１のモ
ジュールの位相シフト変調方式としてＢＰＳＫ、ＱＰＳ
Ｋおよび８ＰＳＫを例示し、第２のモジュールの位相シ
フト変調方式としてＢＰＳＫを例示したが、第１の信号
モジュールおよび第２の信号モジュールの位相シフト変
調方式は、第２の信号モジュールのシンボル間隔が、第
１の信号モジュールのシンボル間隔と同じか、またはそ
れよりも長ければ特に限定されない。

【００７４】

【発明の効果】以上説明したように、本発明のフィルタ
回路およびフィルタ処理方法によれば、積分処理によっ
て蓄積される信号のレベルを一定の範囲内に制限でき
る。そのため、本発明のフィルタ回路およびフィルタ処
理方法を、複数の異なる条件で使用した場合に、前の条
件で使用した状態が、後の条件で使用したときの積分処
理に及ぼす影響を小さくできる。また、本発明のフィル
タ回路、受信装置およびフィルタ処理方法によれば、変
調信号が異なる変調方式に対応した処理で位相比較され
た期間がある場合でも、誤った位相比較信号によって積
分処理が大きな影響を受けることを回避できる。そのた
め、変調信号のキャリア再生を短時間で正確に行うこと
が可能になる。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態の受信装置の構成図
である。

【図２】図２は、図１に示すループフィルタ回路の構成
図である。

【図３】図３は、ＢＳデジタル放送フォーマットの信号
を説明するための図である。

【図４】図４は、図３に示すフォーマットの信号を受信
する受信装置の構成図である。

【図５】図５は、図４に示す受信装置の従来のループフ
ィルタ回路を説明するための図である。

【図６】図６は、Ｃ／Ｎ特性が劣化した場合の８ＰＳＫ
変調された信号から得られたシンボルの状態を説明する
ための図である。

【符号の説明】

１１０…入力端子、１１１…局部発振回路、１１２…同
相検波回路、１１３…移相回路、１１４…直交検波回
路、１１５，１１６…増幅回路、１１８，１１９…ＬＰ
Ｆ回路、１２０，１２１…Ａ／Ｄ変換回路、１０₁ ，１
０₂ …補間回路、１３０…複素乗算回路、１３１，１３
２…ロールオフフィルタ回路、１３３ａ…ＴＣ８ＰＳＫ
用位相比較回路、１３３ｂ…ＱＰＳＫ用位相比較回路、
１３３ｃ…ＢＰＳＫ用位相比較回路、１３４…ループフ
ィルタ回路、１３５…数値制御発振回路、１３６，１３
７…信号変換回路、１４５…シンボルデコード回路、１
４６…シンボル再生回路、１４７…ＡＧＣ回路、１４８
…ＰＷＭ信号生成回路、１５０…選択回路、１５１…ユ
ニークワード検出回路、１５３…制御回路、１５４…Ｔ
ＭＣＣデコード回路、２００，２０２…係数回路、２０
３，２０５…加算回路、２０４…遅延回路、２０６…積
分値制限回路

Claims (11)

【特許請求の範囲】
1. 【請求項１】入力信号に所定の係数を乗算する処理を行
   う第１の回路モジュールと、 前記入力信号に対して所定の係数の乗算処理および積分
   処理を行う第２の回路モジュールと、 前記第２の回路モジュールで前記積分処理された信号の
   レベルが所定の範囲内になるように、前記第２の回路モ
   ジュールを制御する第３の回路モジュールと、 前記第１の回路モジュールの処理結果および前記第２の
   回路モジュールの処理結果を用いて出力信号を生成する
   第４の回路モジュールとを有するフィルタ回路。
2. 【請求項２】前記第２の回路モジュールは、 前記入力された信号とフィードバック信号とを加算した
   信号を出力する加算回路と、 前記加算回路から出力された信号を所定時間だけ遅延し
   て前記フィードバック信号を生成する遅延回路とを用い
   て前記積分処理を行い、 前記第３の回路モジュールは、 前記加算回路から出力された信号のレベルが、前記所定
   の範囲内にあるか否かを判断し、前記所定の範囲内にあ
   ると判断すると、前記加算回路から出力された信号を前
   記遅延回路に出力し、前記所定の範囲内にないと判断す
   ると、予め決められたレベルの信号を前記遅延回路に出
   力する請求項１に記載のフィルタ回路。
3. 【請求項３】位相シフト変調された変調信号を位相比較
   してキャリア再生を行うループ内に設けられるフィルタ
   回路であって、 前記変調信号の位相誤差補正を行うように、前記位相比
   較によって得られた位相比較信号に所定の係数を乗算す
   る処理を行う第１の回路モジュールと、 前記変調信号の周波数誤差補正を行うように、前記位相
   比較信号に対して所定の係数の乗算処理および積分処理
   を行う第２の回路モジュールと、 前記第２の回路モジュールで前記積分処理された信号の
   レベルが所定の範囲内になるように、前記第２の回路モ
   ジュールを制御する第３の回路モジュールと、 前記第１の回路モジュールの処理結果と前記第２の回路
   モジュールの処理結果とから、出力信号を生成する第４
   の回路モジュールとを有するフィルタ回路。
4. 【請求項４】前記第２の回路モジュールは、 入力された信号とフィードバック信号とを加算した信号
   を出力する加算回路と、 前記加算回路から出力された信号を所定時間だけ遅延し
   て前記フィードバック信号を生成する遅延回路とを用い
   て前記積分処理を行い、 前記第３の回路モジュールは、 前記加算回路から出力された信号のレベルが、前記所定
   の範囲内にあるか否かを判断し、前記所定の範囲内にあ
   ると判断すると、前記加算回路から出力された信号を前
   記遅延回路に出力し、前記所定の範囲内にないと判断す
   ると、予め決められたレベルの信号を前記遅延回路に出
   力する請求項３に記載のフィルタ回路。
5. 【請求項５】前記第３の回路モジュールは、前記変調信
   号に含まれる同期信号が検出されるまでの間、前記第２
   の回路モジュールで前記積分処理された信号のレベルが
   所定の範囲内になるように、前記第２の回路モジュール
   を制御する請求項３に記載のフィルタ回路。
6. 【請求項６】前記第３の回路モジュールは、前記変調信
   号に含まれる同期信号が検出された後に、前記判断とは
   無関係に、前記加算回路から出力された信号を前記遅延
   回路に出力する請求項４に記載のフィルタ回路。
7. 【請求項７】位相シフト変調された変調信号のキャリア
   再生および復号を行う受信装置であって、 前記変調信号とフィードバック信号とを混合する混合回
   路と、 前記混合の結果に対して位相比較を行って位相比較信号
   を生成する位相比較回路と、 前記位相比較信号を平滑化するフィルタ回路と、 前記平滑化された位相比較信号に基づいて前記フィード
   バック信号を生成する数値制御発振回路と、 前記変調信号に含まれる同期信号を検出する同期検出回
   路とを有し、 前記フィルタ回路は、 前記変調信号の位相誤差補正を行うように、前記位相比
   較信号に所定の係数を乗算する処理を行う第１の回路モ
   ジュールと、 前記変調信号の周波数誤差補正を行うように、前記位相
   比較信号に対して所定の係数の乗算処理および積分処理
   を行う第２の回路モジュールと、 前記同期信号の検出結果に基づいて、前記第２の回路モ
   ジュールで前記積分処理された信号のレベルが所定の範
   囲内になるように、前記第２の回路モジュールを制御す
   る第３の回路モジュールと、 前記第１の回路モジュールの処理結果と前記第２の回路
   モジュールの処理結果とから、出力信号を生成する第４
   の回路モジュールとを有する受信装置。
8. 【請求項８】前記変調信号は、前記同期信号と、複数の
   位相シフト変調方式のうち指定された変調方式でそれぞ
   れ変調された複数の第１の信号モジュールと、前記複数
   の信号モジュールの変調方式を示す第２の信号モジュー
   ルとを含み、 前記位相比較回路は、前記第２の信号モジュールに基づ
   いて、前記複数の第１のモジュールをその変調方式に対
   応した処理で位相比較を行って前記位相比較信号を生成
   する請求項７に記載の受信装置。
9. 【請求項９】前記第３の回路モジュールは、前記同期信
   号が検出されるまでの間、前記第２の回路モジュールで
   前記積分処理された信号のレベルが所定の範囲内になる
   ように、前記第２の回路モジュールを制御する請求項７
   に記載の受信装置。
10. 【請求項１０】所定の信号に所定の係数を乗算する処理
    を行う第１のステップと、 前記所定の信号に対して所定の係数の乗算処理および積
    分処理を行う第２のステップと、 前記第２のステップで前記積分処理された信号のレベル
    が所定の範囲内になるように、前記第２のステップの処
    理を制御する第３のステップと、 前記第１のステップの処理結果および前記第２のステッ
    プの処理結果を用いて出力信号を生成する第４のステッ
    プとを有するフィルタ処理方法。
11. 【請求項１１】位相シフト変調された変調信号のキャリ
    ア再生および復号を行う受信方法であって、 前記変調信号とフィードバック信号とを混合する第１の
    ステップと、 前記混合の結果に対して位相比較を行って位相比較信号
    を生成する第２のステップと、 前記位相比較信号を平滑化するためにフィルタ処理を行
    う第３のステップと、 前記フィルタ処理された位相比較信号に基づいて前記フ
    ィードバック信号を生成する数値制御発振処理を行う第
    ４のステップと、 前記変調信号に含まれる同期信号を検出する第５のステ
    ップとを有し、 前記第３のステップは、 前記変調信号の位相誤差補正を行うように、前記位相比
    較信号に所定の係数を乗算する処理を行う第６のステッ
    プと、 前記変調信号の周波数誤差補正を行うように、前記位相
    比較信号に対して所定の係数の乗算処理および積分処理
    を行う第７のステップと、 前記同期信号の検出結果に基づいて、前記第２の回路モ
    ジュールで前記積分処理された信号のレベルが所定の範
    囲内になるように、前記第７のステップを制御する第８
    のステップと、 前記第６のステップの処理結果と前記第７のステップの
    処理結果とから、出力信号を生成する第８のステップと
    を有する受信方法。