JP2002083906A - 集積半導体のための支持マトリックス及びそれを製作する方法 - Google Patents

集積半導体のための支持マトリックス及びそれを製作する方法

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カーリッシュ クヌート
Henning Mieth
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Abstract

(57)【要約】 【課題】 支持マトリックスと半導体とを隔てる流動可
能なシリコン材料の、ボンドリードのボンド範囲内への
匍匐を確実に阻止する手段を提供する。 【解決手段】 集積半導体のための支持マトリックスで
ある。枠と、導体路組織と、導体路組織を集積半導体に
接続するための少なくとも1つのボンドリード(1)
と、支持マトリックスと半導体とを隔てるための支持マ
トリックス上に配置された流動可能なシリコン組織とを
備えている。ボンドリードは、ボンド範囲(3)と導体
路組織との間に、シリコン組織がボンド範囲(3)上に
流れるのを阻止するバリヤとして少なくとも1つの溝
(7,8)を有している。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、積層半導体のため
の支持マトリックスであって、ボンド通路にバリヤを有
している形式のもの、及びこのような支持マトリックス
を製作する方法に関する。
【0002】
【従来の技術】μBGA、FBGAなどのような集積半
導体のための現在のミニアチュアケーシングは、本来の
被覆体及びシリコンチップのほかに、支持マトリックス
から成っている。この支持マトリックスは、半導体チッ
プの接点面の安定化及び半導体チップの接点面とケーシ
ングの外部接点との電気的な接続に役立つ。この目的の
ために、支持マトリックスは、枠、例えば50μmの厚
さの例えば適当に形成されたポリイミドフォイル、並び
に接点面を互いに接続する導体路組織を有している。普
通は半導体チップは支持マトリックスの一方の側に接続
されており、支持マトリックスの他方の側にはケーシン
グの外部ボンディングのための接点が薄板などの上に配
置されている。導体路組織は普通は枠の、半導体チップ
も位置している側に配置されているのに対し、外部接点
は他方の側に位置している。導体路組織と外部接点との
間の接続は枠内の孔によって達成される。
【0003】導体路組織と半導体チップとの間の本来の
接続はいわゆるボンドリードを介して、換言すれば半導
体チップの接点面と接点接続するために半導体チップに
向かって曲げられているか、あるいは曲げることのでき
る導体路組織の舌形の範囲を介して行われる。ボンドリ
ードは次いで半導体に例えば溶接、マイクロ溶接法ある
いはろう接によってボンディングされる。
【0004】普通のやり方では、ボンドリードはいわゆ
るボンド通路内に集中せしめられている。このボンド通
路は枠内の開口であり、この開口は半導体チップに背を
向けた側からボンドリードへのアプローチを可能にす
る。支持マトリックスを半導体チップに組み付ける場合
に、支持マトリックスの半導体チップに背を向けた側か
らボンドプランジャによってボンドリードが半導体チッ
プに向かって押されて、そこでボンディングされる。
【0005】ボンドリードはいわゆるアンカを介して導
体路組織の残りと接続されている。アンカと向き合う側
にはしばしば対向アンカがあり、この対向アンカは目標
破断箇所を介してボンドリードの本来のボンド範囲に接
続されている。ボンド範囲を半導体チップの接点箇所に
圧着する際に目標破断箇所が破断する。
【0006】支持マトリックスと半導体チップとの間に
はしばしばスペーサ、いわゆるナビン(nubbin)、が挿
入され、これらのナビンは両方の構成エレメントの間に
所望の間隔を生ぜしめる。ナビンは普通はシリコン材料
から製作され、スクリーン印刷によって支持マトリック
ス上に取り付けられる。支持マトリックスと半導体チッ
プとの間の結合を安定にするためにボンド通路は適当な
材料で満たされる。
【0007】ナビンをスクリーン印刷で製作する場合
に、印刷ステンシルによるシールが不充分なために、シ
リコン材料が電気接続導線、特にボンドリード上に達す
ることを回避することができない。シリコン材料の特有
の性質によって、シリコン材料は、後続のプロセスにお
いて半導体チップとの接点接続に役立つ接続導線の面に
まで匍匐する。これによりシリコン材料はボンドリード
のボンド範囲と半導体チップの接点面との間に存在する
ので、ボンディング過程の際に電気的な接点接続を達成
することができないか、あるいは少なくとも確実に保証
することができない。このような問題を予防するため
に、従来は、製作プロセスにおけるステンシルの周期的
な浄化のような種々の予防手段によって、あるいはプラ
ズマ浄化あるいは化学的な浄化のような種々の後処理法
によって、ボンドリードのボンド範囲の汚染を阻止する
ことが試みられて来た。しかしながらこれによっては、
シリコン汚染のない確実な接点面をすべての場合に達成
することに成功しなかった。
【0008】
【発明が解決しようとする課題】したがって本発明の課
題は、シリコン材料のボンド範囲内への匍匐を確実に阻
止することのできる手段を提供することである。
【0009】
【課題を解決するための手段】この課題は、独立請求項
1に記載した集積半導体チップのための支持マトリック
スを提供することによって、並びに独立請求項7に記載
したこのような支持マトリックスを製作する方法によっ
て、解決される。
【0010】
【発明の実施の形態】本発明の別の有利な観点、構成及
び詳細は従属請求項、明細書及び図面から明らかにな
る。
【0011】本発明はまず、集積半導体のための支持マ
トリックスであって、枠と、導体路組織と、この導体路
組織を集積半導体に接続するための少なくとも1つのボ
ンドリードとを備えいる形式のものに向けられており、
その際支持マトリックスの特徴とするところは、少なく
とも1つのボンドリードが、ボンド範囲と導体路組織と
の間に、流動可能な材料がボンド範囲上に流れるのを阻
止する少なくとも1つのバリヤを有している点に存して
いる。
【0012】したがって発明的な基本思想は、高価な浄
化手段を実施する代わりに、ボンドリードを次のよう
に、すなわち内蔵されたバリヤによってナビンのために
使用されるシリコン材料のボンド範囲内への匍匐が阻止
されるように、構成することに存している。
【0013】バリヤは導体路及び枠と、ボンドリードと
の間の流動可能な材料のための分離線を形成する。この
バリヤは有利な形式で、それがシリコン材料の可能な流
れ方向に対して横方向にボンドリード全体を回るよう
に、配向されている。流動可能な材料は、有利には、支
持マトリックス上に組織を構成するためのシリコンであ
る。この場合組織はスペーサであることができる。
【0014】基本的には、本発明は、ナビンのために使
用されるシリコン材料とは別の流動可能な材料のボンド
範囲上での匍匐を阻止するためにも適しており、したが
って本発明は、支持マトリックス及び半導体の製作の分
野における別の技術に対しても使用することができる。
【0015】少なくとも1つのボンドリードは、枠との
結合のためのアンカを有しており、バリヤは該アンカの
範囲内に配置されている。
【0016】更に本発明によるボンドリードは、アンカ
に背を向けたその端部を枠と結合するための対向アンカ
を有しており、その際第2のバリヤが対向アンカの範囲
内に配置されている。この好ましい実施形は、ボンドリ
ードが対向アンカを、及び目標破断箇所を有しており、
該目標破断箇所は、既に述べたように、アンカに背を向
けたボンド通路の側において枠と結合されている場合
に、使用することができる。この場合、流動可能な材料
の両方の可能な流れ方向をバリヤによって防護すること
が必要なことがある。
【0017】バリヤを構成するためには、種々の可能性
がある。例えばバリヤは溝又は壁を有することができ
る。溝を使用する場合には、流動可能な材料の流れ及び
付着に対するエッジ効果を利用することができ、このエ
ッジ効果においては、流動可能な材料は下方に向いたエ
ッジを回って流れることができない。この形式で溝は液
体に対する効果的なバリヤを形成することができる。
壁、換言すれば突出しているバリヤエレメントを使用す
ることも、限定する効果を有することができ、この効果
はその都度の基板上における流動可能な材料の付着特性
に関連している。
【0018】最後にバリヤは、流動可能な材料を退ける
分離手段を備えた範囲を有していることができる。要す
るにこの場合、基板上における流動可能な材料の付着力
が変化せしめられ、材料が被覆された範囲を越えて、保
護すべき範囲上に匍匐することができなくなる。
【0019】これらの種々の形式のバリヤを互いに組み
合わせること、あるいは複数の同じようなバリヤを互い
に前後にボンドリード上に配置することが可能である。
このような手段は、経費を増大させるけれども、本発明
によるバリヤの抑止作用を更に改善することができる。
【0020】更に本発明は、枠と、導体路組織と、導体
路組織を集積半導体と接続するための少なくとも1つの
ボンドリードとを備えている、集積半導体のための支持
マトリックスを製作する方法に向けられており、この方
法は次のステップ:流動可能な材料がボンド範囲上で流
れることを阻止するために、ボンド範囲と導体路組織と
の間に1つの溝を形成するステップ、を有している。
【0021】この場合、本発明による方法は有利には光
化学的に行うことができ、次のステップ:−ラッカマス
クを取り付けるステップ;及び−ボンドリードのアンカ
に横溝をエッチングするステップ、を有している。
【0022】ラッカマスクの取り付けは、例えば当業者
に周知の形式でホトラッカでの被覆、所望の模様の露光
及びラッカ層の現像によって行われる。
【0023】代替的に、方法は次のステップ:ボンドリ
ードの縁に横溝を型押しするステップ、を有することが
できる。
【0024】バリヤ効果を増強するためには、複数の平
行に延びるバリヤを互いに前後に接続するのが好まし
い。
【0025】溝を製作する場合に、エッチング深さ若し
くは型押し深さは、ボンドリードの組み付けの際にボン
ド範囲と対向アンカとの間に場合により存在している目
標破断箇所が引き続き目標破断箇所として機能するよう
に、換言すれば半導体チップへのボンド範囲の圧着の際
の破断がバリヤにおいて行われないように、寸法決めし
ておかなければならない。
【0026】最後に本発明は、枠と、導体路組織と、導
体路組織を集積半導体と接続するための少なくとも1つ
のボンドリードとを備えている、集積半導体のための支
持マトリックスを製作する方法に向けられており、この
方法は次のステップ:流動可能な材料がボンド範囲上に
流れることを阻止するために、ボンドリードのボンド範
囲と導体路組織との間に少なくとも1つの壁を取り付け
るステップ、を有している。
【0027】材料の取り付けは、例えばプラズマ分離に
よる被覆法のような半導体を製作する普通の方法で達成
することができる。
【0028】バリヤの製作は、導体路組織及びボンドリ
ードの積層製作の際に、支持マトリックスの枠と接続す
る前に行うことができる。代替的に、枠及び導体路組織
/ボンドリード層の接続の後にバリヤを取り付けること
も可能である。
【0029】
【実施例】以下においては、図1を参照して、本発明の
1実施例を説明する。
【0030】図1は、支持マトリックス内で使用される
本発明によるボンドリード1を平面図で示す。このボン
ドリードはアンカ範囲2と、ボンド範囲3と、対向アン
カ範囲4とを有している。対向アンカ範囲4とボンド範
囲3との間には目標破断箇所5が設けられている。アン
カ2はボンド範囲に背を向けたその端部において導体路
6により支持マトリックスの導体路組織と接続されてい
る。溝7の形の第1のバリヤはアンカ2に配置されてい
る。溝8の形の別のバリヤは対向アンカに配置されてい
る。本発明によるバリヤは、ボンドリードに沿った流動
可能な材料の流れを阻止若しくは著しく遅延させ、した
がって汚染を完全に排除することができ、若しくは後続
の浄化ステップで万一まだ残っている接点面上の、換言
すればボンド範囲3上の最小の汚染残部を確実に取り除
くことができる。
【図面の簡単な説明】
【図1】本発明の1実施例を示した図である。
【符号の説明】
1 ボンドリード、 2 アンカ範囲、 3 ボンド範
囲、 4 対向アンカ範囲、 5 目標破断箇所、 6
導体路、 7 溝、 8 溝

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 集積半導体のための支持マトリックスで
    あって、枠と、導体路組織と、導体路組織を集積半導体
    に接続するための少なくとも1つのボンドリード(1)
    と、支持マトリックスと半導体とを隔てるための支持マ
    トリックス上に配置された流動可能なシリコン組織とを
    備えている形式のものにおいて、少なくとも1つのボン
    ドリードが、ボンド範囲(3)と導体路組織との間に、
    シリコン組織がボンド範囲(3)上に流れるのを阻止す
    るバリヤとして少なくとも1つの溝(7,8)を有して
    いることを特徴とする、集積半導体のための支持マトリ
    ックス。
  2. 【請求項2】 バリヤ(7,8)が、流動可能な材料の
    ための、導体路組織及び枠と、ボンドリード(1)との
    間の分離線を形成していることを特徴とする、請求項1
    記載の支持マトリックス。
  3. 【請求項3】 シリコン組織がスペーサであることを特
    徴とする、請求項1又は2記載の支持マトリックス。
  4. 【請求項4】 少なくとも1つのボンドリード(1)が
    枠との結合のためのアンカ(2)を有しており、バリヤ
    (7)がアンカ(2)の範囲内に配置されていることを
    特徴とする、請求項1から3までのいずれか1項記載の
    支持マトリックス。
  5. 【請求項5】 ボンドリード(1)が、アンカ(2)に
    背を向けたその端部を枠と結合するための対向アンカ
    (4)を有しており、その際第2のバリヤ(8)が対向
    アンカ(4)の範囲内に配置されていることを特徴とす
    る、請求項4記載の支持マトリックス。
  6. 【請求項6】 バリヤ(7,8)が、流動可能な材料を
    退ける分離手段を備えた範囲を有していることを特徴と
    する、請求項1から5までのいずれか1項記載の支持マ
    トリックス。
  7. 【請求項7】 集積半導体のための支持マトリックスで
    あって、枠と、導体路組織と、導体路組織を集積半導体
    に接続するための少なくとも1つのボンドリード(1)
    と、支持マトリックスと半導体とを隔てるための支持マ
    トリックス上に配置された流動可能なシリコン組織とを
    備えている形式のものを製作する方法において、次のス
    テップ:シリコン組織がボンド範囲(3)上に流れるこ
    とを阻止するために、ボンド範囲(3)と導体路組織と
    の間に少なくとも1つの溝を形成するステップ、を有し
    ている、集積半導体のための支持マトリックスを製作す
    る方法。
  8. 【請求項8】 次のステップ:ラッカマスクを取り付け
    るステップ;及びボンドリード(1)のアンカに横溝を
    エッチングするステップ、を有していることを特徴とす
    る、請求項7記載の方法。
  9. 【請求項9】 次のステップ:ボンドリード(1)のア
    ンカに横溝を型押しするステップ、を有していることを
    特徴とする、請求項7記載の方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10242629B4 (de) * 2002-09-13 2006-12-28 Infineon Technologies Ag Herstellungsverfahren für eine Halbleiterstruktur mit einem teilweise gefüllten Graben
DE10254648A1 (de) * 2002-11-22 2004-06-09 Infineon Technologies Ag Trägerstruktur für einen Chip und Verfahren zum Herstellen derselben
US7223626B2 (en) 2004-08-19 2007-05-29 Micron Technology, Inc. Spacers for packaged microelectronic imagers and methods of making and using spacers for wafer-level packaging of imagers
WO2007050038A1 (en) 2005-10-25 2007-05-03 Infineon Technologies Ag Method of manufacture of encapsulated package

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01173734A (ja) * 1987-12-28 1989-07-10 Hitachi Cable Ltd 半導体装置用フィルムキャリア
JPH01217952A (ja) 1988-02-25 1989-08-31 Nec Corp 半導体装置製造用リードフレーム
JPH0429342A (ja) * 1990-05-24 1992-01-31 Matsushita Electric Ind Co Ltd フィルムリード
EP0472766A1 (de) * 1990-08-30 1992-03-04 Siemens Aktiengesellschaft Verfahren zum Abdecken eines kontaktierten Halbleiterchips
JP2757644B2 (ja) * 1992-01-14 1998-05-25 日本電気株式会社 フィルムキャリアテープ
US5422313A (en) * 1994-05-03 1995-06-06 Texas Instruments Incorporated Integrated circuit device and manufacturing method using photoresist lead covering
US5915170A (en) * 1994-09-20 1999-06-22 Tessera, Inc. Multiple part compliant interface for packaging of a semiconductor chip and method therefor
JP2967697B2 (ja) 1994-11-22 1999-10-25 ソニー株式会社 リードフレームの製造方法と半導体装置の製造方法
JP3484554B2 (ja) * 1995-02-28 2004-01-06 日本テキサス・インスツルメンツ株式会社 半導体装置
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
US5866949A (en) * 1996-12-02 1999-02-02 Minnesota Mining And Manufacturing Company Chip scale ball grid array for integrated circuit packaging
JPH10214924A (ja) 1997-01-30 1998-08-11 Fujitsu Ten Ltd 半導体素子の樹脂封止構造

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