JP2002076140A - 半導体素子のキャパシタ製造方法 - Google Patents
半導体素子のキャパシタ製造方法Info
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
Abstract
(57)【要約】
【課題】電荷蓄積容量を増大させ、かつ、漏洩電流を防
止することができる半導体素子のキャパシタ製造方法を
開示する。 【解決手段】半導体基板上に下部電極用ルビジウム膜を
蒸着するステップ、前記ルビジウム膜上に高誘電率を有
するＴａＯＮ膜を形成するステップ及び前記ＴａＯＮ膜
上に上部電極を形成するステップを含んでなることを特
徴とする半導体素子のキャパシタ製造方法。
止することができる半導体素子のキャパシタ製造方法を
開示する。 【解決手段】半導体基板上に下部電極用ルビジウム膜を
蒸着するステップ、前記ルビジウム膜上に高誘電率を有
するＴａＯＮ膜を形成するステップ及び前記ＴａＯＮ膜
上に上部電極を形成するステップを含んでなることを特
徴とする半導体素子のキャパシタ製造方法。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子のキャ
パシタ製造方法に関し、より詳細には、電荷蓄積容量を
増大させ、かつ、漏洩電流を防止することができる半導
体素子のキャパシタ製造方法に関する。
パシタ製造方法に関し、より詳細には、電荷蓄積容量を
増大させ、かつ、漏洩電流を防止することができる半導
体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】近来、半導体製造技術の進歩に伴って、
メモリ素子の需要が急増している。半導体素子におい
て、データ蓄積手段に用いられるキャパシタは、電極の
面積と電極間の距離と電極間に差し込まれる誘電膜の誘
電率により、そのキャパシタンスが変わる。
メモリ素子の需要が急増している。半導体素子におい
て、データ蓄積手段に用いられるキャパシタは、電極の
面積と電極間の距離と電極間に差し込まれる誘電膜の誘
電率により、そのキャパシタンスが変わる。
【０００３】しかし、半導体素子が高集積化することに
より、半導体装置におけるキャパシタ形成領域が低減さ
れ、その結果、キャパシタの電極面積が小さくなってキ
ャパシタのキャパシタンスが低減される。
より、半導体装置におけるキャパシタ形成領域が低減さ
れ、その結果、キャパシタの電極面積が小さくなってキ
ャパシタのキャパシタンスが低減される。
【０００４】このため、従来の発明では、金属膜−誘電
膜−金属膜（ＭＩＭ）のキャパシタ構造で下部電極にル
ビジウム膜を蒸着し、その上に高誘電率を有するＴａＯ
Ｎ膜を蒸着し、前記誘電膜上に金属膜を蒸着することに
より、ＴａＯＮキャパシタのキャパシタンスを極大化し
ている。
膜−金属膜（ＭＩＭ）のキャパシタ構造で下部電極にル
ビジウム膜を蒸着し、その上に高誘電率を有するＴａＯ
Ｎ膜を蒸着し、前記誘電膜上に金属膜を蒸着することに
より、ＴａＯＮキャパシタのキャパシタンスを極大化し
ている。
【０００５】図１ａ及び図１ｂは、従来の半導体素子の
キャパシタ製造方法を示すものである。従来技術にかか
る半導体素子のキャパシタ製造方法は、図１ａに示すよ
うに、モス（MOS）トランジスタ（図示しない）が備え
られた半導体基板２上にモストランジスタの接合領域中
のいずれかを露出させるコンタクトホール（図示しな
い）を有する層間絶縁膜４を形成する。
キャパシタ製造方法を示すものである。従来技術にかか
る半導体素子のキャパシタ製造方法は、図１ａに示すよ
うに、モス（MOS）トランジスタ（図示しない）が備え
られた半導体基板２上にモストランジスタの接合領域中
のいずれかを露出させるコンタクトホール（図示しな
い）を有する層間絶縁膜４を形成する。
【０００６】次に、前記層間絶縁膜４上にプラグ用ポリ
シリコン膜５を埋め込んだ後、前記ポリシリコン膜５を
エッチバックし、自然酸化膜を取り除いた後、前記結果
物上にバリア金属膜６であるＴｉ／ＴｉＮ膜を蒸着す
る。
シリコン膜５を埋め込んだ後、前記ポリシリコン膜５を
エッチバックし、自然酸化膜を取り除いた後、前記結果
物上にバリア金属膜６であるＴｉ／ＴｉＮ膜を蒸着す
る。
【０００７】次に、図１ｂに示すように、前記バリア金
属膜６上に下部電極としてルビジウム膜７(Ｒｂ)を蒸着
する。その際、前記ルビジウム膜７の蒸着の際、反応ガ
スとしてＯ2を使用する。
属膜６上に下部電極としてルビジウム膜７(Ｒｂ)を蒸着
する。その際、前記ルビジウム膜７の蒸着の際、反応ガ
スとしてＯ2を使用する。
【０００８】また、前記Ｏ2ガスを使用することによっ
て、ルビジウムソースであるトリス（2,4-オクタンジオ
ナト(octanedionato)）ルビジウムの分子構造が破壊さ
れてルビジウム膜７の蒸着を容易にする。
て、ルビジウムソースであるトリス（2,4-オクタンジオ
ナト(octanedionato)）ルビジウムの分子構造が破壊さ
れてルビジウム膜７の蒸着を容易にする。
【０００９】次に、前記ルビジウム膜７上に誘電率が優
れるＴａＯＮ膜８を形成し、前記ＴａＯＮ膜８上に上部
電極９を形成して半導体メモリ素子のキャパシタを完成
する。
れるＴａＯＮ膜８を形成し、前記ＴａＯＮ膜８上に上部
電極９を形成して半導体メモリ素子のキャパシタを完成
する。
【００１０】しかし、従来の半導体メモリ素子のキャパ
シタ製造方法においては、次の問題がある。従来技術
は、前記下部電極であるルビジウム膜の蒸着の際、Ｏ2
ガスを使用しているが、このようなＯ2ガスは、ルビジ
ウムソースであるトリス（2,4-オクタンジオナト）ルビ
ジウムの分子構造が破壊されてルビジウム膜の蒸着を容
易にするが、ルビジウム膜内に炭素が残存し、キャパシ
タの電気的特性を低下させることになる。
シタ製造方法においては、次の問題がある。従来技術
は、前記下部電極であるルビジウム膜の蒸着の際、Ｏ2
ガスを使用しているが、このようなＯ2ガスは、ルビジ
ウムソースであるトリス（2,4-オクタンジオナト）ルビ
ジウムの分子構造が破壊されてルビジウム膜の蒸着を容
易にするが、ルビジウム膜内に炭素が残存し、キャパシ
タの電気的特性を低下させることになる。
【００１１】従って、従来法では、ルビジウム膜内に存
在する炭素を取り除き、ルビジウム膜の特性を改善させ
るために、もう１つの後続工程である熱処理、例えば、
ＲＴＰ（Rapid Thermal Processing）工程をＮ2、Ａｒ
又はＡｒ／Ｈ2雰囲気で行うので、加工時間及びコスト
面で損失が生じる。
在する炭素を取り除き、ルビジウム膜の特性を改善させ
るために、もう１つの後続工程である熱処理、例えば、
ＲＴＰ（Rapid Thermal Processing）工程をＮ2、Ａｒ
又はＡｒ／Ｈ2雰囲気で行うので、加工時間及びコスト
面で損失が生じる。
【００１２】
【発明が解決しようとする課題】本発明は、前述の諸点
に鑑みてなされたもので、その目的は、キャパシタの電
気的特性を向上させるための半導体素子のキャパシタの
製造方法を提供することにある。
に鑑みてなされたもので、その目的は、キャパシタの電
気的特性を向上させるための半導体素子のキャパシタの
製造方法を提供することにある。
【００１３】また、本発明の別の目的は、電荷蓄積容量
を増大させ、かつ、漏洩電流を防止することができる半
導体メモリ素子のキャパシタ製造方法を提供することに
ある。
を増大させ、かつ、漏洩電流を防止することができる半
導体メモリ素子のキャパシタ製造方法を提供することに
ある。
【００１４】
【課題を解決するための手段】前述の目的の達成のため
に構成される本発明の半導体素子のキャパシタ製造方法
は、半導体基板上に下部電極用ルビジウム膜を形成する
ステップ、前記ルビジウム膜上に高誘電率を有するＴａ
ＯＮ膜を形成するステップ及び前記ＴａＯＮ膜上に上部
電極を形成するステップを含んでなることを特徴とす
る。
に構成される本発明の半導体素子のキャパシタ製造方法
は、半導体基板上に下部電極用ルビジウム膜を形成する
ステップ、前記ルビジウム膜上に高誘電率を有するＴａ
ＯＮ膜を形成するステップ及び前記ＴａＯＮ膜上に上部
電極を形成するステップを含んでなることを特徴とす
る。
【００１５】また、本発明にかかる半導体素子のキャパ
シタ製造方法は、半導体基板上に下部電極用ルビジウム
膜を形成するステップ、前記ルビジウム膜上に高誘電率
を有するアモルファスＴａＯＮ膜を形成するステップ、
アモルファスＴａＯＮ膜をアニーリングし、結晶化され
たＴａＯＮ膜を形成するステップ及び前記結晶化された
ＴａＯＮ膜上に上部電極を形成するステップを含んでな
ることを特徴とする。
シタ製造方法は、半導体基板上に下部電極用ルビジウム
膜を形成するステップ、前記ルビジウム膜上に高誘電率
を有するアモルファスＴａＯＮ膜を形成するステップ、
アモルファスＴａＯＮ膜をアニーリングし、結晶化され
たＴａＯＮ膜を形成するステップ及び前記結晶化された
ＴａＯＮ膜上に上部電極を形成するステップを含んでな
ることを特徴とする。
【００１６】
【発明の実施の形態】以下、添付の図面を参照しながら
本発明の良好な実施の形態を詳細に説明する。図２ａな
いし２ｃは、本発明の半導体素子のキャパシタ製造方法
を説明するための工程断面図である。
本発明の良好な実施の形態を詳細に説明する。図２ａな
いし２ｃは、本発明の半導体素子のキャパシタ製造方法
を説明するための工程断面図である。
【００１７】本発明にかかる半導体素子のキャパシタ製
造方法は、先ず図２ａに示すように、モストランジスタ
（図示しない）が備えられた半導体基板１２上にモスト
ランジスタの接合領域（図示しない）中のいずれかを露
出させるコンタクトホールを有する層間絶縁膜１４を形
成する。
造方法は、先ず図２ａに示すように、モストランジスタ
（図示しない）が備えられた半導体基板１２上にモスト
ランジスタの接合領域（図示しない）中のいずれかを露
出させるコンタクトホールを有する層間絶縁膜１４を形
成する。
【００１８】次に、前記層間絶縁膜１４のコンタクトホ
ール上にプラグポリシリコン膜１５を埋め込んだ後、Ｈ
Ｆ溶液又はバッファオキサイド（buffer oxide）などの
エッチング剤を用いて前記ポリシリコン膜の表面をエッ
チバックを行うことにより、自然酸化膜を除去する。
ール上にプラグポリシリコン膜１５を埋め込んだ後、Ｈ
Ｆ溶液又はバッファオキサイド（buffer oxide）などの
エッチング剤を用いて前記ポリシリコン膜の表面をエッ
チバックを行うことにより、自然酸化膜を除去する。
【００１９】次に、前記結果物上にバリア金属膜１６で
あるＴｉとＴｉＮ膜を各々１００Å〜５００Å程度蒸着
する。
あるＴｉとＴｉＮ膜を各々１００Å〜５００Å程度蒸着
する。
【００２０】次に、図２ｂに示すように、前記バリア金
属膜１６上に下部電極としてルビジウム膜１７を蒸着す
る。ルビジウム膜の蒸着の際、反応ガスにＮＨ3を使用
することにより、ルビジウム膜内に存在する炭素の量を
抑える。
属膜１６上に下部電極としてルビジウム膜１７を蒸着す
る。ルビジウム膜の蒸着の際、反応ガスにＮＨ3を使用
することにより、ルビジウム膜内に存在する炭素の量を
抑える。
【００２１】また、前記ＮＨ3ガスは、ルイス塩基（Lew
is Base）として作用することにより、蒸着中にルビジ
ウム膜に存在するＣ−Ｈ基の結合力を弱くしてルビジウ
ム膜からＣ−Ｈ基を容易に取り除くことができる。
is Base）として作用することにより、蒸着中にルビジ
ウム膜に存在するＣ−Ｈ基の結合力を弱くしてルビジウ
ム膜からＣ−Ｈ基を容易に取り除くことができる。
【００２２】前記下部電極であるルビジウム膜１７の蒸
着の際、ルビジウムソースであるトリス(2,4-オクタン
ジオナト) ルビジウムを気相で使用し、半導体基板１２
の温度を２００〜３５０℃に保持し、反応ガスにＯ2と
ＮＨ3とを数十〜数百sccmの流量及び反応炉の圧力を数m
Torr〜数Torrに保持し、下部電極のルビジウム膜１７を
形成する。その際、前記ルビジウム膜は、望ましくは、
１００〜５００Å、さらに望ましくは１２０〜４８０Å
の厚さで蒸着する。また、反応ガスの流量は、好ましく
は１０〜９００sccm、さらに好ましくは３０〜８５０sc
cmである。反応炉の圧力は、好ましくは１mTorr〜９Tor
r、さらに好ましくは２〜８．５Torrである。
着の際、ルビジウムソースであるトリス(2,4-オクタン
ジオナト) ルビジウムを気相で使用し、半導体基板１２
の温度を２００〜３５０℃に保持し、反応ガスにＯ2と
ＮＨ3とを数十〜数百sccmの流量及び反応炉の圧力を数m
Torr〜数Torrに保持し、下部電極のルビジウム膜１７を
形成する。その際、前記ルビジウム膜は、望ましくは、
１００〜５００Å、さらに望ましくは１２０〜４８０Å
の厚さで蒸着する。また、反応ガスの流量は、好ましく
は１０〜９００sccm、さらに好ましくは３０〜８５０sc
cmである。反応炉の圧力は、好ましくは１mTorr〜９Tor
r、さらに好ましくは２〜８．５Torrである。
【００２３】次に、図２ｃに示すように、前記ルビジウ
ム膜１７上に誘電体膜として高誘電率のＴａＯＮ膜１８
を蒸着する。その際、Ta(OC2H5)5（タンタルエチレー
ト）がタンタルソースとして好ましく用いられる。ここ
で、Ta(OC2H5)5は、周知のように、液状であるので、蒸
気状態に変換させた後、ＬＰＣＶＤチャンバ内に供給さ
れなければならない。
ム膜１７上に誘電体膜として高誘電率のＴａＯＮ膜１８
を蒸着する。その際、Ta(OC2H5)5（タンタルエチレー
ト）がタンタルソースとして好ましく用いられる。ここ
で、Ta(OC2H5)5は、周知のように、液状であるので、蒸
気状態に変換させた後、ＬＰＣＶＤチャンバ内に供給さ
れなければならない。
【００２４】前記ＴａＯＮ膜１８の形成過程で、前記タ
ンタルソースであるTa(OC2H5)5を１７０〜１９０℃に保
持される気化器で気化させてＴａ化学蒸気を得、０．１
〜１．２Torrの圧力及び３５０〜４５０℃の温度を保持
し、ＮＨ3ガスが供給されるＬＰＣＶＤチャンバ内で１
０〜１０００sccm流量のＮＨ3と前記Ｔａ化学蒸気との
反応によりアモルファス膜で形成される。ＬＰＣＶＤチ
ャンバ内の好ましい圧力は、０．１〜１．２Torr、さら
に好ましくは０．２〜１．１Torrであり、好ましい温度
は３５０〜４５０℃であり、好ましいＮＨ3ガスの流量
は１０〜１０００sccm、さらに好ましくは２０〜９５０
sccmである。
ンタルソースであるTa(OC2H5)5を１７０〜１９０℃に保
持される気化器で気化させてＴａ化学蒸気を得、０．１
〜１．２Torrの圧力及び３５０〜４５０℃の温度を保持
し、ＮＨ3ガスが供給されるＬＰＣＶＤチャンバ内で１
０〜１０００sccm流量のＮＨ3と前記Ｔａ化学蒸気との
反応によりアモルファス膜で形成される。ＬＰＣＶＤチ
ャンバ内の好ましい圧力は、０．１〜１．２Torr、さら
に好ましくは０．２〜１．１Torrであり、好ましい温度
は３５０〜４５０℃であり、好ましいＮＨ3ガスの流量
は１０〜１０００sccm、さらに好ましくは２０〜９５０
sccmである。
【００２５】次に、図２ｄに示すように、前記アモルフ
ァスＴａＯＮ膜１８をＮ2またはＯ2雰囲気中にて、５０
０〜７００℃で１〜５分間ＲＴＰアニーリングを行っ
て、結晶化されたＴａＯＮ膜１８ａを形成する。
ァスＴａＯＮ膜１８をＮ2またはＯ2雰囲気中にて、５０
０〜７００℃で１〜５分間ＲＴＰアニーリングを行っ
て、結晶化されたＴａＯＮ膜１８ａを形成する。
【００２６】次に、前記ＴａＯＮ膜１８ａ上に上部電極
として、望ましくは、ＴｉＮ膜１９を蒸着して半導体素
子のキャパシタを完成する。
として、望ましくは、ＴｉＮ膜１９を蒸着して半導体素
子のキャパシタを完成する。
【００２７】また、本発明は、その要旨を外れない範囲
内で別の実施の形態、例えば、シリンダー構造型、スタ
ック型、トレンチ型のキャパシタ等に多様に変形して実
施することができる。
内で別の実施の形態、例えば、シリンダー構造型、スタ
ック型、トレンチ型のキャパシタ等に多様に変形して実
施することができる。
【００２８】
【発明の効果】前述のように、本発明は、下部電極にル
ビジウム膜を用いる際、反応ガスにＯ 2に加えてＮＨ3を
用いることにより、電気的特性を低下させる炭素の量を
抑えてキャパシタの電気的特性を向上させるものであ
る。また、本発明は、従来方法では必要とされた炭素を
取り除くアニーリング工程が不必要で、加工時間及びコ
ストを減らす効果がある。
ビジウム膜を用いる際、反応ガスにＯ 2に加えてＮＨ3を
用いることにより、電気的特性を低下させる炭素の量を
抑えてキャパシタの電気的特性を向上させるものであ
る。また、本発明は、従来方法では必要とされた炭素を
取り除くアニーリング工程が不必要で、加工時間及びコ
ストを減らす効果がある。
【００２９】また、誘電率が優れるＴａＯＮ膜を形成す
ることにより、メモリ素子の需要の増加及び小面積当た
りの高キャパシタンスの要求を満たすことができる。ま
た、本発明は、その要旨を外れない範囲内で各種変形が
可能である。
ることにより、メモリ素子の需要の増加及び小面積当た
りの高キャパシタンスの要求を満たすことができる。ま
た、本発明は、その要旨を外れない範囲内で各種変形が
可能である。
【図１ａ】従来の半導体素子のキャパシタ製造方法を説
明するための断面図である。
明するための断面図である。
【図１ｂ】従来の半導体素子のキャパシタ製造方法を説
明するための断面図である。
明するための断面図である。
【図２ａ】本発明の半導体素子のキャパシタ製造方法を
説明するための断面図である。
説明するための断面図である。
【図２ｂ】本発明の半導体素子のキャパシタ製造方法を
説明するための断面図である。
説明するための断面図である。
【図２ｃ】本発明の半導体素子のキャパシタ製造方法を
説明するための断面図である。
説明するための断面図である。
【図２ｄ】本発明の半導体素子のキャパシタ製造方法を
説明するための断面図である。
説明するための断面図である。
２、１２ 半導体基板 ４、１４ 層間絶縁膜 ５、１５ ポリシリコン膜 ６、１６ バリア金属膜 ７、１７ ルビジウム膜 ８、１８ ＴａＯＮ膜 ９、１９ ＴｉＮ膜 １８ａ アモルファスＴａＯＮ膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 鍾 ▲みん▼ 大韓民国京畿道水原市八逹區▲梅▼灘洞住 公５團地505−503 Ｆターム(参考） 4K030 AA11 AA13 AA14 BA01 BA17 BA18 BA35 BA38 BB05 BB12 CA04 FA10 HA01 JA01 JA05 JA09 JA10 LA15 5F058 BA11 BC11 BF04 BF27 BF30 BH03 BH04 5F083 AD21 GA06 JA05 JA38 JA39 JA40 MA06 MA17 PR21 PR34
Claims (14)
- 【請求項１】半導体基板上に下部電極用ルビジウム膜を
形成するステップ、前記ルビジウム膜上に高誘電率を有
するＴａＯＮ膜を形成するステップ、及び、前記ＴａＯ
Ｎ膜上に上部電極を形成するステップを含んでなること
を特徴とする半導体素子のキャパシタ製造方法。 - 【請求項２】前記ルビジウム膜の形成ステップ前に、半
導体基板上にコンタクトホールを形成し、前記コンタク
トホール内にプラグポリシリコン膜を埋め込んだ後、Ｈ
Ｆ溶液又はバッファオキサイドのエッチング剤によりポ
リシリコン膜の表面をエッチバックして自然酸化膜を取
り除き、その結果物上にバリア金属膜であるＴｉ膜とＴ
ｉＮ膜とを各々１００〜５００Åの厚さで形成するステ
ップを更に含むことを特徴とする請求項１記載の半導体
素子のキャパシタ製造方法。 - 【請求項３】前記下部電極用ルビジウム膜を形成するス
テップが、ルビジウムソースとしてトリス（2,4-オクタ
ンジオナト）ルビジウムを気相状態で使用し、半導体基
板の温度を２００〜３５０℃に保持し、反応ガスとして
のＯ2及びＮＨ3を１０〜９００sccmの流量に保持し、反
応炉の圧力を１mTorr〜９Torrに保持することを特徴と
する請求項１記載の半導体素子のキャパシタ製造方法。 - 【請求項４】前記ルビジウム膜は、１００〜５００Åの
厚さで形成することを特徴とする請求項３記載の半導体
素子のキャパシタ製造方法。 - 【請求項５】前記ＴａＯＮ膜は、タンタルソースである
タンタルエチレートを１７０〜１９０℃に保持される気
化器で気化させてＴａ化学蒸気を得、０．１〜１．２To
rrの圧力及び３５０〜４５０℃の温度を保持し、ＮＨ3
ガスが供給されるＬＰＣＶＤチャンバ内で１０〜１００
０sccm流量のＮＨ3と前記Ｔａ化学蒸気との反応により
アモルファス膜で形成することを特徴とする請求項１記
載の半導体素子のキャパシタ製造方法。 - 【請求項６】前記アモルファスのＴａＯＮ膜は、Ｎ2ま
たはＯ2雰囲気中にて、５００〜７００℃で１〜５分間
ＲＴＰアニーリングを行って、結晶化されたＴａＯＮ膜
で形成することを特徴とする請求項５記載の半導体素子
のキャパシタ製造方法。 - 【請求項７】前記ＴａＯＮ膜上に上部電極として金属膜
であるＴｉＮ膜を形成することを特徴とする請求項１記
載の半導体素子のキャパシタ製造方法。 - 【請求項８】半導体基板上に下部電極用ルビジウム膜を
形成するステップ、前記ルビジウム膜上に高誘電率を有
するＴａＯＮ膜を形成するステップ、アモルファスＴａ
ＯＮ膜をアニーリングし、結晶化されたＴａＯＮ膜を形
成するステップ、及び、前記結晶化されたＴａＯＮ膜上
に上部電極を形成するステップを含んでなることを特徴
とする半導体素子のキャパシタ製造方法。 - 【請求項９】前記ルビジウム膜の形成前に半導体基板上
にコンタクトホールを形成し、前記コンタクトホール内
にプラグポリシリコン膜を埋め込んだ後、ＨＦ溶液又は
バッファオキサイドのエッチング剤によりポリシリコン
膜の表面をエッチバックして自然酸化膜を取り除き、そ
の結果物上にバリア金属膜であるＴｉ膜とＴｉＮ膜とを
各々１００〜５００Åの厚さで形成するステップを更に
含むことを特徴とする請求項８記載の半導体素子のキャ
パシタ製造方法。 - 【請求項１０】前記下部電極用ルビジウム膜を形成する
ステップが、ルビジウムソースとしてトリス（2,4-オク
タンジオナト）ルビジウムを気相状態で使用し、半導体
基板の温度を２００〜３５０℃に保持し、反応ガスとし
てのＯ2及びＮＨ3を１０〜９００sccmの流量に保持し、
反応炉の圧力を１mTorr〜９Torrに保持することを特徴
とする請求項８記載の半導体素子のキャパシタ製造方
法。 - 【請求項１１】前記ルビジウム膜は、１００〜５００Å
の厚さで形成することを特徴とする請求項８記載の半導
体素子のキャパシタ製造方法。 - 【請求項１２】前記アモルファスＴａＯＮ膜は、タンタ
ルソースであるタンタルエチレートを１７０〜１９０℃
に保持される気化器で気化させてＴａ化学蒸気を得、
０．１〜１．２Torrの圧力及び３５０〜４５０℃の温度
を保持し、ＮＨ3ガスが供給されるＬＰＣＶＤチャンバ
内で１０〜１０００sccm流量のＮＨ3と前記Ｔａ化学蒸
気との反応により形成することを特徴とする請求項８記
載の半導体素子のキャパシタ製造方法。 - 【請求項１３】前記アモルファスＴａＯＮ膜のアニーリ
ングは、Ｎ2またはＯ2雰囲気中にて、５００〜７００℃
で１〜５分間行うことを特徴とする請求項８記載の半導
体素子のキャパシタ製造方法。 - 【請求項１４】前記ＴａＯＮ膜上に上部電極として金属
膜であるＴｉＮ膜を形成することを特徴とする請求項８
記載の半導体素子のキャパシタ製造方法。
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2002076140A true JP2002076140A (ja) | 2002-03-15 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001162113A Pending JP2002076140A (ja) | 2000-06-01 | 2001-05-30 | 半導体素子のキャパシタ製造方法 |
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| KR100269314B1 (ko) * | 1997-02-17 | 2000-10-16 | 윤종용 | 플라즈마처리를이용한반도체장치의커패시터제조방법 |
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| KR100286011B1 (ko) * | 1998-08-04 | 2001-04-16 | 황철주 | 반도체소자의캐퍼시터및그제조방법 |
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| KR100338110B1 (ko) * | 1999-11-09 | 2002-05-24 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
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