JP2002055743A - 電子回路ブロック - Google Patents
電子回路ブロックInfo
- Publication number
- JP2002055743A JP2002055743A JP2000239498A JP2000239498A JP2002055743A JP 2002055743 A JP2002055743 A JP 2002055743A JP 2000239498 A JP2000239498 A JP 2000239498A JP 2000239498 A JP2000239498 A JP 2000239498A JP 2002055743 A JP2002055743 A JP 2002055743A
- Authority
- JP
- Japan
- Prior art keywords
- functional component
- electronic circuit
- signal
- data
- circuit block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Power Sources (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 回路全体のＩＣ化を可能としながら、電子回
路全体としての消費電力を必要最小限に抑制できる様に
する。 【解決手段】 電子回路をその達成される機能毎に複数
の機能部品小片１０に分割するとともに、各機能部品小
片１０にはスイッチング手段１４を介して駆動電力を供
給可能とする。そして、常時は必要最小限の機能部品小
片１０ａに対して電力を供給し動作開始時期を監視して
おき、回路全体としての動作が必要になった場合にも、
次に動作させるべき機能部品小片１０におけるスイッチ
ング手段１４を順次にオンして動作させる一方、動作が
不要になった機能部品小片は直ちにオフさせる。
路全体としての消費電力を必要最小限に抑制できる様に
する。 【解決手段】 電子回路をその達成される機能毎に複数
の機能部品小片１０に分割するとともに、各機能部品小
片１０にはスイッチング手段１４を介して駆動電力を供
給可能とする。そして、常時は必要最小限の機能部品小
片１０ａに対して電力を供給し動作開始時期を監視して
おき、回路全体としての動作が必要になった場合にも、
次に動作させるべき機能部品小片１０におけるスイッチ
ング手段１４を順次にオンして動作させる一方、動作が
不要になった機能部品小片は直ちにオフさせる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＩＯチップの
様に複数の機能部品から構成される電子回路ブロックに
関する。
様に複数の機能部品から構成される電子回路ブロックに
関する。
【０００２】
【従来の技術】近年、電池を使用した携帯用の小型電気
機器の更なる小型化が図られているが、内蔵される電池
容量がネックとなって小型化の限界が指摘されている。
すなわち、この種電気機器中に占める電池の割合は比較
的大きく、電池を小型軽量化することにより機器全体の
小型化が図れるが、電池容量の減少に伴って機器の使用
可能時間も減少する。
機器の更なる小型化が図られているが、内蔵される電池
容量がネックとなって小型化の限界が指摘されている。
すなわち、この種電気機器中に占める電池の割合は比較
的大きく、電池を小型軽量化することにより機器全体の
小型化が図れるが、電池容量の減少に伴って機器の使用
可能時間も減少する。
【０００３】かかる不都合に対し、電気機器を構成する
各機能部品および電子回路の使用電力を低減させる努力
も続けられている。例えばＣＰＵにあっては、省電力モ
ードを備えて待機時における電力消費を必要最小限に抑
制する。更に、例えば所定の機能を有するＩＣチップを
単位とし、常時は通電をオフして動作を停止しておき、
該当する機能が必要なタイミングでオンさせることも考
えられる。
各機能部品および電子回路の使用電力を低減させる努力
も続けられている。例えばＣＰＵにあっては、省電力モ
ードを備えて待機時における電力消費を必要最小限に抑
制する。更に、例えば所定の機能を有するＩＣチップを
単位とし、常時は通電をオフして動作を停止しておき、
該当する機能が必要なタイミングでオンさせることも考
えられる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た様にＩＣチップを単位として通電をオンオフ制御する
方法では、実際の使用状態において電源をオフできる機
会は限定され、省電力化に寄与できる割合は少ない。
た様にＩＣチップを単位として通電をオンオフ制御する
方法では、実際の使用状態において電源をオフできる機
会は限定され、省電力化に寄与できる割合は少ない。
【０００５】かかる不都合に対して本発明者は考察を続
けた結果、ＩＣチップは機能的に分離可能な複数の小片
から構成されるとともに、例えＩＣチップ全体としては
常時に通電することが要求される場合にあっても、各々
の小片毎にその動作時期を検討すると、常時に動作させ
ることを必要とする小片はごく少数に限定されるととも
に、その他の小片にあっても、動作を必要とする時期が
短時間に限定されることを知見した。
けた結果、ＩＣチップは機能的に分離可能な複数の小片
から構成されるとともに、例えＩＣチップ全体としては
常時に通電することが要求される場合にあっても、各々
の小片毎にその動作時期を検討すると、常時に動作させ
ることを必要とする小片はごく少数に限定されるととも
に、その他の小片にあっても、動作を必要とする時期が
短時間に限定されることを知見した。
【０００６】本発明はかかる知見に基づいてなされたも
のであって、電子回路を同時に動作可能な機能小片に分
離して、各機能小片の動作時期を規制することにより、
省電力化が有効に図れる電子回路ブロックを提供するこ
とを目的とする。
のであって、電子回路を同時に動作可能な機能小片に分
離して、各機能小片の動作時期を規制することにより、
省電力化が有効に図れる電子回路ブロックを提供するこ
とを目的とする。
【０００７】なお以上および以下における「機能部品小
片」には、所定の機能を有する部品またはその部品を組
み合わせて新たな機能を有する電子回路が含まれ、個別
に動作時期を規制できるものであれば、その大きさおよ
び機能の内容は限定されるものではない。また「電子回
路ブロック」は、１つのＩＣチップを機能部品小片のみ
で構成するもののほかに、複数のＩＣチップを組み合わ
せ、あるいは電子回路中の一部に複数の機能部品小片を
備えるものも含まれ、その構成形態は限定されるもので
はない。
片」には、所定の機能を有する部品またはその部品を組
み合わせて新たな機能を有する電子回路が含まれ、個別
に動作時期を規制できるものであれば、その大きさおよ
び機能の内容は限定されるものではない。また「電子回
路ブロック」は、１つのＩＣチップを機能部品小片のみ
で構成するもののほかに、複数のＩＣチップを組み合わ
せ、あるいは電子回路中の一部に複数の機能部品小片を
備えるものも含まれ、その構成形態は限定されるもので
はない。
【０００８】
【課題を解決するための手段】本発明にかかる電子回路
ブロック１１は、図１にその全体的な構成を概略的に示
すごとく、所定機能を有する電子回路を、同時に動作可
能な機能部品小片１０毎に分離するとともに、常時は、
必要最小限の機能部品小片１０ａのみを動作させてお
き、動作が終了した機能部品小片１０の動作を、例えば
電源電圧やクロック信号の様な駆動信号１２をスイッチ
ング手段１４でオフすることにより停止する一方、次に
動作させるべき機能部品小片１０に信号を送って、動作
させる機能部品小片１０を順次に変更することを特徴と
する。
ブロック１１は、図１にその全体的な構成を概略的に示
すごとく、所定機能を有する電子回路を、同時に動作可
能な機能部品小片１０毎に分離するとともに、常時は、
必要最小限の機能部品小片１０ａのみを動作させてお
き、動作が終了した機能部品小片１０の動作を、例えば
電源電圧やクロック信号の様な駆動信号１２をスイッチ
ング手段１４でオフすることにより停止する一方、次に
動作させるべき機能部品小片１０に信号を送って、動作
させる機能部品小片１０を順次に変更することを特徴と
する。
【０００９】電子回路ブロック１１は、図２および３に
例示するＳＩＯチップであって、動作が終了した機能部
品小片１０から出力されるデータ信号を利用し、次に動
作させるべき機能部品小片１０を動作させると同時に、
自己の機能部品小片１０の動作を停止させる様に構成し
ている。
例示するＳＩＯチップであって、動作が終了した機能部
品小片１０から出力されるデータ信号を利用し、次に動
作させるべき機能部品小片１０を動作させると同時に、
自己の機能部品小片１０の動作を停止させる様に構成し
ている。
【００１０】更にその機能部品小片１０は、印加される
駆動電圧Ｖｃｃまたはクロック信号２４をオンオフ制御
することによりその動作時期が規制される。
駆動電圧Ｖｃｃまたはクロック信号２４をオンオフ制御
することによりその動作時期が規制される。
【００１１】
【発明の効果】本発明は上記の如く、電子回路を同時に
動作可能な機能小片１０に分離し、更に各機能部品小片
１０の動作時期を規制することにより、省電力化が有効
に図れる。更に電子回路ブロック１１をＳＩＯチップに
適用するとともに、駆動電圧Ｖｃｃやクロック信号２４
のオンオフで機能部品小片１０の動作時期を規制するこ
とにより、割り込みを持つ電子回路ブロック１１であっ
ても、省電力化を有効に図りながら容易にＩＣ化ができ
る。
動作可能な機能小片１０に分離し、更に各機能部品小片
１０の動作時期を規制することにより、省電力化が有効
に図れる。更に電子回路ブロック１１をＳＩＯチップに
適用するとともに、駆動電圧Ｖｃｃやクロック信号２４
のオンオフで機能部品小片１０の動作時期を規制するこ
とにより、割り込みを持つ電子回路ブロック１１であっ
ても、省電力化を有効に図りながら容易にＩＣ化ができ
る。
【００１２】
【発明の実施の形態】以下本発明にかかる電子回路ブロ
ックを、ＲＳ２３２Ｃあるいは４２２等のＳＩＯチップ
に実施してＳＩＯブロック１６を構成した一例に基づい
て説明する。しかしながら、ＬＡＮ用やタッチパネル用
のコントローラ、あるいはパイプライン処理機能を有し
ないＣＰＵの様に、複数の回路部品から構成されるとと
もに、同時並行して動作せずに連鎖的に動作する部分を
有する各種電子回路に対しても略同様に実施できる。
ックを、ＲＳ２３２Ｃあるいは４２２等のＳＩＯチップ
に実施してＳＩＯブロック１６を構成した一例に基づい
て説明する。しかしながら、ＬＡＮ用やタッチパネル用
のコントローラ、あるいはパイプライン処理機能を有し
ないＣＰＵの様に、複数の回路部品から構成されるとと
もに、同時並行して動作せずに連鎖的に動作する部分を
有する各種電子回路に対しても略同様に実施できる。
【００１３】本発明にかかるＳＩＯブロック１６は、例
えばカスタムＬＳＩにより１チップ化されて構成される
ものであって、図２に示す如くＣＰＵ１８に接続され、
ＣＰＵ１８により書き込まれたデータ６４を送信データ
２０として外部に送出し、あるいは外部から受け取った
受信データ２２をＣＰＵ１８で読出データ６６として必
要なデータ処理を可能とする。
えばカスタムＬＳＩにより１チップ化されて構成される
ものであって、図２に示す如くＣＰＵ１８に接続され、
ＣＰＵ１８により書き込まれたデータ６４を送信データ
２０として外部に送出し、あるいは外部から受け取った
受信データ２２をＣＰＵ１８で読出データ６６として必
要なデータ処理を可能とする。
【００１４】ここでＳＩＯブロック１６は、図１におい
て基本概念を示すとともに、図３において一点鎖線で包
囲することにより具体的に例示する如く、電子回路を構
成する複数の回路部品をその機能および動作単位毎に分
類し、複数の機能部品小片１０に電気的に分割させて設
計するとともに、各々の機能部品小片１０ごとにその動
作時期を規制するように構成している。
て基本概念を示すとともに、図３において一点鎖線で包
囲することにより具体的に例示する如く、電子回路を構
成する複数の回路部品をその機能および動作単位毎に分
類し、複数の機能部品小片１０に電気的に分割させて設
計するとともに、各々の機能部品小片１０ごとにその動
作時期を規制するように構成している。
【００１５】なお本実施例にあっては、クロック信号２
４を常時に供給した状態でＳＩＯブロック１６に供給さ
れる駆動電圧Ｖｃｃの印加時期をスイッチング素子４０
を使用して規制することにより、機能部品小片１０の動
作時期を規制できる様に構成している。しかしながら、
駆動電圧Ｖｃｃを常時に印加した状態でクロック信号２
４の印加時期を、スイッチング素子４０を用いて規制す
ることによっても略同様な動作が行える。その他、クロ
ック信号２４と駆動電圧Ｖｃｃを常時に印加した状態で
リセット信号をかけ続けるなど、機能部品小片１０の動
作を規制する方法については限定されるものではない。
４を常時に供給した状態でＳＩＯブロック１６に供給さ
れる駆動電圧Ｖｃｃの印加時期をスイッチング素子４０
を使用して規制することにより、機能部品小片１０の動
作時期を規制できる様に構成している。しかしながら、
駆動電圧Ｖｃｃを常時に印加した状態でクロック信号２
４の印加時期を、スイッチング素子４０を用いて規制す
ることによっても略同様な動作が行える。その他、クロ
ック信号２４と駆動電圧Ｖｃｃを常時に印加した状態で
リセット信号をかけ続けるなど、機能部品小片１０の動
作を規制する方法については限定されるものではない。
【００１６】本実施例における機能小片１０としては、
図３にその構成を具体的に例示する様に、コントロール
レジスタ部２６、スタート信号監視部２８、シリアル・
パラレル変換部３０、データ保持部３２、受信用ＦＩＦ
Ｏ部３４、送信用ＦＩＦＯ部３６、パラレル・シリアル
変換部３８とから構成される。
図３にその構成を具体的に例示する様に、コントロール
レジスタ部２６、スタート信号監視部２８、シリアル・
パラレル変換部３０、データ保持部３２、受信用ＦＩＦ
Ｏ部３４、送信用ＦＩＦＯ部３６、パラレル・シリアル
変換部３８とから構成される。
【００１７】ここでコントロールレジスタ部２６は、デ
ータ通信時におけるボーレートの様な既定値を記憶した
り、ＣＰＵ１８に対する割込信号ＩＮＴの出力時期を規
制したりするためのものであるため、常に動作させる必
要がある。そこで駆動電圧Ｖｃｃを恒常的に印加するこ
とにより、動作時期が制限されないようにしている。
ータ通信時におけるボーレートの様な既定値を記憶した
り、ＣＰＵ１８に対する割込信号ＩＮＴの出力時期を規
制したりするためのものであるため、常に動作させる必
要がある。そこで駆動電圧Ｖｃｃを恒常的に印加するこ
とにより、動作時期が制限されないようにしている。
【００１８】次にスタート信号監視部２８は、受信デー
タ２２中におけるスタート信号の入力時期を検出するも
のであるから、常時にその入力を監視する一方、スター
ト信号の入力を検出して一連の受信信号の入力が開始さ
れるとその役目を終える。そこで、スイッチング素子４
０ａを介して駆動電圧Ｖｃｃを接続するとともに、その
スイッチング素子４０ａとして常閉のものを使用する。
タ２２中におけるスタート信号の入力時期を検出するも
のであるから、常時にその入力を監視する一方、スター
ト信号の入力を検出して一連の受信信号の入力が開始さ
れるとその役目を終える。そこで、スイッチング素子４
０ａを介して駆動電圧Ｖｃｃを接続するとともに、その
スイッチング素子４０ａとして常閉のものを使用する。
【００１９】そして、受信データ２２中におけるスター
ト信号の受信と連動して検知信号４２を出力するととも
に、その検知信号４２でスイッチング素子４０ｂをオフ
させ、更に次のシリアル・パラレル変換部３０へ検知信
号４２を送る。
ト信号の受信と連動して検知信号４２を出力するととも
に、その検知信号４２でスイッチング素子４０ｂをオフ
させ、更に次のシリアル・パラレル変換部３０へ検知信
号４２を送る。
【００２０】シリアル・パラレル変換部３０は、シリア
ル状態で入力された受信データ２２中のデータ部分をコ
ントロールレジスタ部２６に設定したボーレートにあわ
せて取り出し、内蔵したシフトレジスタ４４を使用して
例えば８ビットのパラレル信号４６に変換するものであ
る。
ル状態で入力された受信データ２２中のデータ部分をコ
ントロールレジスタ部２６に設定したボーレートにあわ
せて取り出し、内蔵したシフトレジスタ４４を使用して
例えば８ビットのパラレル信号４６に変換するものであ
る。
【００２１】このシリアル・パラレル変換部３０は、ス
タート信号が入力された後に動作を開始し、８ビット分
のデータ入力を終えるとその動作を終える。そこで、駆
動電圧Ｖｃｃを常開のスイッチング素子４０ｃを介して
印加するとともに、スタート信号監視部２８から送られ
る検知信号４２でスイッチング素子４０ｃをオンさせて
動作を開始させる。更に、８ビット分のデータが入力さ
れた際に出力されるデータレディ信号４８でスイッチン
グ素子４０ｂをオフさせると同時に、スタート信号監視
部２８のスイッチング素子４０ａをオンさせて、次のス
タート信号の入力を待つ。
タート信号が入力された後に動作を開始し、８ビット分
のデータ入力を終えるとその動作を終える。そこで、駆
動電圧Ｖｃｃを常開のスイッチング素子４０ｃを介して
印加するとともに、スタート信号監視部２８から送られ
る検知信号４２でスイッチング素子４０ｃをオンさせて
動作を開始させる。更に、８ビット分のデータが入力さ
れた際に出力されるデータレディ信号４８でスイッチン
グ素子４０ｂをオフさせると同時に、スタート信号監視
部２８のスイッチング素子４０ａをオンさせて、次のス
タート信号の入力を待つ。
【００２２】データ保持部３２は、２つのＤタイプのフ
リップフロップ５０ａ・５０ｂで構成され、シリアル・
パラレル変換部３０から出力されるパラレル信号４６と
データレディ信号４８とを、次の受信用ＦＩＦＯ部３４
に受け渡すために使用される。したがって、データの受
け渡し時にのみ動作させれば足りるが、回路規模も小さ
いために本実施例では固定的に駆動電圧Ｖｃｃを供給し
ている。
リップフロップ５０ａ・５０ｂで構成され、シリアル・
パラレル変換部３０から出力されるパラレル信号４６と
データレディ信号４８とを、次の受信用ＦＩＦＯ部３４
に受け渡すために使用される。したがって、データの受
け渡し時にのみ動作させれば足りるが、回路規模も小さ
いために本実施例では固定的に駆動電圧Ｖｃｃを供給し
ている。
【００２３】受信用ＦＩＦＯ部３４は、先入れ先出し形
式のメモリから構成され、シリアル・パラレル変換部３
０から出力される８ビットのパラレルデータを、データ
レディ信号４８の入力にタイミングを合わせて書き込む
ことにより、８ビットずつデータを記憶する。そこで、
常開のスイッチング素子４０ｃを介して駆動電圧Ｖｃｃ
が接続されるとともに、シリアル・パラレル変換部３０
から出力されるデータレディ信号４８でスイッチング素
子４０ｃをオンする。このオン状態は、エンプティ信号
５２が出力されてスイッチング素子４０ｃをオフするま
で持続され、受信データ２２を内部に保持する。
式のメモリから構成され、シリアル・パラレル変換部３
０から出力される８ビットのパラレルデータを、データ
レディ信号４８の入力にタイミングを合わせて書き込む
ことにより、８ビットずつデータを記憶する。そこで、
常開のスイッチング素子４０ｃを介して駆動電圧Ｖｃｃ
が接続されるとともに、シリアル・パラレル変換部３０
から出力されるデータレディ信号４８でスイッチング素
子４０ｃをオンする。このオン状態は、エンプティ信号
５２が出力されてスイッチング素子４０ｃをオフするま
で持続され、受信データ２２を内部に保持する。
【００２４】この保持された受信データ２２は、ＣＰＵ
１８からチップセレクト信号ＣＳ＊と読み出し信号ＲＷ
＊が入力されると、判別部５４から読出信号ＲＤが受信
用ＦＩＦＯ部３４に向けて出力され、更にその受信用Ｆ
ＩＦＯ部３４はＣＰＵ１８に向けて読出データ６６を送
出する。
１８からチップセレクト信号ＣＳ＊と読み出し信号ＲＷ
＊が入力されると、判別部５４から読出信号ＲＤが受信
用ＦＩＦＯ部３４に向けて出力され、更にその受信用Ｆ
ＩＦＯ部３４はＣＰＵ１８に向けて読出データ６６を送
出する。
【００２５】送信用ＦＩＦＯ部３６は、ＣＰＵ１８から
出力されるパラレル状の書込データ６４を８ビットずつ
書き込むことにより、その内部に送信用のデータを保持
可能とする先入れ先出し形式のメモリであって、前記し
た判別部５４から書込信号ＷＲが入力されると動作を開
始し、その内部にデータが保持されている期間中はオン
状態を続けるとともに、保持データがなくなるとオフす
る動作を繰り返すことが必要である。
出力されるパラレル状の書込データ６４を８ビットずつ
書き込むことにより、その内部に送信用のデータを保持
可能とする先入れ先出し形式のメモリであって、前記し
た判別部５４から書込信号ＷＲが入力されると動作を開
始し、その内部にデータが保持されている期間中はオン
状態を続けるとともに、保持データがなくなるとオフす
る動作を繰り返すことが必要である。
【００２６】そこで本実施例にあっては、常開のスイッ
チング素子４０ｄを介して送信用ＦＩＦＯ部３６に駆動
電圧Ｖｃｃを印加するとともに、ＣＰＵ１８から送られ
る書込信号ＲＤでスイッチング素子４０ｄをオンさせ、
エンプティ信号５６の出力でスイッチング素子４０ｄを
オフさせている。
チング素子４０ｄを介して送信用ＦＩＦＯ部３６に駆動
電圧Ｖｃｃを印加するとともに、ＣＰＵ１８から送られ
る書込信号ＲＤでスイッチング素子４０ｄをオンさせ、
エンプティ信号５６の出力でスイッチング素子４０ｄを
オフさせている。
【００２７】次にパラレル・シリアル変換部３８は、送
信用ＦＩＦＯ部３６から取り出される８ビットのパラレ
ルデータを、所定のボーレートにあわせてシリアルデー
タに変換し、送信データ２０として出力可能とするもの
である。
信用ＦＩＦＯ部３６から取り出される８ビットのパラレ
ルデータを、所定のボーレートにあわせてシリアルデー
タに変換し、送信データ２０として出力可能とするもの
である。
【００２８】そこで、パラレル・シリアル変換部３８を
常開のスイッチング素子４０ｅを介して駆動電圧Ｖｃｃ
に接続するとともに、送信用ＦＩＦＯ部３６から出力さ
れるエンプティ信号５６をインバータ５７で反転した信
号でスイッチング素子４０ｅをオンさせることにより、
送信用ＦＩＦＯ部３６にデータが書き込まれると動作を
開始させる。
常開のスイッチング素子４０ｅを介して駆動電圧Ｖｃｃ
に接続するとともに、送信用ＦＩＦＯ部３６から出力さ
れるエンプティ信号５６をインバータ５７で反転した信
号でスイッチング素子４０ｅをオンさせることにより、
送信用ＦＩＦＯ部３６にデータが書き込まれると動作を
開始させる。
【００２９】するとパラレル・シリアル変換部３８は、
送信用ＦＩＦＯ部３６に読出信号ＲＤを送り、１バイト
ずつシフトレジスタ５８にデータを読み出す。そして、
全ての送信データ２０が送信用ＦＩＦＯ部３６から読み
出されることにより、エンプティ信号５６が出力され且
つパラレル・シリアル変換部３８から完全にデータが出
力された際に出力されるデータ終了信号６０がＡＮＤ回
路６２で確認されると、スイッチング素子４０ｅをオフ
させて、データ送受信の待ち受け状態に戻る。
送信用ＦＩＦＯ部３６に読出信号ＲＤを送り、１バイト
ずつシフトレジスタ５８にデータを読み出す。そして、
全ての送信データ２０が送信用ＦＩＦＯ部３６から読み
出されることにより、エンプティ信号５６が出力され且
つパラレル・シリアル変換部３８から完全にデータが出
力された際に出力されるデータ終了信号６０がＡＮＤ回
路６２で確認されると、スイッチング素子４０ｅをオフ
させて、データ送受信の待ち受け状態に戻る。
【００３０】なお、上記した様に前段の機能部品小片１
０から出力される信号で、次段の機能部品小片１０を順
次にアクティブにさせる方法に代えてあるいは加えて、
常にアクティブ状態におかれたコントロール手段を別に
備え、そのコントロール手段の指令でアクティブ状態に
させる機能部品小片を選択させることもできる。
０から出力される信号で、次段の機能部品小片１０を順
次にアクティブにさせる方法に代えてあるいは加えて、
常にアクティブ状態におかれたコントロール手段を別に
備え、そのコントロール手段の指令でアクティブ状態に
させる機能部品小片を選択させることもできる。
【００３１】また電子回路中におけるどの部分を機能部
品小片に構成するかは、適用する回路に対応して任意に
設定できる。しかしながら、例えば上記したＳＩＯブロ
ックにおける受信部分の場合、常にアクティブな機能部
品小片をできるだけ小さく設定する一方、他の機能部品
小片にあっては、そのオフ確率ができるだけ大きくなる
様に構成することが好ましい。
品小片に構成するかは、適用する回路に対応して任意に
設定できる。しかしながら、例えば上記したＳＩＯブロ
ックにおける受信部分の場合、常にアクティブな機能部
品小片をできるだけ小さく設定する一方、他の機能部品
小片にあっては、そのオフ確率ができるだけ大きくなる
様に構成することが好ましい。
【図１】本発明の基本的な構成を概略的に示す説明図で
ある。
ある。
【図２】本発明をＳＩＯチップに実施した一例であっ
て、ＣＰＵとの接続状態を示すブロック図である。
て、ＣＰＵとの接続状態を示すブロック図である。
【図３】ＳＩＯブロックの具体的な構成の一例を示すブ
ロック図である。
ロック図である。
１０ 機能部品小片 １２ 駆動信号 １４ スイッチング手段 １６ ＳＩＯブロック １８ ＣＰＵ ２０ 送信データ ２２ 受信データ ２４ クロック信号 ２６ コントロールレジスタ部 ２８ スタート信号監視部 ３０ シリアル・パラレル変換部 ３２ データ保持部 ３４ 受信用ＦＩＦＯ部 ３６ 送信用ＦＩＦＯ部 ３８ パラレル・シリアル変換部 ４０ スイッチング素子 ４２ 検知信号 ４４ シフトレジスタ ４６ パラレル信号 ４８ データレディ信号 ５０ フリップフロップ ５２ エンプティ信号 ５４ 判別部 ５６ エンプティ信号 ５７ インバータ ５８ シフトレジスタ ６０ データ終了信号 ６２ ＡＮＤ回路 ６４ 書込データ ６６ 読出データ
Claims (4)
- 【請求項１】 所定機能を有する電子回路を、同時に動
作可能な機能部品小片（１０）毎に分離するとともに、 常時は、必要最小限の機能部品小片（１０）のみを動作
させておき、 動作が終了した機能部品小片（１０）の動作を停止する
一方、次に動作させるべき機能部品小片（１０）に信号
を送って、動作させる機能部品小片（１０）を順次に変
更することを特徴とする電子回路ブロック。 - 【請求項２】 前記電子回路ブロック（１１）はＳＩＯ
チップであって、 動作が終了した機能部品小片（１０）から出力されるデ
ータ信号を利用し、次に動作させるべき機能部品小片
（１０）を動作させると同時に、自己の機能部品小片
（１０）の動作を停止させる請求項１記載の電子回路ブ
ロック。 - 【請求項３】 前記した各機能部品小片（１０）は、印
加される駆動電圧Ｖｃｃをオンオフ制御することにより
その動作時期が規制される請求項２記載の電子回路ブロ
ック。 - 【請求項４】 前記した各機能部品小片（１０）は、印
加されるクロック信号（２４）をオンオフ制御すること
によりその動作時期が規制される請求項２記載の電子回
路ブロック。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000239498A JP3549471B2 (ja) | 2000-08-08 | 2000-08-08 | 電子回路ブロック |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000239498A JP3549471B2 (ja) | 2000-08-08 | 2000-08-08 | 電子回路ブロック |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002055743A true JP2002055743A (ja) | 2002-02-20 |
| JP3549471B2 JP3549471B2 (ja) | 2004-08-04 |
Family
ID=18731027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000239498A Expired - Fee Related JP3549471B2 (ja) | 2000-08-08 | 2000-08-08 | 電子回路ブロック |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3549471B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100679536B1 (ko) | 2004-08-02 | 2007-02-06 | 세이코 엡슨 가부시키가이샤 | 정보 처리 장치 및 전력 제어 방법 |
| JP2007122437A (ja) * | 2005-10-28 | 2007-05-17 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2007531073A (ja) * | 2003-07-11 | 2007-11-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体デバイス（低電力処理アイランド構造） |
| JP2009075973A (ja) * | 2007-09-21 | 2009-04-09 | Canon Inc | 電子機器及び当該電子機器の電力制御方法 |
| JP2013093038A (ja) * | 2007-06-27 | 2013-05-16 | Qualcomm Inc | マルチメディア処理電力管理のためのパワーゲーティング |
-
2000
- 2000-08-08 JP JP2000239498A patent/JP3549471B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007531073A (ja) * | 2003-07-11 | 2007-11-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体デバイス（低電力処理アイランド構造） |
| KR100679536B1 (ko) | 2004-08-02 | 2007-02-06 | 세이코 엡슨 가부시키가이샤 | 정보 처리 장치 및 전력 제어 방법 |
| US7383456B2 (en) | 2004-08-02 | 2008-06-03 | Seiko Epson Corporation | Method of autonomously controlling power to respective units of an information processing apparatus |
| JP2007122437A (ja) * | 2005-10-28 | 2007-05-17 | Renesas Technology Corp | 半導体集積回路装置 |
| JP4621113B2 (ja) * | 2005-10-28 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP2013093038A (ja) * | 2007-06-27 | 2013-05-16 | Qualcomm Inc | マルチメディア処理電力管理のためのパワーゲーティング |
| JP2009075973A (ja) * | 2007-09-21 | 2009-04-09 | Canon Inc | 電子機器及び当該電子機器の電力制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3549471B2 (ja) | 2004-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5247164A (en) | IC card and portable terminal | |
| JP4724461B2 (ja) | システムｌｓｉ | |
| JP2002109490A (ja) | メモリカードおよびクロック制御回路 | |
| JP4129314B2 (ja) | ネットワークインタフェース、ネットワークインタフェースを初期化するための装置およびネットワークインタフェース内に構成情報をロードする方法 | |
| JP2007536667A (ja) | 集積回路を備えるモバイル装置およびそのような回路をパワーダウンする方法 | |
| US5867718A (en) | Method and apparatus for waking up a computer system via a parallel port | |
| JP3549471B2 (ja) | 電子回路ブロック | |
| JPH05173925A (ja) | データ入出力制御装置及び方法 | |
| JPH10149237A (ja) | 半導体回路 | |
| US5724615A (en) | Communication circuit receiving data selectably synchronized to the rising or falling edge of a timing signal provided from the data source | |
| US6961802B2 (en) | Data input/output device, memory system, data input/output circuit, and data input/output method | |
| JPH09160684A (ja) | 低消費電力デバイス | |
| KR20010074800A (ko) | 직렬 인터페이스와 프로세서 사이에서 데이터를 전송하기위한 인터페이스 회로 및 방법 | |
| JP2004274099A (ja) | パケット処理回路 | |
| JP2004110436A (ja) | メモリのリード／ライト制御回路、無接点メモリカード、リード／ライト装置及び無接点メモリカードのリード／ライトシステム | |
| JP5029161B2 (ja) | 半導体集積装置 | |
| JP3958546B2 (ja) | バッファ制御システムおよびバッファ制御可能なメモリー | |
| JP2000276435A (ja) | データ転送装置及びデータ転送方法 | |
| JP2003248525A (ja) | 電子機器における省電力制御装置及び省電力制御方法 | |
| US5999742A (en) | Dual latch data transfer pacing logic using a timer to maintain a data transfer interval | |
| JP7326765B2 (ja) | 通信装置、電力制御方法及びコンピュータ | |
| JP2004199580A (ja) | クロック制御回路およびインタフェース回路 | |
| JP2002341976A (ja) | 多電源半導体装置及び該装置の電源制御方法 | |
| JP2001351081A (ja) | Ｉｃカード | |
| CN117421273A (zh) | 传送数据的方法以及相应的片上系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040326 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040420 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120430 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130430 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130430 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140430 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |