JP2004110436A - メモリのリード/ライト制御回路、無接点メモリカード、リード/ライト装置及び無接点メモリカードのリード/ライトシステム - Google Patents
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Abstract
【構成】本システムは主装置300、リード/ライト装置200及び無接点メモリカード100からなり、同カードにはリード/ライト制御回路120が備えられている。同回路は、主装置300から転送された各種データを保持するレジスター回路1221を有し且つ各種データに基づいてリード/ライト動作に必要な制御を行う制御部122と、主装置300から各種データとは別に転送されたセレクトデータに基づいて動作する回路であって、主装置300から転送された各種データをレジスター回路1211に、ライトデータをメモリ130に各々出力するデータ入力切り替え回路121とを具備している。制御部122は、各種データに基づいてリード/ライト動作上の前処理を行い、この状態でリード/ライト動作を行う機能を有した構成となっている。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は大容量化及び高速アクセス化に適したメモリのリード/ライト制御回路、無接点メモリカード、リード/ライト装置及び無接点メモリカードのリード/ライトシステムに関する。
【0002】
【従来の技術】
無接点メモリカードの従来例として以下のような構成のものがある。同カードは、リード/ライト装置から電力及び同期クロックを供給するための電源・クロック用コイルと、主装置からリード/ライト信号をリード/ライト装置を通じて入出力するためのリード/ライト信号用コイルと、主装置からコマンドをリード/ライト装置を通じて入力するためのコマンド用コイル等を有した基本構成となっている。
【0003】
即ち、電源・クロック用コイルを通じて電力及び同期クロックが無接点メモリカードに供給されると、同カードが通電されて動作可能になる。この状態で、ライトコマンドがコマンド用コイルを通じて入力されると、同様にライト信号用コイルを通じて入力されたライトデータがメモリが記録される一方、リードコマンドがコマンド用コイルを通じて入力されると、メモリに記録されたデータが読み出されてリード信号用コイルを通じて出力されるようになっている(例えば、特許公報1参照。)
【0004】
【特許公報1】
特開昭62−8281号号公報(第1図)
【0005】
【発明が解消しようとする課題】
しかしながら、上記従来例による場合、以下の問題が指摘されている。まず、電力及び同期クロックが1つの電源・クロック用コイルを通じて無接点メモリカードに供給されていることから、同期クロックの周波数をメモリの種類に合わせて随時変更させると、回路特性が不安定になることがある。そのため同期クロックの周波数については、アクセス速度が最も速いメモリではなく、アクセス速度が最も遅いメモリに合わせて設定されており、この点で高速アクセス化を実現することが困難となっている。
【0006】
もっとも、リード/ライト装置からリード/ライトデータ等をパラレルで入力するようにすると、メモリカードにおいてシリアル/パラレル変換を行う必要がない分だけ高速アクセス化を図ることが可能であるが、コイル数が増加し、データの信頼性が低下するだけでなく、メモリカードの寸法や消費電流が大きくなり、カードの小型化や低コスト化を図ることが困難になる。
【0007】
また、無接点メモリカードにS−RAM等に比べてアクセスプロトコルが非常に複雑なフラッシュメモリを搭載したときは、無接点メモリカードにおいてアドレスセット時やデータセット時に制御信号等を生成するに当たり、主装置がその都度関与することから、この点で高速アクセス化を図ることが非常に困難となっている。一方、無接点メモリカードにCPUを搭載したときは、高速アセクス化を図ることが可能であるものの、消費電力が大きくなり、無接点メモリカードの薄型化や低コスト化を図ること困難になっている。加えて、メモリの種類に応じてアクセスプロトコルを変更するための制御プログラムが必要となり、この点でもコスト高になっている。
【0008】
更に、1バイトのデータをメモリに転送する際のメモリへのアクセスは1サイクル期間中1回だけであり、これ以外の期間についてはウェイトとなっている。この点も高速アクセス化を妨げる大きな要因となっている。
【0009】
本発明は上記した背景の下で創作されたものであり、その目的とするところは、上記した問題を解消することが可能なメモリのリード/ライト制御回路、無接点メモリカード、リード/ライト装置及び無接点メモリカードのリード/ライトシステムを提供することにある。
【0010】
【課題を解決するための手段】
本発明のメモリのリード/ライト制御回路は、主装置から転送されたアドレス、データ及びコントロールデータを少なくとも含んだ各種データを保持するレジスター回路を有し且つ当該各種データに基づいてリード/ライト動作に必要な制御を行う制御部を備えており、制御部は、レジスター回路上の各種データに基づいてリード/ライト動作上の前処理を行い、この状態で、ライト時には、レジスター回路を経ることなく主装置から転送されたライトデータをメモリに順次ライトさせる一方、リード時には、メモリに記録されたデータを順次リードさせて主装置に転送させる機能を有した構成となっている。ここでいう前処理とは、メモリに対してリード/ライト動作を繰り返し行うに当たり必要な設定やこれに付随する処理を指している。また、コントロールデータには、少なくともアドレスの設定、データの変化/固定の設定及びメモリ制御の設定に関するコードを含めるようにすると良い。
【0011】
各種データとライトデータとが共通のラインを用いて主装置から時分割で転送される場合には、レジスター回路の前段に設けられており且つ主装置から各種データとは別に転送されたセレクトデータに基づいて入力データの出力先を切り替える回路であって、主装置から転送された各種データをレジスター回路に、主装置から転送されたライトデータをメモリに各々出力するデータ入力切り替え回路を備えるようにすると良い。
【0012】
好ましくは、制御部は、主装置から順次転送された各種データがn(n≧1)個のレジスター回路1、2・・・nに各々保持されるようになっており、レジスター回路1上の各種データに基づいて前処理及びリード/ライト動作を行い、その後、レジスター回路2・・・n上の各種データに基づいて前処理及びリード/ライト動作を順次的に行い、このような一連の処理を繰り返すことによりメモリに対するリード/ライトを連続して行う機能を有した構成となっているものを用いることが望ましい。
【0013】
好ましくは、各種データには、アドレス、データ及びコントロールデータ以外にリード/ライトの処理回数を示すカウント数が含まれており、コントロールデータには、少なくともアドレスの設定、データの変化/固定の設定及びメモリ制御の設定以外に連続処理/1回処理の設定に関するコードが含められていることを条件とした場合、制御部は、リード/ライトの処理回数を計数するカウンター回路を有しており、レジスター回路上の各種データに含まれるコントロールデータに1回処理に関するコードを含んでいるときには、当該各種データに基づいて行われるリード/ライト動作を1回だけ行う一方、連続処理に関するコードを含んでいるときには、当該各種データに基づいて行われるリード/ライト動作を当該各種データに含まれるカウント数の回数だけ行う機能を有した構成となっているものを用いることが望ましい。
【0014】
好ましくは、コントロールデータには、アドレスの設定、アドレスセット/データセットの設定、各種制御信号の出力の有無の各選択(CSのクロック同期出力/常時出力の選択を含む)に関するコードが含まれており、加えて、アドレスセット設定時には、少なくともアドレスマスク有無の選択、アドレスセット数の選択、マスクアドレスの選択に関するコードが、データ設定時には、少なくともメモリ制御の設定、データの変化/固定の設定、R/B信号の主装置への転送の有無の選択に関するコードが含められていることを条件とした場合、制御部は、レジスター回路上の各種データに含まれるコントロールデータにアドレスセットに関するコードを含んでいるときには、当該コンロールデータに含まれるアドレスの設定、アドレスマスク有無の選択、アドレスセット数の選択、マスクアドレスの選択及び各種制御信号の出力の有無の各選択(CSのクロック同期出力/常時出力の選択を含む)に関するコードに基づいてメモリに対してアドレスセットを行う一方、データセットに関するコードを含んでいるときには、当該コンロールデータに含まれるアドレスの設定、メモリ制御の設定、データの変化/固定の設定、各種制御信号の出力の有無の各選択(CSのクロック同期出力/常時出力の選択を含む)及びR/B信号の主装置への転送の有無の選択に関するコードに基づいてメモリに対してデータのリード/ライトを行う機能を有した構成となっているものを用いることが望ましい。
【0015】
好ましくは、適応可能なメモリのうち使用するメモリの種類を設定入力するためのモード切り替え回路と、メモリの種類を設定に基づいて当該メモリの属性を示すデータを生成するアトリビュート入力回路とを備え、コントロールデータには、少なくともアドレスの設定、データの変化/固定の設定及びメモリ制御の設定以外に各種制御信号の出力の有無の各選択及びメモリの属性を示すデータの主装置への転送の有無の選択に関するコードが含められていることを条件とした場合、制御部は、レジスター回路上のコントロールデータに各種制御信号の出力に関するコードを含んでいるときには、前記メモリに出力すべき当該制御信号をアクティブにする一方、コントロールデータにメモリの属性を示すデータの主装置への転送に関するコードを含んでいるときには、アトリビュート入力回路にて生成されたデータを主装置に転送させる機能を有した構成となっているものを用いることが望ましい。
【0016】
この場合、コントロールデータには、新種のメモリに適応可能にするために予備の制御信号の出力の有無の設定に関するコードが含められていることを条件とし、制御部は、レジスター回路上のコントロールデータに予備の制御信号の出力に関するコードを含んでいるときには、前記メモリに出力すべき当該制御信号をアクティブにする機能を有した構成となっているものを用いることが一層望ましい。
【0017】
本発明の無接点メモリカードは、上記メモリのリード/ライト制御回路が搭載された無接点メモリカードであって、リード/ライト装置から電力を入力するための電源用コイルと、リード/ライト装置から同期クロックを入力するための同期クロック用コイルと、主装置からリード/ライト装置を通じて転送されたセレクトデータをシリアル形式で入力するためのセレクト用コイルと、主装置からリード/ライト装置を通じて転送された各種データをシリアル形式で入力するための入力用コイルと、リード/ライト装置を通じて主装置に転送すべきリードデータ等をシリアル形式で出力するための出力用コイルとを具備している。
【0018】
本発明のリード/ライト装置は、主装置に接続されており且つ上記無接点メモリカードがセットされる装置であって、無接点メモリカードに電力を供給するための電源用コイルと、無接点メモリカードに同期クロックを供給するための同期クロック用コイルと、主装置から転送されたセレクトデータを無接点メモリカードにシリアル形式で出力するためのセレクト用コイルと、主装置から転送された各種データを無接点メモリカードにシリアル形式で出力するための出力用コイルと、無接点メモリカードから主装置に向けて転送された少なくともリードデータをシリアル形式で入力するための入力用コイルとを具備している。
【0019】
本発明の無接点メモリカードのリード/ライトシステムは、上記無接点メモリカードと、上記リード/ライト装置と、リード/ライト装置に接続された主装置とを備えており、主装置は、無接点メモリカードにおいて各種データをレジスター回路に保持させる前処理段階とレジスター回路に保持された各種データに基づいて前処理及びリード/ライト動作を行わせる本動作段階とを切り替えるためのセレクトデータを生成してリード/ライト装置を通じて無接点メモリカードに転送し、これとは別に、前処理段階においては各種データを生成してリード/ライト装置を通じて無接点メモリカードに転送し、本動作段階においてはライト時に必要なライトデータを生成しリード/ライト装置を通じて無接点メモリカードに転送する一方、リード時には無接点メモリカードからリード/ライト装置を通じて転送された少なくともリードデータを入力する構成となっている。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図1は無接点メモリカードのリード/ライトシステムの構成図、図2は無接点メモリカードに適応可能なメモリ及びそのバスラインを示す説明図、図3は主装置から無接点メモリカードに転送される各種データの内容を示す説明図、図4は図2(B)及び(C)に示すタイプのメモリについて用いられるコントロール1、2の内容を示す説明図、図5は図2(A)に示すタイプのメモリについて用いられるコントロール1、2の内容を示す説明図、図6乃至図17は無接点メモリカードに搭載されたリード/ライト制御回路のリード/ライト動作の例を説明するための図である。
【0021】
ここに掲げる無接点メモリカードのリード/ライトシステムは、図1に示すように主装置300、リード/ライト装置200及び無接点メモリカード100を有した構成となっている。無接点メモリカード100は、リード/ライト装置200にセットされた状態で、同カード100に搭載されたメモリ130に対してデータのリード/ライトを行う。このようなリード/ライトを制御しているのはリード/ライト装置200にCPUバス301を介して相互接続された主装置300である。
【0022】
主装置300は、無接点メモリカード100に対してデータのリード/ライトを行うとともに全体として所定の処理を行うコンピュータであり、次のような基本構成となっている。即ち、無接点メモリカード100に対してデータのリード/ライト動作を行う段階(これを本動作段階と称する)においては、ライト時にライトデータを生成してリード/ライト装置200を通じて無接点メモリカード100に転送する一方、リード時には無接点メモリカード100からリード/ライト装置200を通じて転送されたリードデータ等を入力するようになっている。このような本動作段階を行う前準備として、アドレス、データ、カウント数及びコントロール1、2(コントロールデータ)からなる各種データ(詳しいことは後述する)を生成してリード/ライト装置200を通じて無接点メモリカード100に転送し、後述するレジスター回路1221に保持させるようになっている(この段階を前処理段階と称する)。そして、無接点メモリカード100において前処理段階と本動作段階とを切り替えるために、セレクトデータを生成して各種データとは別にリード/ライト装置200を通じて無接点メモリカード100に転送するようになっている。
【0023】
リード/ライト装置200は、無接点メモリカード100がセットされた状態で、主装置300と無接点メモリカード100との間のインターフェイスの役割を果たす装置であって、無接点メモリカード100に電力や同期クロックを供給したり、無接点メモリカード100との間でデータの転送を行うために、シート状又はコイル状をなした合計5個のコイルが備えられている。
【0024】
即ち、リード/ライト装置200には、無接点メモリカード100に電力を入力するための電源用コイル201と、無接点メモリカード100に同期クロックを入力するための同期クロック用コイル202と、主装置300から転送されたセレクトデータをシリアル形式で無接点メモリカード100に出力するためのセレクト用コイル203と、主装置300から転送された各種データをシリアル形式で無接点メモリカード100に出力するための出力用コイル204と、無接点メモリカード100から主装置300に向けて転送されたリードデータ等をシリアル形式で入力するための入力用コイル205が備えられている。
【0025】
また、コイル201〜205以外に以下の回路が備えられている。即ち、無接点メモリカード100に電力を供給するために電源電圧をパルス化して電源用コイル201に出力するコイル駆動回路210と、無接点メモリカード100に供給すべき同期クロックを生成して同期クロック用コイル202に出力するタイミング回路220と、主装置300にCPUバス301を通じて接続されており且つ主装置300から出力された命令に従ってコイル駆動回路210のオンオフ及びタイミング回路220の同期クロック周波数を制御するコントロール回路230と、主装置300からCPUバス301、データ入力切り替え回路240を通じて入力された各種データをラッチするレジスター回路250と、主装置300からCPUバス301、データ入力切り替え回路240を通じて入力されたセレクトデータをパラレル/シリアル変換してセレクト用コイル203に出力するパラレル/シリアル変換回路260と、レジスター回路250から出力された各種データをパラレル/シリアル変換して出力用コイル204に出力するパラレル/シリアル変換回路270と、入力用コイル205を通じて入力されたリードデータ等をシリアル/パラレル変換してCPUバス301を介して主装置300に出力するシリアル/パラレル変換回路280とが備えられている。
【0026】
上記のような構成のリード/ライト装置200において、コイル201〜205以外の上記回路はその殆どがゲートアレイにより作成されている。
【0027】
一方、無接点メモリカード100は、メモリ130及びリード/ライト制御回路120を有しており、リード/ライト装置200のコイル201〜205に対応してシート状又はコイル状をなした合計5個のコイルが備えられている。即ち、リード/ライト装置200から電力を入力するための電源用コイル101と、リード/ライト装置200から同期クロックを入力するための同期クロック用コイル102と、主装置300からリード/ライト装置200を通じて転送されたセレクトデータをシリアル形式で入力するためのセレクト用コイル103と、主装置300からリード/ライト装置200を通じて転送された各種データをシリアル形式で入力するための入力用コイル104と、リード/ライト装置200を通じて主装置300に転送すべきリードデータ等をシリアル形式でリード/ライト装置200に出力するための出力用コイル105とが備えられている。
【0028】
また、無接点メモリカード100には、メモリ130、リード/ライト制御回路120及びコイル101〜105以外に以下の回路が備えられている。即ち、電源用コイル101の出力電流に基づいて電源電圧を生成して各回路に電力を供給する整流回路106と、同期クロック用コイル102を通じて入力された同期クロックを各回路に供給するタイミング回路107と、セレクト用コイル103を通じて入力されたセレクトデータをシリアル/パラレル変換してリード/ライト制御回路120に出力するシリアル/パラレル変換回路108と、入力用コイル104を通じて入力された各種データをシリアル/パラレル変換してリード/ライト制御回路120に出力するシリアル/パラレル変換回路109と、リード/ライト制御回路120から出力されたリードデータ等をパラレル/シリアル変換して出力用コイル105に出力するパラレル/シリアル変換回路110等が備えられている。
【0029】
上記のような構成のリード/ライト装置200において、コイル101〜105以外の上記回路に関してはその殆どがゲートアレイにより作成されている。以下、リード/ライト制御回路120の構成について詳しく説明する。
【0030】
リード/ライト制御回路120は、セレクト用コイル103、シリアル/パラレル変換回路108を通じて入力されたセレクトデータ及び入力用コイル104、シリアル/パラレル変換回路109を通じて入力された各種データに基づいて動作し、これによりメモリ130に対してデータのリード/ライトを行う基本構成となっている。
【0031】
リード/ライト制御回路120は、各種データに基づいてリード/ライト動作に必要な制御を行う制御部122と、制御部122のレジスター回路1221の前段に設けられており且つ主装置300から各種データとは別に転送されたセレクトデータに基づいて入力データの出力先を切り替える回路であって、主装置300から転送された各種データをレジスター回路1221に、主装置300から転送されたライトデータをメモリ130に各々出力するデータ入力切り替え回路121とを有している。加えて、モード切り替え回路123、アドレス出力回路124、データ出力回路125、制御信号回路126、汎用制御信号回路127、データ入力回路128、汎用入力回路129、アトリビュート入力回路1231及びデータ出力切り替え回路1211を有した構成となっている。
【0032】
リード/ライト制御回路120は図2に示す3種類のタイプのメモリに適応可能になっている。図2(A)はアドレスバスとデータバスが共通化され且つ特殊な制御信号が必要になるタイプのメモリであり、その代表例としてNAND型フラッシュメモリがある。図2(B)、(C)はアドレスバスとデータバスが分離され且つ特殊な制御信号が不要であるタイプのメモリであり、その代表例としてNOR型フラッシュメモリ、S−RAMがある。但し、説明の都合上、図1中ではメモリ130としてNAND型フラッシュメモリを表している。
【0033】
以下、リード/ライト制御回路120を構成する各回路の詳細な構成について説明する。
【0034】
データ入力切り替え回路121は、入力されたセレクトデータに基づいて動作するセレクト回路であって、別に入力された各種データをレジスター回路1221とメモリ130とに振り分けて出力するようになっている。この結果、前処理段階において各種データがレジスター回路1221に出力され、本動作段階においてライトデータがメモリ130に各々出力される。
【0035】
制御部122は、入力された各種データを順次保持する複数個のレジスター回路1221と、リード/ライト動作が行われる過程でのリード/ライトの処理回数を計数するカウンター回路1222とを有しており、レジスター回路1221上の各種データに基づいてアドレス出力回路124等に対して命令を与え、これらの回路を制御する回路構成となっている。ここで5つの各種データ1〜5がレジスター回路1221に順次入力されたと仮定し、各種データ1〜5を各々保持するレジスターを説明の都合上レジスタ1〜5として表すとすると、制御部122の基本的な機能は以下の通りとなる。
【0036】
即ち、レジスタ1上の各種データ1に基づいてリード/ライト動作上の前処理を行い、この状態で、ライト時には、レジスター回路1221を経ることなく主装置300から転送されたライトデータをメモリ130にライトさせる一方、リード時には、メモリ130に記録されたデータ等をリードさせて主装置300に転送させるようになっている。このように各種データ1に基づいて前処理及びリード/ライト動作が行われ、これが終了すると、レジスター2〜5上の各種データ2〜5に基づいて前処理及びリード/ライト動作を同様に順次的に行う。そして、このような一連の処理(各種データ1〜5に基づく各処理)を繰り返すことによりメモリ130に対するリード/ライトを連続して行うようになっている。
【0037】
即ち、制御部122においては、レジスター回路1221に複数の各種データを保持することが可能であり、これらの各種データに基づいて前処理及びリード/ライト動作を順次且つ繰り返し行うようになっている。レジスター回路1221に保持されている各種データが1つであるときも全く同様であり、レジスタ1に保持された各種データ1に基づく前処理及びリード/ライト動作を行い、その後、同様のリード/ライト動作を繰り返し、これによりメモリ130に対するリード/ライトを連続して行うようになっている。
【0038】
主装置300から転送されレジスター回路1221に保持される各種データは図3に示すような内容であり、アドレス、データ、カウンタ数、コントロール1,2から構成された合計9バイトのデジタル値となっている。アドレスはメモリ130に対してリード/ライトを繰り返し行う際の最初のアドレスの設定を示している。データはメモリ130に対してライトすべきデータの内容の設定を示している。カウント数はリード/ライトの処理回数の設定を示している。コントロール1はアドレス24又は32ビットの選択(アドレスの設定)、アトリビュートリード有無の選択(メモリの属性を示すデータの主装置への転送の有無の選択)、連続処理/1回処理の選択(連続処理/1回処理の設定)、データ又はアドレスの選択(アドレスセット/データセットの設定)、データ入力又は汎用ポート入力の選択(リードデータの主装置への転送の有無の選択、R/B信号の主装置への転送の有無の選択)、データ固定又は変化の選択(データの変化/固定の設定)、ライト、リード又はライト/リードの選択(メモリ制御の設定)等の設定に関するビットコード群を示している。コントロール2は汎用制御信号制御(各種制御信号の出力の有無の各選択(CSのクロック同期出力/常時出力の選択を含む)、カウンター16又は24ビットの選択(カウンター回路のカウントビット長の設定)の設定に関するビットコード群を示している。
【0039】
このようにレジスター回路1221に各種データが保持された時点で、各種データに基づいて行われる前処理の内容、ひいてはリード/ライト動作の内容が決定されるようになっている。ただ、コントロール1、2の内容はメモリ130の種類により一部が異なっている。
【0040】
コントロール1、2は、NOR型フラッシュメモリを代表例とする図2(B)に示すタイプのメモリ及びS−RAMを代表例とする図2(C)に示すタイプのメモリである場合、図4に示す通りの内容になっている。これに対してNAND型フラッシュメモリを代表例とする図2(A)に示すタイプのメモリである場合図5に示す通りの内容になっている。
【0041】
図2(A)に示すタイプのメモリである場合、図2(B)及び(C)に示すタイプのものとは異なり、コントロール1にはアドレスセット/データセットの設定に関するビットコードが、コントロール2には各種制御信号の出力の有無の各選択(CSのクロック同期出力/常時出力の選択を含む)に関するビットコードが各々含められている。特に、コントロール1にアドレスセットの設定に関するビットコードを含んでいるとき、即ち、アドレスセット設定時には、アドレスマスク有無の選択、アドレスセット数の選択、マスクアドレスの選択、メモリの属性を示すデータの主装置への転送の有無の選択に関する各ビットコードが含められる。一方、コントロール1にデータセットの設定に関するビットコードを含んでいるとき、即ち、データセット設定時には、メモリ制御の設定、データの変化/固定の設定(ライト時)、リードデータの主装置への転送の有無の選択(リード時)、R/B信号の主装置への転送の有無の選択(リード時)、連続処理/1回処理の設定及びメモリの属性を示すデータの主装置への転送の有無の選択に関する各ビットコードが含められる。
【0042】
以下、モード切り替え回路123等の構成について説明し、併せて制御部122により行われる前処理の内容を説明する。
【0043】
モード切り替え回路123は、無接点メモリカード100に搭載されたメモリ130の種類等を設定入力するのに使用されるスイッチ群であり、その設定結果を信号として制御部122に出力するようになっている。
【0044】
アドレス出力回路124は、制御部122からの命令を受けて、アドレス信号を生成してメモリ130に出力する回路である。同回路に関連して以下のような前処理が行われるようになっている。
【0045】
コントロール1の「アドレス24又は32ビットの選択」に関するビットコードを通じて、アドレス出力回路124とメモリ130との間のアドレスバスラインのビット長が24ビット又は34ビットに設定される。
【0046】
コントロール1の「1回処理の選択」に関するビットコードを通じて、メモリ130に対するデータのリード/ライト動作が1回行われ、その処理終了後にアドレスが1つ分増加するように設定される。
【0047】
コントロール1の「連続処理の選択」に関するビットコードを通じて、メモリ130に対するデータのリード/ライト動作がレジスター回路1221上のカウント数の回数だけ行われ、この過程でアドレスが当該回数の分だけ順次増加するように設定される。
【0048】
メモリ130の種類の設定が図2(A)に示すタイプのメモリを示す場合にのみ次のような前処理が行われる。即ち、コントロール1の「アドレスの選択」に関するビットコードを通じて、アドレスがメモリ130に出力されるように設定される。また、「アドレスセット数の選択」に関するビットコードを通じて、アドレスセット数が1/2/3バイトアドレスに設定される。即ち、コントロール1に「アドレスの選択」に関するビットコードを含んでいるときには、レジスター回路1221上のアドレスが1バイト単位でアドレスセット数の分だけメモリ130にライトされるように設定される。更に、「アドレスマスク有無の選択」に関するビットコードを通じて、アドレスマスクの有無が設定される。「マスクアドレスの選択」に関するビットコードを通じて、マスクすべきアドレスがA10/A9/A8に設定される。
【0049】
なお、コントロール2の「カウンター16又は24ビットの選択」に関するビットコードを通じて、カウンター回路1222のカウントビット長が設定される。
【0050】
データ出力回路125は、制御部122からの命令を受けて、レジスター回路1222上のデータをメモリ130に出力する回路である。同回路に関連して以下のような前処理が行われるようになっている。
【0051】
コントロール1の「データ固定の選択」に関するビットコードを通じて、レジスター回路1221上のデータがメモリ130に出力されるように設定される。一方、「データ変化の選択」に関するビットコードを通じて、レジスター回路1221を経ることなく主装置300から転送されたライトデータがメモリ130に出力されるように設定される。
【0052】
メモリ130の種類の設定が図2(A)に示すタイプのメモリを示す場合にのみ次のような前処理が行われる。即ち、コントロール1の「データの選択」に関するビットコードを通じて、レジスター回路1221上のデータ又は主装置300から転送されたライトデータがメモリ130に出力されるように設定される。
【0053】
制御信号回路126は、制御部122からの命令を受けて、多種類のメモリに必須であるCS(メモリーチップセレクト)、OE(アウトプットイネーブル)及びWE(メモリーライトイネーブル)の制御信号を生成してメモリ130に出力する回路である。同回路に関連して以下のような前処理が行われるようになっている。
【0054】
コントロール1の「ライトの選択」に関するビットコードを通じて、CS、WEの制御信号がアクティブとなり、メモリ130に対してライトが行われるように設定される。「リードの選択」を通じて、CS、OEの制御信号がアクティブ、WEの制御信号が非アクティブとなり、メモリ130に対してリードが行われるように設定される。「ライト/リード選択」を通じて、メモリ130に対してライトとリードとが1サイクル期間毎に変化し、リード/ライトが繰り返し行われるように設定される。
【0055】
但し、メモリ130の種類の設定が図2(A)に示すタイプのメモリを示す場合には、CSの制御信号に関しては、コントロール2の「CSのクロック同期出力/常時出力の選択」に関するビットコードを通じて前処理されるようになっている。即ち、「CSのクロック同期出力の選択」に関するビットコードを通じて、CSの制御信号が同期クロック(CLKP)に同期してアクティブになるように設定される。一方、「CSの常時出力の選択」に関するビットコードを通じて、CSの制御信号がアクティブになり、この状態が維持されるように設定される。
【0056】
汎用制御信号回路127は、制御部122からの命令を受けて、ALE(メモリーアドレスラッチイネーブル)、CLE(メモリーコマンドラッチイネーブル)等の特殊制御信号を生成してメモリ130に出力する回路である。ALE、CLEの制御信号については、図2(A)に示すタイプのメモリに必要な制御信号であるが、これ以外の新種のメモリにも適応可能にするために予備の制御信号を生成してメモリ130に出力する機能も含まれている。即ち、汎用制御信号回路127とメモリ130との間に新たなバスラインを複数予め用意しておき、新種のメモリを用いるときには、当該メモリに出力することが必要な新たな制御信号をこのバスライン上に出力するようにしている。同回路に関連して以下のような前処理が行われるようになっている。
【0057】
メモリ130の種類の設定が図2(A)に示すタイプのメモリを示す場合に汎用制御信号回路127が動作し得るようになっており、コントロール2の「CLEの制御信号の出力の選択」に関するビットコードを通じて、CLEの制御信号がアクティブになるように設定される。同様に「CLEの制御信号の出力の選択」に関するビットコードを通じて、CLEの制御信号がアクティブになるように設定される。また、「予備の制御信号出力の選択」に関するビットコードを通じて、予備の制御信号がアクティブとなるように設定される。
【0058】
データ入力回路128はメモリ130から読み出されたリードデータをデータ出力切り替え回路1211に出力する回路である。
【0059】
汎用入力回路129は、メモリ130から出力されたR/B(レディ/ビジィ)信号をデータ出力切り替え回路1211に出力する回路である。
【0060】
アトリビュート入力回路1231は、メモリ130の種類の設定に基づいてメモリ130の属性(メモリ130の種類及び容量等)を示すデータを生成してデータ出力切り替え回路1211に出力する回路である。
【0061】
データ出力切り替え回路1211は、データ入力回路128、汎用入力回路129、アトリビュート入力回路1231から出力された各データが入力されており、制御部122からの命令を受けて、これらのデータを選択してパラレル/シリアル変換回路110に出力する回路である。同回路に関連して以下のような前処理が行われるようになっている。
【0062】
コントロール1の「データ入力の選択」に関するビットコードを通じて、データ出力切り替え回路1211によりデータ入力回路128の出力が選択され、その結果、メモリ130から読み出されたリードデータがリード/ライト装置200を通じて主装置300に転送されるように設定される。
【0063】
コントロール1の「汎用ポート入力の選択」に関するビットコードを通じて、データ出力切り替え回路1211により汎用入力回路129の出力が選択され、その結果、メモリ130のR/B信号がリード/ライト装置200を通じて主装置300に転送されるように設定される。同様に、「アトリビュートリード有の選択」に関するビットコードを通じて、データ出力切り替え回路1211によりアトリビュート入力回路1231の出力が選択され、その結果、メモリの属性を示すデータがリード/ライト装置200を通じて主装置300に転送されるように設定される。
【0064】
以下、上記のように構成されたリード/ライト制御回路120のリード/ライト動作の例を図6乃至図17を参照して説明する。
【0065】
図6及び図7はNAND型フラッシュメモリを代表例とする図2(A)に示すタイプのメモリについてのライト動作の例を示す図である。図6(A)はレジスター回路1221上の各種データの内容、図6(B)は同各種データに含まれるコントロール1、2に含まれるビットコードの内容、図7は同各種データに基づいてリード/ライト制御回路120が動作したときの制御信号等のタイミングチャートを各々示している。
【0066】
このライト動作例の場合、主装置300から5つの各種データ1〜5が転送されレジスター回路1221(レジスタ1〜5)に保持される。
【0067】
レジスタ1上に保持されたアドレス、データ及びカウント数は12345678h、80h(プログラムコマンド)及び0200hである。コントロール1、2には、「アドレス32ビットの選択」、「データの選択」、「ライトの選択」、「データ固定の選択」、「CSの常時出力の選択」及び「CLEの出力の選択」等に関するビットコード群が含まれている。
【0068】
よって、「アドレス32ビットの選択」に関するビットコードにより、アドレスバスのビット長が32ビットに設定される。「カウンター16ビットの選択」に関するビットコードにより、カウンター回路1222のカウントビット長が16ビットに設定される。「データの選択」及び「データ固定の選択」に関するビットコードにより、レジスタ1上のデータがメモリ130に出力される状態に設定される。「CSの常時出力の選択」に関するビットコードにより、CSの制御信号がアクティブとなり、以後この状態が維持される。「CLEの出力の選択」に関するビットコードにより、CLEの制御信号がアクティブとなる。「ライトの選択」に関するビットコードにより、WEの制御信号がアクティブとなる。
【0069】
この結果、レジスタ1上のデータである80h(プログラムコマンド)がメモリ130にライトされる(図7中1−1) 。このようなレジスタ1に基づく前処理及びライト動作が終了すると、レジスタ2に基づく処理に移行する。
【0070】
レジスタ2上に保持されたアドレスは12345678hである。コントロール1、2には、「アドレスの選択」、「アドレスマスク有の選択」、「アドレスセット数(3バイト)の選択」、「マスクアドレス(A8)の選択」、「CSの常時出力の選択」及び「ALEの出力の選択」等に関するビットコード群が含まれている。
【0071】
よって、「アドレスの選択」に関するビットコードにより、レジスター回路2上のアドレスがメモリ130に出力される状態に設定される。「アドレスマスク有の選択」及び「マスクアドレス(A8)の選択」に関するビットコードにより、マスクアドレスがA8に設定される。「CSの常時出力の選択」に関するビットコードにより、CSの制御信号が引き続いてアクティブとなる。「ALEの出力の選択」及び「アドレスセット数(3バイト)の選択」のビットコードにより、ALE及びWEの制御信号が3回連続してアクティブとなる。
【0072】
この結果、レジスタ2上のアドレスである12345678hをマスクした1Ah、2Bh、78hがメモリ130に順次ライトされ(図7中2−1〜2−3)、メモリ130に対してアドレス121A2B78hが設定される。このようなレジスタ2に基づく前処理及びライト動作が終了すると、レジスタ3に基づく処理に移行する。
【0073】
レジスタ3上に保持されたカウント数は0200hである。コントロール1、2には「データの選択」、「ライトの選択」、「データ変化の選択」、「連続処理の選択」及び「CSの常時出力の選択」等に関するビットコード群が含まれている。
【0074】
よって、「データの選択」及び「データ変化の選択」に関するビットコードにより、レジスター回路1221を経ることなく主装置300から転送されたライトデータがメモリ130に出力される状態に設定される。「CSの常時出力の選択」のビットコードにより、CSの制御信号が引き続いてアクティブとなる。「ライトの選択」及び「連続処理の選択」のビットコードにより、WEの制御信号が1サイクル期間毎に1回アクティブとなり、これがレジスタ3上のカウント数0200hの回数分続けられる一方、この過程でメモリ130内のアドレスが順次インクリメントされる。
【0075】
この結果、主装置300から転送された512個のライトデータがメモリ130のアドレス121A2B78hから121A2D77hにかけて1サイクル期間毎に順次ライトされる(図7中3−1〜3−512)。このようなレジスタ3に基づく前処理及びライト動作が終了すると、レジスタ4に基づく処理に移行する。
【0076】
レジスタ4上に保持されたデータは10h(プログラムコマンド)である。コントロール1、2には、「データの選択」、「ライトの選択」、「データ固定の選択」、「CSの常時出力の選択」及び「CLEの出力の選択」等に関するビットコード群が含まれている。
【0077】
よって、「データの選択」及び「データ固定の選択」に関するビットコードにより、レジスタ4上のデータがメモリ130に出力される状態に設定される。「CSの常時出力の選択」に関するビットコードにより、CSの制御信号が引き続いてアクティブとなる。「CLEの出力の選択」に関するビットコードにより、CLEの制御信号がアクティブとなる。「ライトの選択」に関するビットコードにより、WEの制御信号がアクティブとなる。
【0078】
この結果、レジスター4上のデータである10h(プログラムコマンド)がメモリ130にライトされる(図7中4−1) 。このようなレジスタ4に基づく前処理及びライト動作が終了すると、レジスタ5に基づく処理に移行する。
【0079】
レジスタ5に保持されたコントロール1、2には、「データの選択」、「リードの選択」、「汎用ポート入力の選択」及び「CSの常時出力の選択」等に関するビットコード群が含まれている。
【0080】
よって、「CSの常時出力の選択」に関するビットコードにより、CSの制御信号が引き続いてアクティブとなる。「データの選択」、「リードの選択」及び「1回処理の選択」及び「汎用ポート入力の選択」に関するビットコードにより、メモリ130のR/B信号が1サイクル期間毎に主装置300に順次転送される。
【0081】
この結果、メモリ130のR/B信号が汎用入力回路129、データ出力切り替え回路1211等を通じて主装置300に1サイクル期間毎に順次転送される(図7中5−1、5−2)。図6(C)中5−1で示す時点においてR/B信号がビジィ状態になっているが、1サイクル期間経過後の図6(C)中5−2で示す時点でR/B信号がレディ状態に変化したので、この時点でレジスタ5に基づく処理が終了となる。
【0082】
このようにしてレジスタ1〜5に基づく前処理及びリード/ライト動作が終了すると、1回目のループ処理が終了となる。その後、引き続いてレジスタ1に基づく処理に再び移行し、レジスタ1〜5に基づく処理が上記と同様にして順次行われる。2回目のループ処理を行う際には、メモリ130のアドレスについては、レジスター1〜5上のアドレスではなく、これに処理回数を計数するカウンター回路1222の計数値を加算した値が用いられる。このようなループ処理が繰り返し行われるので、結果として、メモリ130には主装置300から順次転送されたライトデータがアドレス121A2B78hから順番にライトされ、このライト動作が連続して行われることになる。
【0083】
図8及び図9はNAND型フラッシュメモリを代表例とする図2(A)に示すタイプのメモリについてのリード動作の例を示す図である。図8(A)はレジスター回路1221上の各種データの内容、図8(B)は同各種データに含まれるコントロール1、2に含まれるビットコードの内容、図9は同各種データに基づいてリード/ライト制御回路120が動作したときの制御信号等のタイミングチャートを各々示している。
【0084】
このリード動作例の場合、主装置300から5つの各種データ1〜5が転送されレジスター回路1221(レジスタ1〜5)に保持される。
【0085】
レジスタ1上に保持されたアドレス、データ及びカウント数は12345678h、00h(プログラムコマンド)及び0200hである。コントロール1、2には、「アドレス32ビットの選択」、「データの選択」、「ライトの選択」、「データ固定の選択」、「CSのクロック同期出力の選択」、「CLEの出力の選択」及び「カウンター16ビットの選択」等に関するビットコード群が含まれている。
【0086】
よって、「アドレス32ビットの選択」に関するビットコードにより、アドレスバスのビット長が32ビットに設定される。「カウンター16ビットの選択」に関するビットコードにより、カウンター回路1222のカウントビット長が16ビットに設定される。「データの選択」及び「データ固定の選択」に関するビットコードにより、レジスタ1上のデータがメモリ130に出力される状態に設定される。「CSのクロック同期出力の選択」に関するビットコードにより、CSの制御信号が同期クロック(CLKP)に同期してアクティブとなる。「CLEの出力の選択」に関するビットコードにより、CLEの制御信号がアクティブとなる。「ライトの選択」に関するビットコードにより、WEの制御信号がアクティブとなる。
【0087】
この結果、レジスタ1上のデータである00h(プログラムコマンド)がメモリ130にライトされる(図9中1−1) 。このようなレジスタ1に基づく前処理及びライト動作が終了すると、レジスタ2に基づく処理に移行する。
【0088】
レジスタ2上に保持されたアドレスは12345678hである。コントロール1、2には、「アドレスの選択」、「アドレスマスク有の選択」、「アドレスセット数(3バイト)の選択」、「マスクアドレス(A8)の選択」、「CSのクロック同期出力の選択」及び「ALEの出力の選択」等に関するビットコード群が含まれている。
【0089】
よって、「アドレスの選択」に関するビットコードにより、レジスタ2上のアドレスがメモリ130に出力される状態に設定される。「アドレスマスク有の選択」及び「マスクアドレス(A8)の選択」に関するビットコードにより、マスクアドレスがA8に設定される。「CSのクロック同期出力の選択」に関するビットコードにより、CSの制御信号が同期クロック(CLKP)に同期してアクティブとなる。「ALEの出力の選択」及び「アドレスセット数(3バイト)の選択」のビットコードにより、ALEの制御信号がアクティブとなり、WEの制御信号が3回連続してアクティブとなる。
【0090】
この結果、レジスタ2上のアドレスである12345678hをマスクした1Ah、2Bh、78hがメモリ130に順次ライトされ(図9中2−1〜2−3)、メモリ130に対してアドレス121A2B78hが設定される。このようなレジスタ2に基づく前処理及びライト動作が終了すると、レジスタ3に基づく処理に移行する。
【0091】
レジスタ3に保持されたコントロール1、2には、「データの選択」、「リードの選択」、「汎用ポート入力の選択」及び「CSのクロック同期出力の選択」等に関するビットコード群が含まれている。
【0092】
よって、「CSのクロック同期出力の選択」に関するビットコードにより、CSの制御信号が同期クロックに同期してアクティブとなる。「データの選択」、「リードの選択」及び「汎用ポート入力の選択」に関するビットコードにより、メモリ130のR/B信号が1サイクル期間毎に主装置300に順次転送されるように設定される。
【0093】
この結果、メモリ130のR/B信号が汎用入力回路129、データ出力切り替え回路1211等を通じて主装置300に転送される(図9中3−1)。図9中3−1で示す時点においてR/B信号がレディ状態になったので、レジスタ3に基づく処理はこの時点で終了となり、レジスタ4に基づく処理に移行する。
【0094】
レジスタ4上に保持されたカウント数は0200hである。コントロール1、2には「データの選択」、「リードの選択」、「データ変化の選択」、「連続処理の選択」及び「CSの常時出力の選択」及び等に関するビットコード群が含まれている。
【0095】
よって、「データの選択」、「データ変化の選択」及び「リードの選択」に関するビットコードにより、メモリ130のリードデータが主装置300に転送される状態に設定される。「CSの常時出力の選択」に関するビットコードにより、CSの制御信号がアクティブとなり、以後この状態が続けられる。「リードの選択」及び「連続処理の選択」のビットコードにより、WEの制御信号が非アクティブのまま維持される一方、OEの制御信号が1サイクル期間毎に1回アクティブとなり、これがレジスタ4上のカウント数0200hの回数分続けられる。この過程でメモリ130内のアドレスが順次インクリメントされる。
【0096】
この結果、メモリ130に記録されたデータがアドレス121A2B78hから121A2D77hにかけて1サイクル期間毎に順次リードされ(図94−1〜4−512)、データ入力回路128、データ出力切り替え回路1211等を通じて主装置300に順次転送される。このようなレジスタ4に基づく前処理及びリード動作が終了すると、レジスタ5に基づく処理に移行する。
【0097】
レジスタ5に保持されたコントロール1、2には、「データの選択」、「リードの選択」、「汎用ポート入力の選択」及び「CSのクロック同期出力の選択」等に関するビットコード群が含まれている。
【0098】
よって、「CSのクロック同期出力の選択」に関するビットコードにより、CSの制御信号が同期クロック(CLKP)に同期してアクティブとなる。「データの選択」、「リードの選択」及び「汎用ポート入力の選択」に関するビットコードにより、メモリ130のR/B信号が1サイクル期間毎に主装置300に順次転送されるように設定される。
【0099】
この結果、メモリ130のR/B信号が汎用入力回路129、データ出力切り替え回路1211等を通じて主装置300に1サイクル期間毎に順次転送される(図9中5−1、5−2)。図9中5−1で示す時点ではR/B信号がビジィ状態になっているが、1サイクル期間経過後の図9中5−2で示す時点ではR/B信号がレディ状態に変化したので、この時点でレジスタ5に基づく処理が終了となる。
【0100】
このようにしてレジスタ1〜5に基づく前処理及びリード/ライト動作が終了すると、1回目のループ処理が終了となる。その後、引き続いてレジスタ1に基づく処理に再び移行し、レジスタ1〜5に基づく処理が上記と同様にして行われる。2回目のループ処理を行う際には、メモリ130のアドレスについては、レジスタ1〜5上のアドレスではなく、これに処理回数を計数するカウンター回路1222計数値を加算した値が用いられている。このようループ処理が繰り返し行われるので、結果として、メモリ130に記録されたデータがアドレス12345678hから順番にリードされるとともに主装置300に順次転送され、このリード動作が連続して行われる。
【0101】
図10及び図11はNOR型フラッシュメモリを代表例とする図2(B)に示すタイプのメモリについてのバイトライトの動作例を示す図である。図10(A)はレジスター回路1221上の各種データの内容、図10(B)は同各種データに含まれるコントロール1、2に含まれるビットコードの内容、図11は同各種データに基づいてリード/ライト制御回路120が動作したときの制御信号等のタイミングチャートを各々示している。
【0102】
このバイトライト動作例の場合、主装置300から2つの各種データ1、2が転送されレジスター回路1221(レジスタ1、2)に保持される。
【0103】
レジスタ1上に保持されたアドレス、データ及びカウント数は12345678h、40h(プログラムコマンド)及び0001hである。コントロール1、2には「アドレス32ビットの選択」、「ライトの選択」、「データ固定の選択」及び「カウンター16ビットの選択」等に関するビットコード群が含まれている。
【0104】
よって、「アドレス32ビットの選択」に関するビットコードにより、アドレスバスのビット長が32ビットに設定される。「カウンター16ビットの選択」に関するビットコードにより、カウンター回路1222のカウントビット長が16ビットに設定される。「データ固定の選択」に関するビットコードにより、レジスタ1上のデータがメモリ130に出力される状態に設定される。「ライトの選択」に関するビットコードにより、CS及びWEの制御信号がアクティブとなる。
【0105】
この結果、レジスタ1上のデータである40h(プログラムコマンド)がメモリ130にライトされる(図11中1−1) 。このようなレジスタ1に基づく前処理及びライト動作が終了すると、レジスタ2に基づく処理に移行する。
【0106】
レジスタ2上に保持されたアドレス及びカウント数は12345678h及び0001hである。コントロール1、2には「連続処理の選択」、「データ変化の選択」及び「ライトの選択」及び等に関するビットコード群が含まれている。
【0107】
よって、「データ変化の選択」に関するビットコードにより、レジスター回路1221を経ることなく主装置300から転送されたライトデータがメモリ130に出力される状態に設定される。「ライトの選択」及び「連続処理の選択」のビットコードにより、CS及びWEの制御信号が1サイクル期間毎にアクティブとなるものの、レジスタ3上のカウント数が0001hであるので、CS及びWEの制御信号のアクティブは1回だけであり、メモリ130のアドレスも1つ分インクリメントされるに止まる。
【0108】
この結果、主装置300から転送された1個のライトデータがメモリ130のアドレス12345678hにライトされる(図11中2−1)。
【0109】
このようなレジスタ1、2に基づく前処理及びライト動作が終了すると、1回目のループ処理が終了となる。その後、引き続いてレジスタ1に基づく処理に再び移行し、レジスタ1、2に基づく処理が上記と同様にして行われる。2回目のループ処理を行う際には、メモリ130のアドレスについては、レジスタ1、2上のアドレスではなく、これに処理回数を計数するカウンター回路1222計数値を加算した値が用いられている。その結果、メモリ130には、2回目のループ処理により40h(プログラムコマンド)及びライトデータが記録され(図11中1−2、2−2)、3、4、5・・回目のループ処理により40h(プログラムコマンド)及びライトデータが順次記録される(図11中1−3、2−3等)。即ち、メモリ130のアドレス12345678hから順番にライトデータが順次記録され、このライト動作が連続して行われる。
【0110】
図12及び図13はNOR型フラッシュメモリを代表例とする図2(B)に示すタイプのメモリについてのページライトの動作例を示す図である。図12(A)はレジスター回路1221上の各種データの内容、図12(B)は同各種データに含まれるコントロール1、2に含まれるビットコードの内容、図13は同各種データに基づいてリード/ライト制御回路120が動作したときの制御信号等のタイミングチャートを各々示している。
【0111】
このページライト動作例の場合、主装置300から4つの各種データ1〜4が転送されレジスター回路1221(レジスタ1〜4)に保持される。
【0112】
レジスタ1上に保持されたアドレス、データ及びカウント数は12345678h、E8h(プログラムコマンド)及び0020hである。コントロール1、2には「アドレス32ビットの選択」、「ライトの選択」及び「データ固定の選択」及び「カウンター16ビットの選択」等に関するビットコード群が含まれている。
【0113】
よって、「アドレス32ビットの選択」に関するビットコードにより、メモリ130のアドレスバスのビット長が32ビットに設定される。「カウンター16ビットの選択」に関するビットコードにより、カウンター回路1222のカウントビット長が16ビットに設定される。「データ固定の選択」に関するビットコードにより、レジスタ1上のデータがメモリ130に出力される状態に設定される。「ライトの選択」に関するビットコードにより、CS及びWEの制御信号がアクティブとなる。
【0114】
この結果、レジスタ1上のデータであるE8h(プログラムコマンド)がメモリ130にライトされる(図13中1−1) 。このようなレジスタ1に基づく前処理及びライト動作が終了すると、レジスタ2に基づく処理に移行する。
【0115】
レジスタ2上に保持されたデータは1Fh(データ数32バイト)である。コントロール1、2には、「ライトの選択」及び「データ固定の選択」等に関するビットコード群が含まれている。
【0116】
よって、「データ固定の選択」に関するビットコードにより、レジスタ1上のデータがメモリ130に出力される状態に設定される。「ライトの選択」に関するビットコードにより、CS及びWEの制御信号がアクティブとなる。
【0117】
この結果、レジスタ1上のデータである1Fh(データ数32バイト)がメモリ130にライトされる(図13中2−1) 。このようなレジスタ2に基づく前処理及びライト動作が終了すると、レジスタ3に基づく処理に移行する。
【0118】
レジスタ3上に保持されたアドレス及びカウント数は12345678h及び0020hである。コントロール1、2には「連続処理の選択」、「データ変化の選択」及び「ライトの選択」等に関するビットコード群が含まれている。
【0119】
よって、「データ変化の選択」に関するビットコードにより、レジスター回路1221を経ることなく主装置300から転送されたライトデータがメモリ130に出力される状態に設定される。「ライトの選択」及び「連続処理の選択」のビットコードにより、CS及びWEの制御信号が1サイクル期間毎に合計32回アクティブとなり、この過程でメモリ130のアドレスが順次インクリメントされる。
【0120】
この結果、主装置300から転送された32個のライトデータがメモリ130のアドレス12345678hから1234569hにかけて順次ライトされる(図13中3−1〜3−32)。このようなレジスタ3に基づく前処理及びライト動作が終了すると、レジスタ4に基づく処理に移行する。
【0121】
レジスタ4上に保持されたデータはD0h(プログラムコマンド)である。コントロール1、2には、「ライトの選択」及び「データ固定の選択」等に関するビットコード群が含まれている。
【0122】
よって、「データ固定の選択」に関するビットコードにより、レジスタ4上のデータがメモリ130に出力される状態に設定される。「ライトの選択」に関するビットコードにより、CS及びWEの制御信号がアクティブとなる。
【0123】
この結果、レジスタ4上のデータであるD0h(プログラムコマンド)がメモリ130にライトされ(図13中4−1) 、この時点でレジスタ4に基づく前処理及びライト動作が終了する。
【0124】
このようにしてレジスタ1〜4に基づく前処理及びリード/ライト動作が終了すると、1回目のループ処理が終了となる。その後、引き続いてレジスタ1に基づく処理に再び移行し、レジスタ1〜4に基づく処理が上記と同様にして行われる。2回目のループ処理を行う際には、メモリ130のアドレスについては、レジスタ1〜4上のアドレスではなく、これに処理回数を計数するカウンター回路1222計数値を加算した値が用いられる。このようなループ処理が繰り返し行われるので、結果として、メモリ130には主装置300から転送されたライトデータがアドレス12345678hから順番にライトされ、このライト動作が連続して行われる。
【0125】
図14及び図15はNOR型フラッシュメモリを代表例とする図2(B)及び(C)に示すタイプのメモリについてのリード動作例を示す図である。図14(A)はレジスター回路1221上の各種データの内容、図14(B)は同各種データに含まれるコントロール1、2に含まれるビットコードの内容、図15は同各種データに基づいてリード/ライト制御回路120が動作したときの制御信号等のタイミングチャートを各々示している。
【0126】
このリード動作例の場合、主装置300から1つの各種データ1が転送されレジスター回路1221(レジスタ1)に保持される。
【0127】
レジスタ1上に保持されたアドレス及びカウント数は12345678h及び1234hである。コントロール1、2には「アドレス32ビットの選択」、「連続処理の選択」、「データ変化の選択」、「リードの選択」及び「カウンター16ビットの選択」等に関するビットコード群が含まれている。
【0128】
よって、「アドレス32ビットの選択」に関するビットコードにより、メモリ130のアドレスバスのビット長が32ビットに設定される。「カウンター16ビットの選択」に関するビットコードにより、カウンター回路1222のカウントビット長が16ビットに設定される。「データ変化の選択」及び「リードの選択」に関するビットコードにより、メモリ130のリードデータが主装置300に転送される状態に設定される。「リードの選択」及び「連続処理の選択」のビットコードにより、WEの制御信号が非アクティブのまま維持される一方、CS及びOEの制御信号が1サイクル期間毎に1回アクティブとなり、これがレジスタ1上のカウント数1234hの回数分続けられる。この過程でメモリ130のアドレスが順次インクリメントされる。
【0129】
この結果、メモリ130に記録されたデータがアドレス12345678hから1サイクル期間毎に順次リードされ(図15中1−1〜1−6等)、データ入力回路128、データ出力切り替え回路1211等を通じて主装置300に順次転送される。
【0130】
このようなレジスタ1に基づく前処理及びリード動作が終了すると、1回目のループ処理が終了となる。その後、引き続いてレジスタ1に基づく処理に再び移行し、同様のリード動作が行われる。2回目のループ処理を行う際には、メモリ130のアドレスについては、レジスタ1上のアドレスではなく、これに処理回数を計数するカウンター回路1222計数値を加算した値が用いられる。このようなループ処理が繰り返し行われるので、結果として、メモリ130に記録されたデータがアドレス12345678hから1サイクル期間毎に順次リードされ、このリード動作が連続して行われる。
【0131】
図16及び図17はS−RAMを代表例とする図2(C)に示すタイプのメモリについてのライト動作例を示す図である。図16(A)はレジスター回路1221上の各種データの内容、図16(B)は同各種データに含まれるコントロール1、2に含まれるビットコードの内容、図17は同各種データに基づいてリード/ライト制御回路120が動作したときの制御信号等のタイミングチャートを各々示している。
【0132】
このライト動作例の場合、主装置300から1つの各種データ1が転送されレジスター回路1221(レジスタ1)に保持される。
【0133】
レジスタ1上に保持されたアドレス及びカウント数は12345678h及び1234hである。コントロール1、2には「アドレス32ビットの選択」、「連続処理の選択」、「データ変化の選択」、「ライトの選択」及び「カウンター16ビットの選択」等に関するビットコード群が含まれている。
【0134】
よって、「アドレス32ビットの選択」に関するビットコードにより、メモリ130のアドレスバスのビット長が32ビットに設定される。「カウンター16ビットの選択」に関するビットコードにより、カウンター回路1222のカウントビット長が16ビットに設定される。「データ変化の選択」及び「ライトの選択」に関するビットコードにより、主装置300から転送されたライトデータがメモリ130にライトされる状態に設定される。「ライトの選択」及び「連続処理の選択」のビットコードにより、CS及びWEの制御信号が1サイクル期間毎に1回アクティブとなり、これがレジスタ1上のカウント数1234hの回数分続けられる。この過程でメモリ130のアドレスが順次インクリメントされる。
【0135】
この結果、主装置300から転送されたライトデータがメモリ130にアドレス12345678hから1サイクル期間毎に順次ライトされる(図17中1−1〜1−6等)。
【0136】
このようなレジスタ1に基づく前処理及びライト動作が終了すると、1回目のループ処理が終了となる。その後、引き続いてレジスタ1に基づく処理に再び移行し、同様のライト動作が行われる。2回目のループ処理を行う際には、メモリ130のアドレスについては、レジスタ1上のアドレスではなく、これに処理回数を計数するカウンター回路1222計数値を加算した値が用いられる。このようなループ処理が繰り返し行われるので、結果として、主装置300から転送されたライトデータがメモリ130にアドレス12345678hから1サイクル期間毎に順次ライトされ、このライト動作が連続して行われる。
【0137】
なお、S−RAMを代表例とする図2(C)に示すタイプのメモリについてのリード動作例については、図14及び図15で示したNOR型フラッシュメモリを代表例とする図2(B)に示すタイプのメモリについての例と全く同一であるので、その説明については省略する。
【0138】
以下、以上のように構成された無接点メモリカードのリード/ライトシステムの基本的な動作について説明する。
【0139】
まず、リード/ライト装置200に無接点メモリカード100がセットされると、リード/ライト装置200のコイル201〜205と無接点メモリカード100のコイル101〜105とが各々対向する。と同時に、主装置300から出力された命令によりリード/ライト装置200が動作する。これに伴って、リード/ライト装置200により生成された電源電圧及び同期クロックが無接点メモリカード100に供給され、同カードが動作状態となる。
【0140】
主装置300は、無接点メモリカード100に対してデータのリード/ライトを行う前準備を行うために、「アトリビュートリード有の選択」に関するビットコードを有する各種データを無接点メモリカード100に転送する。このコントロールデータを転送する際には、この転送とは別に、セレクトデータを無接点メモリカード100に転送し、各種データがレジスター回路1221に保持されるようにする。すると、「アトリビュートリード有の選択」に関するビットコードにより、アトリビュート入力回路1231にて生成されたメモリの属性を示すデータがデータ出力取り替え回路1211等を通じて主装置300に転送される。
【0141】
もし、メモリの属性を示すデータから判断して、現在の同期クロックの周波数が無接点メモリカード100に搭載されているメモリ130にとって最適なものでないときには、リード/ライト装置200に対して同期クロックの周波数を変更させるための命令を発する。すると、無接点メモリカード100に供給される同期クロックの周波数が変化し、結果として、無接点メモリカード100に供給される同期クロックの周波数が最適なものとなる。
【0142】
また、メモリの属性のデータから無接点メモリカード100に搭載されているメモリ130の種類が判ることから、前処理段階においては、当該メモリの種類に合致し且つ本来のリード/ライトを行うための各種データを生成して無接点メモリカード100に転送し、本動作段階においては、無接点メモリカード100と同期を保ちつつ、ライト時にライトデータを転送する一方、リード時にはメモリ130から読み出されたリードデータ等を入力する。そして、前処理段階において、各種データを無接点メモリカード100のレジスター回路1221に保持させるためのセレクトデータを転送する一方、本動作段階において、無接点メモリカード100との間でライトデータ/リードデータ等の相互転送をするためのセレクトデータを転送する。
【0143】
無接点メモリカード100のリード/ライト制御回路120において、レジスター回路1221上に保持された各種データに基づいてメモリ130に対してリード/ライトが行われることは上述した通りである。また、モード切り替え回路123の設定を通じてコントロール1、2の内容が切り替えられるようになっているので、無接点メモリカード100に図2に示すいずれのタイプのメモリ130が搭載されても適応可能になっている。
【0144】
特に、レジスター回路1221上の各種データを組み合わせることにより、単純な内容でありながら従来多大な時間を必要としていた処理、例えば、固定データを書き込んで読み出す、固定データでカウント数書き込む、同一アドレスに対しプログラムコマンド又は制御データを複数セットする等の処理を容易に行うことが可能になる。また、アドレスバスとデータバスとを分離して用いるNAND型フラッシュメモリ等についてもアドレスセットやデータセット等を容易に行うことも可能になる。
【0145】
上記のように構成された無接点メモリカードのリード/ライトシステムの場合、主装置300から無接点メモリカード100に各種データを転送すると、この各種データに基づいてリード/ライト動作上の前処理を行うようになっている。そのため、メモリ130に与えるアドレス、データ、制御信号及び/又はメモリコントロールを任意に設定したり又は変更させることができ、メモリ130に対して1サイクル期間内に複数回のアクセスを行うことが可能となる。また、プログラムコマンドを与えることが必要なNOR型等のフラッシュメモリについては、プログラムコマンドの与え方も任意に設定することも可能になる。
【0146】
従来例による場合、1バイトのデータをフラッシュメモリに転送するに当たり、16クロック期間中において実際のメモリへのアクセスは4クロック期間だけであり、その後の12クロック期間についてはウェイトとなっていた。これに対して本案システムによる場合、そのウエイト期間においても処理を行うことが可能になり、高速アクセス化が実現される。また、従来単純な内容でありながら多大な時間を必要としていた処理を短時間に行うことが可能であるので、この点で大幅な高速アクセス化が実現される。
【0147】
従来例による場合、無接点メモリカードにS−RAM等に比べてアクセスプロトコルが非常に複雑なフラッシュメモリを搭載したときは、主装置がアクセスに必要な処理を同メモリに対してその都度行う必要があることから、この点で高速アクセス化を図ることが非常に困難となっていた。これに対して本案システムによる場合、主装置300がアクセスに必要な処理をメモリ130に対してその都度行う必要がない。なぜなら、主装置300は、各種データを転送するだけで、無接点メモリカード100においてリード/ライト動作上の前処理が行われ、その後、ライト時にはライトデータを転送し、リード時にはリードデータ等を入力するだけで良いからである。この点で高速アクセス化を実現することが可能になる。また、無接点メモリカード100にCPUを搭載していないことから、消費電力が小さく、無接点メモリカードの薄型化や低コスト化を図ることが可能になる。しかも多品種のメモリに適応可能でありながら、アクセスプロトコルを変更するための制御プログラムが不要であり、この点でも低コスト化を図ることが可能になる。
【0148】
更に、リード/ライト装置200から無接点メモリカード100に電力と同期クロックとが別々に供給される構成となっているので、同期クロックの周波数をメモリ130の種類に合わせて随時変更させても、無接点メモリカード100に供給される電源電圧が変化せず、回路特性が不安定にならない。そのため、無接点メモリカード100に搭載されるメモリ130の種類に合わせて同期クロックの周波数を変更し、アクセス速度を最大に設定することが可能になり、この点で高速アクセス化が実現される。従来、アクセス速度として500Kbps〜1Mbps程度であったが、本案システムの場合、5Mbps程度の高速アクセスを実現することが可能になった。
【0149】
加えて、同期クロック用コイル102等を別途追加する必要があるものの、リード/ライト装置200と無接点メモリカード100との間のデータの送受信がシリアル形式で行われている以上、パラレルで入力する場合に比べて、無接点メモリカード100の寸法や消費電流が大きくならず、無接点メモリカード100にCPUを搭載していない点を含めて、無接点メモリカード100の薄型化及び低コスト化を図ることが可能になる。
【0150】
なお、本発明に係るメモリのリード/ライト制御回路については無接点メモリカードだけの適用に止まらず、マイコン等を代表とするメモリを内蔵した回路にも同様に適用可能である。即ち、レジスター回路上の各種データに基づいてリード/ライト動作上の前処理を行い、この状態で、ライト時には、レジスター回路を経ることなく主装置から転送されたライトデータをメモリに順次ライトさせる一方、リード時には、メモリに記録されたデータを順次リードさせて主装置に転送させる機能を有する限り、各種データの種類、前処理の内容、回路の構成及びメモリの種類等については問われない。
【0151】
本発明に係る無接点メモリカードについては上記実施の形態に限定されることはない。即ち、上記リード/ライト制御回路が搭載されており、リード/ライト装置から電力を入力するための電源用コイルと、リード/ライト装置から同期クロックを入力するための同期クロック用コイルとが別々にされ、主装置からリード/ライト装置を通じて転送されたセレクトデータがセレクト用コイルを通じてシリアル形式で入力され、主装置からリード/ライト装置を通じて転送されたセレクトデータ以外の各種データが入力用コイルを通じてシリアル形式で入力され、リード/ライト装置を通じて主装置に出力すべきリードデータ等が出力用コイルを通じてシリアル形式で出力される構成である限り、コイルの周辺回路の構成等については問われない。
【0152】
本発明に係るリード/ライト装置についても同様である。即ち、主装置に接続されており且つ上記無接点メモリカードがセットされる装置であって、リード/ライト装置から無接点メモリカードに電力を供給するための電源用コイルと、リード/ライト装置から無接点メモリカードに同期クロックを供給するための同期クロック用コイルとが別々にされており、主装置から転送されたセレクトデータがセレクト用コイルを通じてシリアル形式で出力され、主装置から転送されたセレクトデータ以外の各種データが出力用コイルを通じてシリアル形式で出力され、無接点メモリカードから主装置に向けて出力されたリードデータ等が入力用コイルを通じて入力される構成である限り、コイルの周辺回路の構成等については問われない。
【0153】
本発明に係る無接点メモリカードのリード/ライトシステムについても同様である。即ち、主装置、リード/ライト装置と無接点メモリカードとを備えた構成である限り、いかなる形態であってもかまわない。特に、主装置は、無接点メモリカードにおいて各種データをレジスター回路に保持させる前処理段階とレジスター回路に保持された各種データに基づいて前処理及びリード/ライト動作を行わせる本動作段階とを切り替えるためのセレクトデータを生成してリード/ライト装置を通じて無接点メモリカードに転送し、これとは別に、前処理段階においては各種データを生成してリード/ライト装置を通じて無接点メモリカードに転送し、本動作段階においてはライト時に必要なライトデータを生成しリード/ライト装置を通じて無接点メモリカードに転送する一方、リード時には無接点メモリカードからリード/ライト装置を通じて転送された少なくともリードデータを入力する機能を有する限り、どのような構成のものを用いてもかまわない。
【0154】
【発明の効果】
以上、本発明の請求項1、2、3、4又は5に係るメモリのリード/ライト制御回路による場合、主装置から各種データが転送されるだけでリード/ライト動作上の前処理を行い、この状態で、主装置から転送されたデータをメモリに順次ライトさせる一方、メモリに記録されたデータを順次リードさせて主装置に転送させる基本構成となっているので、リード/ライト動作を繰り返し行うに際し、従来に比べて主装置の関与する割合が小さくなる。また、フラッシュメモリを用いたときには、1サイクル期間内に複数回のアクセスを行うことが可能になり、これに伴って、従来ウエイトであった期間にリード/ライト動作を行わせることが可能になる。更に、複数の各種データを組み合わせて前処理及びリード/ライト動作を順次を行うことにより、たとえアクセスプロトコルが複雑なフラッシュメモリであっても簡単に対応することが可能になるだけでなく、単純な内容でありながら従来多大な時間を必要としていた処理が極めて容易且つ短時間に行うことが可能になる。これらの結果、大幅な高速アクセス化が実現される。
【0155】
本発明の請求項6に係るメモリのリード/ライト制御回路による場合、請求項1の構成に加えて、主装置から各種データが転送されるだけでメモリに対するアドレスセットを行う構成となっているので、NAND型フラッシュメモリ等であっても大幅な高速アクセス化が実現される。
【0156】
本発明の請求項7に係るメモリのリード/ライト制御回路による場合、請求項1の構成に加えて、主装置から各種データが転送されるだけで各種制御信号を生成する構成となっているので、多種類のメモリが適応可能になる。また、主装置から各種データが転送されるだけでメモリの属性を示すデータを主装置に転送する構成となっているので、主装置においてメモリの属性を速やかに認識することができ、この点で一層の高速アクセス化を図ることが可能になる。
【0157】
本発明の請求項8に係るメモリのリード/ライト制御回路による場合、請求項7の構成に加えて、主装置から各種データが転送されるだけで予備の制御信号を生成する構成となっているので、新種のメモリが開発されたとしても、従来のメモリとは制御信号の種類が異なるだけであるならば、新種のメモリも適応可能になり、この点で高性能化を図ることが可能になる。
【0158】
本発明の請求項9に係る無接点メモリカードによる場合、請求項1乃至8のメモリのリード/ライト制御回路が搭載された構成となっているので、請求項1乃至8のメリットを奏する。特に、アクセスプロトコルが複雑なフラッシュメモリを用いたときであっても、従来とは異なりCPUを用いる必要がない。そのため、消費電力が小さくなり、この点でカードの薄型化及び低コスト化を図ることが可能になる。また、リード/ライト装置から電力と同期クロックとが別々に供給される構成となっているので、同期クロックの周波数を変更させても、回路特性が不安定にならない。そのため、メモリの種類に合わせて同期クロックの周波数を変更し、アクセス速度を最大に設定することが可能になり、この点でも高速アクセス化が実現される。
【0159】
本発明の請求項10に係るリード/ライト装置による場合、請求項8の無接点メモリカードと組み合わせて使用される構成となっているので、請求項8と同様のメリットを奏する。
【0160】
本発明の請求項11に係る無接点メモリカードのリード/ライトシステムによる場合、請求項9の無接点メモリカードと請求項10のリード/ライト装置と主装置とを有した構成となっているので、請求項9と同様のメリットを奏する。
【図面の簡単な説明】
【図1】本発明の実施の形態を説明するための図であって、無接点メモリカードのリード/ライトシステムの構成図である。
【図2】無接点メモリカードに適応可能なメモリ及びそのバスラインを示す説明図である。
【図3】主装置から無接点メモリカードに転送される各種データの内容を示す説明図である。
【図4】図2(B)及び(C)に示すタイプのメモリについて用いられるコントロール1、2の内容を示す説明図である。
【図5】図2(A)に示すタイプのメモリについて用いられるコントロール1、2の内容を示す説明図である。
【図6】図2(A)に示すタイプのメモリについてのライト動作の例を示す図であって、(A)はレジスター回路上の各種データの内容、(B)は同各種データに含まれるコントロールに含まれるビットコードの内容を各々示す図である。
【図7】図2(A)に示すタイプのメモリについてのライト動作の例を示す図であって、図6(A)に示す各種データに基づいてリード/ライト制御回路が動作したときの制御信号等のタイミングチャートを示す図である。
【図8】図2(A)に示すタイプのメモリについてのリード動作の例を示す図であって、(A)はレジスター回路上の各種データの内容、(B)は同各種データに含まれるコントロールに含まれるビットコードの内容を各々示す図である。
【図9】図2(A)に示すタイプのメモリについてのリード動作の例を示す図であって、図8(A)に示す各種データに基づいてリード/ライト制御回路が動作したときの制御信号等のタイミングチャートを示す図である。
【図10】図2(B)に示すタイプのメモリについてのバイトライト動作の例を示す図であって、(A)はレジスター回路上の各種データの内容、(B)は同各種データに含まれるコントロールに含まれるビットコードの内容を各々示す図である。
【図11】図2(B)に示すタイプのメモリについてのバイトライト動作の例を示す図であって、図10(A)示す各種データに基づいてリード/ライト制御回路が動作したときの制御信号等のタイミングチャートを示す図である。
【図12】図2(B)に示すタイプのメモリについてのページライト動作の例を示す図であって、(A)はレジスター回路上の各種データの内容、(B)は同各種データに含まれるコントロールに含まれるビットコードの内容を各々示す図である。
【図13】図2(B)に示すタイプのメモリについてのページライト動作の例を示す図であって、図12(A)に示す各種データに基づいてリード/ライト制御回路が動作したときの制御信号等のタイミングチャートを示す図である。
【図14】図2(B)及び(C)に示すタイプのメモリについてのリード動作の例を示す図であって、(A)はレジスター回路上の各種データの内容、(B)は同各種データに含まれるコントロールに含まれるビットコードの内容を各々示す図である。
【図15】図2(B)及び(C)に示すタイプのメモリについてのリード動作の例を示す図であって、図14(A)に示す各種データに基づいてリード/ライト制御回路が動作したときの制御信号等のタイミングチャートを示す図である。
【図16】図2(C)に示すタイプのメモリについてのライト動作の例を示す図であって、(A)はレジスター回路上の各種データの内容、(B)は同各種データに含まれるコントロールに含まれるビットコードの内容を各々示す図である。
【図17】図2(C)に示すタイプのメモリについてのライト動作の例を示す図であって、図16(A)に示す各種データに基づいてリード/ライト制御回路が動作したときの制御信号等のタイミングチャートを示す図である。
【符号の説明】
100 無接点メモリカード
101 電源用コイル
102 同期クロック用コイル
103 セレクト用コイル
104 入力用コイル
105 出力用コイル
120 リード/ライト制御回路
122 制御部
1221 レジスター回路
121 データ入力切り替え回路
123 モード切り替え回路
1231 アトリビュート入力回路
130 メモリ
200 リード/ライト装置
201 電源用コイル
202 同期クロック用コイル
203 セレクト用コイル
204 出力用コイル
205 入力用コイル
300 主装置
Claims (11)
- 主装置から転送されたアドレス、データ及びコントロールデータを少なくとも含んだ各種データを保持するレジスター回路を有し且つ当該各種データに基づいてリード/ライト動作に必要な制御を行う制御部を備えており、制御部は、レジスター回路上の各種データに基づいてリード/ライト動作上の前処理を行い、この状態で、ライト時には、レジスター回路を経ることなく主装置から転送されたライトデータをメモリに順次ライトさせる一方、リード時には、メモリに記録されたデータを順次リードさせて主装置に転送させる機能を有した構成となっていることを特徴とするメモリのリード/ライト制御回路。
- 主装置から転送されたアドレス、データ及びコントロールデータを少なくとも含んだ各種データを保持するレジスター回路を有し且つ当該各種データに基づいてリード/ライト動作に必要な制御を行う制御部と、レジスター回路の前段に設けられており且つ主装置から各種データとは別に転送されたセレクトデータに基づいて入力データの出力先を切り替える回路であって、主装置から転送された各種データをレジスター回路に、主装置から転送されたライトデータをメモリに各々出力するデータ入力切り替え回路とを具備し、
制御部は、レジスター回路上の各種データに基づいてリード/ライト動作上の前処理を行い、この状態で、ライト時には、レジスター回路を経ることなく主装置から転送されたライトデータをメモリに順次ライトさせる一方、リード時には、メモリに記録されたデータを順次リードさせて主装置に転送させる機能を有した構成となっていることを特徴とするメモリのリード/ライト制御回路。 - 請求項1又は2記載のメモリのリード/ライト制御回路において、コントロールデータには、少なくともアドレスの設定、データの変化/固定の設定及びメモリ制御の設定に関するコードが含められていることを特徴とするメモリのリード/ライト制御回路。
- 請求項1又は2記載のメモリのリード/ライト制御回路において、制御部は、主装置から順次転送された各種データがn(n≧1)個のレジスター回路1、2・・・nに各々保持されるようになっており、レジスター回路1上の各種データに基づいて前処理及びリード/ライト動作を行い、その後、レジスター回路2・・・n上の各種データに基づいて前処理及びリード/ライト動作を順次的に行い、このような一連の処理を繰り返すことによりメモリに対するリード/ライトを連続して行う機能を有した構成となっていることを特徴とするメモリのリード/ライト制御回路。
- 請求項1又は2記載のメモリのリード/ライト制御回路において、各種データには、アドレス、データ及びコントロールデータ以外にリード/ライトの処理回数を示すカウント数が含まれており、コントロールデータには、少なくともアドレスの設定、データの変化/固定の設定及びメモリ制御の設定以外に連続処理/1回処理の設定に関するコードが含められていることを条件とし、
制御部は、リード/ライトの処理回数を計数するカウンター回路を有しており、レジスター回路上の各種データに含まれるコントロールデータに1回処理に関するコードを含んでいるときには、当該各種データに基づいて行われるリード/ライト動作を1回だけ行う一方、連続処理に関するコードを含んでいるときには、当該各種データに基づいて行われるリード/ライト動作を当該各種データに含まれるカウント数の回数だけ行う機能を有した構成となっていることを特徴とするメモリのリード/ライト制御回路。 - アドレスバスとデータバスとが共通化されているタイプのメモリが適応可能な請求項1又は2記載のメモリのリード/ライト制御回路において、
コントロールデータには、アドレスの設定、アドレスセット/データセットの設定、各種制御信号の出力の有無の各選択(CSのクロック同期出力/常時出力の選択を含む)に関するコードが含まれており、加えて、アドレスセット設定時には、少なくともアドレスマスク有無の選択、アドレスセット数の選択、マスクアドレスの選択に関するコードが、データ設定時には、少なくともメモリ制御の設定、データの変化/固定の設定、R/B信号の主装置への転送の有無の選択に関するコードが含められていることを条件とし、
制御部は、レジスター回路上の各種データに含まれるコントロールデータにアドレスセットに関するコードを含んでいるときには、当該コンロールデータに含まれるアドレスの設定、アドレスマスク有無の選択、アドレスセット数の選択、マスクアドレスの選択及び各種制御信号の出力の有無の各選択(CSのクロック同期出力/常時出力の選択を含む)に関するコードに基づいてメモリに対してアドレスセットを行う一方、データセットに関するコードを含んでいるときには、当該コンロールデータに含まれるアドレスの設定、メモリ制御の設定、データの変化/固定の設定、各種制御信号の出力の有無の各選択(CSのクロック同期出力/常時出力の選択を含む)及びR/B信号の主装置への転送の有無の選択に関するコードに基づいてメモリに対してデータのリード/ライトを行う機能を有した構成となっていることを特徴とするメモリのリード/ライト制御回路。 - 多種類のメモリが適応可能な請求項1又は2記載のメモリのリード/ライト制御回路において、
適応可能なメモリのうち使用するメモリの種類を設定入力するためのモード切り替え回路と、メモリの種類を設定に基づいて当該メモリの属性を示すデータを生成するアトリビュート入力回路を備えており、
コントロールデータには、少なくともアドレスの設定、データの変化/固定の設定及びメモリ制御の設定以外に各種制御信号の出力の有無の各選択及びメモリの属性を示すデータの主装置への転送の有無の選択に関するコードが含められていることを条件とし、
制御部は、レジスター回路上のコントロールデータに各種制御信号の出力に関するコードを含んでいるときには、前記メモリに出力すべき当該制御信号をアクティブにする一方、コントロールデータにメモリの属性を示すデータの主装置への転送に関するコードを含んでいるときには、アトリビュート入力回路にて生成されたデータを主装置に転送させる機能を有した構成となっていることを特徴とするメモリのリード/ライト制御回路。 - 請求項7記載のメモリのリード/ライト制御回路において、コントロールデータには、新種のメモリに適応可能にするために予備の制御信号の出力の有無の設定に関するコードが含められていることを条件とし、
制御部は、レジスター回路上のコントロールデータに予備の制御信号の出力に関するコードを含んでいるときには、前記メモリに出力すべき当該制御信号をアクティブにする機能を有した構成となっていることを特徴とするメモリのリード/ライト制御回路。 - 請求項2、3、4、5、6、7又は8のメモリのリード/ライト制御回路が搭載された無接点メモリカードであって、リード/ライト装置から電力を入力するための電源用コイルと、リード/ライト装置から同期クロックを入力するための同期クロック用コイルと、主装置からリード/ライト装置を通じて転送されたセレクトデータをシリアル形式で入力するためのセレクト用コイルと、主装置からリード/ライト装置を通じて転送された各種データをシリアル形式で入力するための入力用コイルと、リード/ライト装置を通じて主装置に転送すべきリードデータ等をシリアル形式で出力するための出力用コイルとを具備したことを特徴とする無接点メモリカード。
- 主装置に接続されており且つ請求項9の無接点メモリカードがセットされるリード/ライト装置において、無接点メモリカードに電力を供給するための電源用コイルと、無接点メモリカードに同期クロックを供給するための同期クロック用コイルと、主装置から転送されたセレクトデータを無接点メモリカードにシリアル形式で出力するためのセレクト用コイルと、主装置から転送された各種データを無接点メモリカードにシリアル形式で出力するための出力用コイルと、無接点メモリカードから主装置に向けて転送された少なくともリードデータをシリアル形式で入力するための入力用コイルとを具備したことを特徴とするリード/ライト装置。
- 請求項9の無接点メモリカードと、請求項10│リード/ライト装置と、リード/ライト装置に接続された主装置とを備えてお│、主装置は、無接点メモリカードにおいて各種データをレジスター回路に保持させる前処理段階とレジスター回路に保持された各種データに基づいて前処理及びリード/ライト動作を行わせる本動作段階とを切り替えるためのセレクトデータを生成してリード/ライト装置を通じて無接点メモリカードに転送し、これとは別に、前処理段階においては各種データを生成してリード/ライト装置を通じて無接点メモリカードに転送し、本動作段階においてはライト時に必要なライトデータを生成しリード/ライト装置を通じて無接点メモリカードに転送する一方、リード時には無接点メモリカードからリード/ライト装置を通じて転送された少なくともリードデータを入力する構成となっていることを特徴とする無接点メモリカードのリード/ライトシステム。
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