JP2002043580A - 薄膜トランジスタの製造方法、および、薄膜トランジスタ - Google Patents

薄膜トランジスタの製造方法、および、薄膜トランジスタ

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JP2002043580A JP2001153099A JP2001153099A JP2002043580A JP 2002043580 A JP2002043580 A JP 2002043580A JP 2001153099 A JP2001153099 A JP 2001153099A JP 2001153099 A JP2001153099 A JP 2001153099A JP 2002043580 A JP2002043580 A JP 2002043580A
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film transistor
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行彦 中田
Apostolos Voutsas
ヴォーサス アポストロス
Hasel John
ハーセル ジョン
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Abstract

(57)【要約】 【課題】 薄膜トランジスタのシリコン層を物理的気相
成長法によって堆積する際に、追加工程なしに閾値電圧
を制御する。 【解決手段】 シリコンターゲットは、その抵抗値が薄
膜トランジスタの所望の閾値電圧に基づいて決定された
抵抗値となるように、不純物の添加量が制御されて形成
される。よって、薄膜トランジスタの製造方法では、基
板を準備し、所定の不純物を含むシリコンターゲットを
形成し、そのターゲットから物理的気相成長法によって
アモルファスシリコン層を堆積し、そのアモルファスシ
リコン層を結晶化することによって、閾値電圧を制御し
た薄膜トランジスタを得ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
の製造方法、および、薄膜トランジスタに関し、さらに
詳しくは、特性の優れたポリシリコンの薄膜トランジス
タの製造方法、および、薄膜トランジスタに関するもの
である。
【０００２】
【従来の技術】薄膜トランジスタ（以下、「ＴＦＴ」と
記す。）は、液晶ディスプレイ（以下、「ＬＣＤ」と記
す。）に一般的に利用されている。また、ＴＦＴの技術
は、ＩＣ、Ｘ線画像技術、センサアレイのような具体的
な製品、あるいはシート型のコンピュータ、電話、記録
装置などのような概念段階の製品にも適用できる。
【０００３】ポリシリコンＴＦＴは様々な工程で製造さ
れる。通常、ポリシリコンＴＦＴは、トップゲート型素
子構造として知られる製造工程によって組み立てられ
る。この構造の製造工程には次の各工程が含まれる：
(1) アモルファスシリコン（ａ−Ｓｉ) の堆積、(2) 脱
水素化、(3) ＴＦＴの閾値電圧Ｖthを制御するための不
純物ドーピング、(4) アモルファスシリコンのポリシリ
コン結晶化、(5) 絶縁体の堆積、(6) ゲート電極形成、
(7) 低抵抗のソース／ドレイン領域を形成するための不
純物ドーピング、(8) ドーピングした不純物の活性化、
(9) 水素化、(10)層間絶縁膜形成、(11)ソースおよびド
レインのコンタクトホールのエッチング、(12)ソースお
よびドレインの金属コンタクト形成。
【０００４】一般的に、アモルファスシリコンの堆積に
は、プラズマＣＶＤ装置（plasma-enhanced chemical v
apor deposition （ＰＥ−ＣＶＤ））あるいは減圧ＣＶ
Ｄ装置（low-pressure CVD (ＬＰ−ＣＶＤ) ）が使用さ
れる。シリコン薄膜の形成を物理的気相成長法（physic
al vapor deposition （ＰＶＤ））すなわちスパッタリ
ングで行うと、様々な利点がある。すなわち、脱水素化
が必要でないため、工程を削減できる。これにより、設
備費用を削減でき、また、有毒／発火性のガスを使用す
る必要がないため、工程の安全性を向上させることがで
きる。加えて、物理的気相成長法の工程の利点は、不純
物のドーピングによって閾値電圧Ｖthを制御できること
にある。この工程は、アモルファスシリコンの堆積に何
れの方法を選択するかによらず、必須の工程である。
【０００５】米国特許第５２４８６３０号（“Thin fil
m silicon semiconductor device and processforprodu
cing thereof”、芹川他、特許付与日：１９９３年９月
２８日）には、シリコン薄膜素子の形成方法が記載され
ている。
【０００６】米国特許第５８１７５５０号（“Method f
or formation of thin film transistors on plastic s
ubstrates ”、Carey 他、特許付与日：１９９８年１０
月６日）には、ポリマー基板上にＴＦＴを低温で形成す
る技術が記載されている。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ＰＶ
Ｄ工程のターゲットとして、基板上に活性層を堆積する
ために特定の不純物がドープされたターゲットを用いた
薄膜トランジスタの製造方法、および、薄膜トランジス
を提供することにある。また、本発明の他の目的は、従
来技術よりも少ない工程で閾値電圧を調整する薄膜トラ
ンジスタの製造方法、および、薄膜トランジスを提供す
ることにある。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の薄膜トランジスタの製造方法は、薄膜ト
ランジスタの所望の閾値電圧に基づいて決定された抵抗
値を有するように所定の不純物が添加されたシリコンタ
ーゲットを用いて、物理的気相成長法によってアモルフ
ァスシリコン層を堆積するステップを含むことを特徴と
している。
【０００９】上記の方法により、基板を準備し、所定の
不純物を含むシリコンターゲットを用いて、そのターゲ
ットから物理的気相成長法によってアモルファスシリコ
ン層を堆積し、そのアモルファスシリコン層を結晶化す
ることによって、薄膜トランジスタのポリシリコン層を
形成できる。
【００１０】よって、シリコン層の堆積とシリコン層へ
のドーピングとを同時に行うことが可能となるため、製
造工程を短縮できる。
【００１１】ここで、上記シリコンターゲットは、その
抵抗値が薄膜トランジスタの所望の閾値電圧に基づいて
決定された抵抗値となるように、不純物の添加量が制御
されて形成される。すなわち、上記シリコンターゲット
は、製造する薄膜トランジスタの閾値電圧に対して最適
な抵抗値に基づいて選定されている。
【００１２】よって、上記のように抵抗値が制御された
シリコンターゲットを使用することにより、所望する閾
値電圧を有する薄膜トランジスタを製造することが可能
となる。また、抵抗値で特徴付けられているため、シリ
コンターゲットの検定が容易である。
【００１３】なお、上記シリコンターゲットは、液晶表
示装置用の薄膜トランジスタの製造にも好適である。
【００１４】さらに、本発明の薄膜トランジスタの製造
方法は、上記シリコンターゲットが、ｎ型またはｐ型で
あって、その抵抗値ρs が次の範囲内、０．５Ω・ｃｍ
＜ρs ＜６０Ω・ｃｍであることを特徴としている。
【００１５】さらに、本発明の薄膜トランジスタの製造
方法は、上記シリコンターゲットが、ｎ型またはｐ型で
あって、その抵抗値ρs が次の範囲内、０．５Ω・ｃｍ
＜ρs ＜２０Ω・ｃｍであることを特徴としている。
【００１６】上記の方法により、上記シリコンターゲッ
トの抵抗値ρs は、０．５Ω・ｃｍ＜ρs ＜６０Ω・ｃ
ｍの範囲内であることが好ましく、０．５Ω・ｃｍ＜ρ
s ＜２０Ω・ｃｍの範囲内であることがさらに好まし
い。
【００１７】さらに、本発明の薄膜トランジスタの製造
方法は、上記シリコンターゲットが、２１．５ｃｍ角以
上のシリコンタイルで形成されていることを特徴として
いる。
【００１８】上記の方法により、ターゲットが１枚また
は少数のシリコンタイルで形成できるため、複数枚のタ
イルを敷きつめた場合に生じるタイル間の隙間がターゲ
ット表面に生じない、あるいは生じてもわずかである。
よって、ターゲットをプラズマにさらした時のタイルの
縁からの粒子の発生を防止できる。なお、大面積のター
ゲットを形成するにはポリシリコンが適している。
【００１９】さらに、本発明の薄膜トランジスタの製造
方法は、上記アモルファスシリコン層の膜厚ｔが、次の
範囲内、１００Å＜ｔ＜１０００Åであることを特徴と
している。
【００２０】さらに、本発明の薄膜トランジスタの製造
方法は、上記アモルファスシリコン層の膜厚ｔが、次の
範囲内、３００Å＜ｔ＜５００Åであることを特徴とし
ている。
【００２１】上記の方法により、上記シリコンターゲッ
トから堆積させる上記アモルファスシリコン層の膜厚ｔ
は、１００Å＜ｔ＜１０００Åの範囲内であることが好
ましく、３００Å＜ｔ＜５００Åの範囲内であることが
さらに好ましい。
【００２２】これは、以下の理由による。膜厚を厚くす
ると、成膜時間がかかりスループットが悪くなるととも
に、１０００Å以上になると、ゲートに電圧を印加して
もチャネル層が反転しにくくオフ電流が大きくなる。一
方、膜厚を薄くすると、膜厚の不均一性が薄膜トランジ
スタの特性のバラツキに影響する。つまり、１００Å以
下にすると、ＴＦＴ特性のバラツキが大きくなりすぎ
る。
【００２３】上記の課題を解決するために、本発明の薄
膜トランジスタは、上記の薄膜トランジスタの製造方法
によって製造されたことを特徴としている。
【００２４】上記の構成により、少ない工程で閾値電圧
を調整して製造されるため、特性の優れた薄膜トランジ
スタを容易に得ることができる。
【００２５】
【発明の実施の形態】本発明の一実施の形態について図
１から図９に基づいて説明すれば、以下のとおりであ
る。
【００２６】本実施の形態に係る薄膜トランジスタの製
造方法は、ドープトシリコン基板ターゲットを、物理的
気相成長法（ＰＶＤ）あるいはスパッタリングの工程で
適切に使用することで、従来技術では別個であった「不
純物ドーピング工程」を省略することができる。また、
閾値電圧を制御するために、薄膜アモルファスシリコン
の堆積と不純物のドーピングとを同時に行うことによっ
て、製造工程の１ステップを削減できる。
【００２７】図１から図５は、本実施の形態に係るトッ
プゲート構造のポリシリコンＴＦＴ装置を各製造工程ご
とに断面で示した説明図である。図６は、各工程を示す
フローチャートである。
【００２８】図１および図６のステップＳ１に示すよう
に、まず、最新の処理方法によって基板１０が準備され
る。基板１０は、ガラス材料よりなっていてもよい。そ
して、本発明のＴＦＴは、最終的には液晶表示装置（Ｌ
ＣＤ）の一部となる。あるいは、上記ＴＦＴは、最終的
に集積回路の一部となってもよい。
【００２９】次に、バリヤー層１２は、適切な堆積方
法、例えば、テトラエチル・ オルトシリケート（ＴＥＯ
Ｓ）ガスを用いたＣＶＤのような方法によって、ＳｉＯ
2 が基板１０上におよそ２０００Åから３０００Åの範
囲の厚さまで形成される。
【００３０】次に、薄いアモルファスシリコン層１４
が、ＰＶＤによって堆積される。アモルファスシリコン
層１４の厚さは、およそ１００Åから１０００Åの範囲
内であればよく、およそ３００Åから５００Åの範囲内
であることが好ましい。
【００３１】この層を形成するＰＶＤチェンバー中で使
用されるターゲットは、ホウ素、リン、あるいは他の原
子のような適切な不純物を含んでいる。これにより、堆
積とドーピングとを同時に行うことができ、その結果、
従来の製造方法よりも工程を削減できる。
【００３２】本実施の形態では、ＰＶＤターゲットとし
て使用するために、ｐ型シリコンに適切な不純物をドー
プして、およそ０．５Ω・ｃｍから６０Ω・ｃｍの範囲
の抵抗を有する基板を形成する。よって、アモルファス
シリコン層１４も同じ抵抗を有する。
【００３３】ポリシリコン層１６は、アモルファスシリ
コン層１４全体を結晶化し、アニーリングすることによ
って形成される。このアニーリングは、エキシマレーザ
ーアニーリング（excimer laser annealing （ＥＬ
Ａ））により、例えば、窒素ガス雰囲気、レーザーエネ
ルギーレベルが３００〜３５０ｍＪ／ｃｍ2 、大気圧、
約４００℃の環境で行うことができる。
【００３４】アモルファスシリコン層および得られたポ
リシリコンの活性層の厚さは、１００〜１０００Åであ
ればよいが、およそ３００〜５００Åがより好ましい。
【００３５】次に、ポリシリコン層１６を、パターニン
グし、ドライエッチングする（Ｓ２、図２）。この時、
例えば、ＣＦ4 とＯ2 とを１２０ｓｃｃｍ：３０ｓｃｃ
ｍで混合した混合ガスを用いて、エネルギーを１．２Ｋ
ｗ、圧力を４０×１０-3ｔｏｒｒとして行うことができ
る。
【００３６】次に、図３および図６のステップＳ３に示
すように、ＳｉＯ2 の絶縁層１８を、プラズマＣＶＤ
（ＰＶＤ）によって、前ステップで得られた構造上にお
よそ１０００Åの厚さまで堆積させる。次に、例えばア
ルミニウムの金属層を形成し、ゲート電極２４をパター
ン形成する。次に、ソース領域２０およびドレイン領域
２２を、ゲート酸化物を通して適当な不純物を注入する
ことによって形成する。この時、チャネル領域はドープ
されていない。これは、酸化物の上にアルミニウムなど
の金属をスパッタリングし、パターニングを施して形成
したゲート電極２４の金属によって保護されているため
である。さらに、これにエキシマレーザーアニール（Ｅ
ＬＡ）、瞬間熱アニール（ＲＴＡ（Rapid Thermal Anne
al））、あるいはファーネスアニール（furnace annea
l）を施して、ソースおよびドレイン領域のイオンを活
性化する。
【００３７】次に、図４および図６のステップＳ４に示
すように、ステップＳ３で得られた構造上に、ＳｉＯ2
の付加絶縁層２６を堆積させて、絶縁層１８と一体化す
る。
【００３８】次に、図６のステップＳ５に示すように、
ステップＳ４で得られた構造にウエットあるいはドライ
エッチングを施し、ソース電極２８およびドレイン電極
３０用の穴をそれぞれ形成する。次に、図５に示すよう
に、ソース電極２８およびドレイン電極３０を、堆積お
よびパターニングによって形成する。なお、これ以降の
装置を完成させるまでの工程については、通常の技術を
有する当業者には周知であるため説明を省略する。
【００３９】そして、このＳｉターゲットは、ＰＶＤチ
ェンバー中で適切な混合ガスを使用することにより、Ｓ
ｉＯ2 やＳｉＮx あるいは類似の化合物の層をデバイス
上に堆積させることができる。
【００４０】図７に示すように、液晶表示装置４０は、
下偏光板４２および上偏光板４４の間に液晶層４６が配
設されている。液晶層４６は、ガラスあるいは他の適当
な材料よりなる絶縁基板４８を備えている。絶縁基板４
８上には、互いに平行な複数のゲート配線５０と、個々
にゲート配線５０と交差する複数のソース配線５２とが
形成されている。画素電極５４は、ゲート配線５０とソ
ース配線５２とが交差する場所にそれぞれ隣接して配設
されている。すなわち、画素電極５４は、絶縁基板４８
上にマトリクス状に形成されている。さらに、画素電極
５４は、スイッチング素子である本実施の形態に係るＴ
ＦＴ５６を介して、ゲート配線５０およびソース配線５
２と接続されている。
【００４１】さらに、液晶表示装置４０は、ガラスある
いは他の適当な材料よりなる絶縁基板５８を備えてい
る。絶縁基板５８は、絶縁基板４８と対向するように配
設されている。また、対向電極６０が、絶縁基板５８の
内側表面上に形成されている。そして、絶縁基板４８，
５８は、液晶を間に挟んで互いに配置されている。すな
わち、液晶層４６は画素電極５４と対向電極６０との間
に挿入されている。また、下偏光板４２および上偏光板
４４は、絶縁基板４８，５８の外側表面にそれぞれ接着
されている。
【００４２】ここで、本発明の重要な特徴は、アモルフ
ァスシリコン薄膜の形成に、すでに適切な不純物によっ
てドープされているシリコンターゲットを使用すること
である。このアモルファスシリコンは、最初にＰＶＤに
よって堆積され、次いでＥＬＡによってアニールされて
ポリシリコン薄膜が形成される。
【００４３】また、本発明の有利な点は、ＴＦＴ装置の
閾値電圧Ｖthを決定することになるシリコン薄膜の堆積
に使用するターゲットの材料の抵抗レベルを調整できる
ことである。ここで、シリコンターゲット抵抗が低すぎ
ると、閾値電圧Ｖthが高すぎる結果となる。不純物のレ
ベルを下げることで、ターゲットの抵抗を上げることが
できる。この不純物が堆積したシリコン薄膜に含まれる
こととなる。そして、また、ターゲットの抵抗を上げる
と、ターゲット表面での微小異常放電（micro-arcing）
の発生頻度が増大する。この異常放電は、粒子を発生
し、プラズマ中で不安定の原因となる。すなわち、堆積
した薄膜の厚さおよび物理的性質の均一性（uniformit
y）および再現性に影響する。
【００４４】一方、シリコンターゲット抵抗が高すぎる
と、シリコン薄膜の不純物の含有量が低下する。この薄
膜を使ってＴＦＴのチャネル領域を形成する際、薄膜に
存在する不純物のレベルが高いと、ＴＦＴの閾値電圧Ｖ
thが所望の範囲から外れる。よって、ｐ型およびｎ型チ
ャネルの両方のＴＦＴを含んだ回路に対応するために
は、閾値電圧Ｖthを所望の範囲にすることが不可欠であ
る。
【００４５】前述のように、閾値電圧Ｖthの制御は、薄
膜を堆積した後に注入（ドーピング）工程を個別に行う
ことで、現在達成されている。
【００４６】本実施の形態では、シリコン薄膜は、工程
を進める前にｐ型ドーパント（すなわち、ホウ素）でド
ープされる。ＰＶＤによる堆積工程では、薄膜の堆積と
同時に、チャネルドーピングを行うことができる。これ
は、シリコンの堆積に使用するターゲットを、薄膜を同
時にドープできるようにｐ型で少しドープすることで可
能となる。しかし、効果が矛盾するため、シリコンター
ゲットの抵抗を処理に適した範囲内に制御する必要があ
る。この範囲の下限は、図８および図９によって決定さ
れる。
【００４７】図８に示すデータと｜Ｖth−Ｖfb｜≦２Ｖ
の要求とに基づけば、ゲート酸化物の厚さを０．０５〜
０．１μｍ（５００〜１０００Å）の範囲で選択するこ
とにより、適切なＳｉドーピング密度が決定できる。こ
の条件下では、基板のドーピング密度が４×１０16ａｔ
／ｃｍ3 以下（図８の左下の領域）でなければならな
い。また、図９に示すデータと基板の上記ドーピング密
度とを使えば、閾値電圧Ｖthを調整の目標値に一致させ
るためには、ｎ型またはｐ型のターゲット材料の抵抗が
０．５Ω・ｃｍ以上でなければならない。なお、上記の
議論では、Ｖthは閾値電圧を示し、Ｖfbはフラットバン
ド電圧を示す。フラットバンド電圧Ｖfbは、ポリシリコ
ン上の良質な酸化物では大体１〜２Ｖである。
【００４８】ターゲットの抵抗が高すぎると、アークに
問題が生じる。実験結果によれば、スパッタリングでの
シリコンターゲットの抵抗の合理的な上限はおよそ６０
Ω・ｃｍである。よって、スパッタリングに適したシリ
コンターゲット材の抵抗ρsは、０．５Ω・ｃｍ＜ρs
＜６０Ω・ｃｍの範囲であり、望ましくは０．５Ω・ｃ
ｍ＜ρs ＜２０Ω・ｃｍの範囲である。
【００４９】様々な種類のシリコン材料が、上記の範囲
内で任意の抵抗を有するターゲットとして利用できる。
実験では、単結晶シリコンターゲットおよび多結晶シリ
コンターゲットを使用した。両者は、抵抗が等しく、ド
ーピングの型が同じであれば、堆積の特性が類似してい
る。、また、ターゲットを構成するタイル（tile）の数
の点でも、ターゲットの材料は重要である。タイルの数
は、ターゲット面のタイルの隙間の数と同様に、タイル
の縁の全面積にも影響する。プラズマにさらした時にタ
イルの縁から粒子が発生する危険を減じるため、タイル
の隙間の数を可能な限り最小化することが望ましい。
【００５０】６５０ｍｍ×５５０ｍｍのシリコンターゲ
ットは、８〜２０枚の単結晶シリコン（ｃ−Ｓｉ）のタ
イルを必要とするが、ポリシリコンのタイルなら４枚で
よい。現在、単結晶シリコンの最大サイズは、シリコン
ウェハのインゴットの最大サイズによって決定される。
このサイズは、最新のシリコンウェハ技術でも直径１２
インチ（３０．５ｃｍ）である。
【００５１】このシリコンインゴットのサイズに基づく
ため、１２インチの円形インゴットから切り出すことの
できる正方形状のタイルの最大サイズは、１辺が８．５
インチ（２１．５ｃｍ）となる。
【００５２】これに対して、ポリシリコンを使用すれ
ば、上記のサイズをはるかに超えるシリコンタイルを製
造できる。具体的には、１２．６インチ×１０．８イン
チ（３２．０ｃｍ×２７．３ｃｍ）の矩形状のシリコン
タイルが製造されている。また、ポリシリコンを使用す
れば、さらに大きなサイズのタイルを製造することも可
能であり、ターゲットを１枚のタイルで形成できる。
【００５３】それゆえ、本発明に係るＴＦＴの製造方法
は、必要とする工程が従来技術よりも少ない。
【００５４】なお、本実施の形態は本発明の範囲を限定
するものではなく、本発明の範囲内で種々の変更が可能
であり、例えば、以下のように構成することができる。
【００５５】本発明に係る薄膜素子の形成方法は、所定
の不純物を含むシリコンターゲットを形成するステップ
と、上記ターゲットから物理的気相成長法によってアモ
ルファスシリコン層を堆積するステップと、を含む方法
であってもよい。
【００５６】さらに、本発明に係る薄膜素子の形成方法
は、上記のシリコンターゲットを形成するステップが、
ｐ型またはｎ型のドープトシリコンターゲットを形成す
るステップを含み、かつ、該ターゲットがほぼ下記の範
囲 ０．５Ω・ｃｍ＜ρs ＜６０Ω・ｃｍ の抵抗を有していてもよい。
【００５７】さらに、本発明に係る薄膜素子の形成方法
は、上記のシリコンターゲットを形成するステップが、
ｐ型またはｎ型のドープトシリコンターゲットを形成す
るステップを含み、かつ、該ターゲットがほぼ下記の範
囲 ０．５Ω・ｃｍ＜ρs ＜２０Ω・ｃｍ の抵抗を有していてもよい。
【００５８】さらに、本発明に係る薄膜素子の形成方法
は、上記のシリコンターゲットを形成するステップが、
単結晶シリコンとポリシリコンとからなる材料の群より
選択されたシリコン材料によって、シリコンターゲット
を形成するステップを含んでいてもよい。
【００５９】さらに、本発明に係る薄膜素子の形成方法
は、上記のシリコンターゲットを形成するステップが、
１つのシリコンタイル（a single silicon tile ）を有
するポリシリコンターゲットを形成するステップを含ん
でいてもよい。
【００６０】さらに、本発明に係る薄膜素子の形成方法
は、上記のシリコンターゲットを形成するステップが、
すべてのタイルがそれぞれ１辺が８．５インチ（２１．
５９ｃｍ）よりも大きい矩形のシリコンタイルを有する
ポリシリコンターゲットを形成するステップを含んでい
てもよい。
【００６１】さらに、本発明に係る薄膜素子の形成方法
は、上記アモルファスシリコン層を堆積させるステップ
が、ほぼ下記の範囲 １００Åと１０００Åとの間 の厚さまで、上記の層を堆積するステップを含んでいて
もよい。
【００６２】さらに、本発明に係る薄膜素子の形成方法
は、上記アモルファスシリコン層を堆積させるステップ
が、ほぼ下記の範囲 ３００Åと５００Åとの間 の厚さまで、上記の層を堆積するステップを含んでいて
もよい。
【００６３】さらに、本発明に係る薄膜素子の形成方法
は、基板を準備するステップと、上記基板上にバリヤー
層を堆積するステップと、上記アモルファスシリコン層
を堆積させるステップの後、上記アモルファスシリコン
層を結晶化してポリシリコン層を形成するステップとを
含んでいてもよい。
【００６４】さらに、本発明に係る薄膜素子の形成方法
は、上記ポリシリコン層をパターニングするステップ
と、上記ポリシリコン層をエッチングするステップと、
ＳｉＯ 2 層を堆積するステップと、上記ＳｉＯ2 層の表
面にアルミニウムをスパッタリングしてゲート構造を形
成するステップと、上記ポリシリコン層の一部にリンを
注入するとともに、上記構造をＥＬＡ（excimer laser
annealing ）によってアニールして上記ポリシリコン層
の上記リンイオンを活性化することにより、ソースおよ
びドレイン領域を形成するステップと、上記構造上にＳ
ｉＯ2 層を堆積するステップと、上記構造に金属をかぶ
せて上記ソースおよびドレイン領域の電極を形成するス
テップとを含んでいてもよい。
【００６５】さらに、本発明に係る薄膜素子の形成方法
は、ＳｉＮx 層を堆積するステップを含んでいてもよ
い。
【００６６】本発明に係る薄膜トランジスタは、物理的
気相成長法（ＰＶＤ）によって堆積された活性シリコン
層を有し、かつ、上記ＰＶＤのシリコン前材料が、ＰＶ
Ｄチェンバー中で使用されるターゲットにｎ型またはｐ
型の不純物がドープされるとともに、ほぼ下記の範囲 ０．５Ω・ｃｍ＜ρs ＜６０Ω・ｃｍ の抵抗を有していてもよい。
【００６７】さらに、本発明に係る薄膜トランジスタ
は、上記シリコン前材料が、ほぼ下記の範囲 ０．５Ω・ｃｍ＜ρs ＜２０Ω・ｃｍ の抵抗を有していてもよい。
【００６８】さらに、本発明に係る薄膜トランジスタ
は、上記シリコン前材料が、ｐ型シリコンであってもよ
い。
【００６９】さらに、本発明に係る薄膜トランジスタ
は、上記シリコン前材料が、単結晶シリコンとポリシリ
コンとからなる材料の群より選択された材料であっても
よい。
【００７０】さらに、本発明に係る薄膜トランジスタ
は、上記ターゲットが、１つのタイル（a single tile
）であってもよい。
【００７１】さらに、本発明に係る薄膜トランジスタ
は、上記ターゲットが、すべてのタイルがそれぞれ１辺
が８．５インチ（２１．５９ｃｍ）よりも大きいシリコ
ンタイルを複数含んでいてもよい。
【００７２】
【発明の効果】以上のように、本発明の薄膜トランジス
タの製造方法は、薄膜トランジスタの所望の閾値電圧に
基づいて決定された抵抗値を有するように所定の不純物
が添加されたシリコンターゲットを用いて、上記ターゲ
ットから物理的気相成長法によってアモルファスシリコ
ン層を堆積するステップを含む方法である。
【００７３】それゆえ、基板を準備し、所定の不純物を
含むシリコンターゲットを用いて、そのターゲットから
物理的気相成長法によってアモルファスシリコン層を堆
積し、そのアモルファスシリコン層を結晶化することに
よって、薄膜トランジスタのポリシリコン層を形成でき
る。よって、シリコン層の堆積とシリコン層へのドーピ
ングとを同時に行うことが可能となるため、製造工程を
短縮できるという効果を奏する。
【００７４】また、上記シリコンターゲットは、その抵
抗値が薄膜トランジスタの所望の閾値電圧に基づいて決
定された抵抗値となるように、ｎ型またはｐ型の不純物
の添加量が制御されて形成される。すなわち、上記シリ
コンターゲットは、製造する薄膜トランジスタの閾値電
圧に対して最適な抵抗値に基づいて選定されている。よ
って、上記のように抵抗値が制御されたシリコンターゲ
ットを使用することにより、所望する閾値電圧を有する
薄膜トランジスタを製造することが可能となるという効
果を奏する。
【００７５】そして、上記シリコンターゲットは、ｎ型
またはｐ型であって、その抵抗値ρs は、０．５Ω・ｃ
ｍ＜ρs ＜６０Ω・ｃｍの範囲内であることが好まし
く、０．５Ω・ｃｍ＜ρs ＜２０Ω・ｃｍの範囲内であ
ることがさらに好ましい。
【００７６】さらに、本発明の薄膜トランジスタの製造
方法は、上記シリコンターゲットが、２１．５ｃｍ角以
上のシリコンタイルで形成されている方法である。
【００７７】それゆえ、ターゲットが１枚または少数の
シリコンタイルで形成できるため、複数枚のタイルを敷
きつめた場合に生じるタイル間の隙間がターゲット表面
に生じない、あるいは生じてもわずかである。よって、
ターゲットをプラズマにさらした時のタイルの縁からの
粒子の発生を防止できるという効果を奏する。
【００７８】さらに、上記シリコンターゲットから堆積
させる上記アモルファスシリコン層の膜厚ｔは、１００
Å＜ｔ＜１０００Åの範囲内であることが好ましく、３
００Å＜ｔ＜５００Åの範囲内であることがさらに好ま
しい。
【００７９】本発明の薄膜トランジスタは、上記の薄膜
トランジスタの製造方法によって製造された構成であ
る。
【００８０】それゆえ、少ない工程で閾値電圧を調整し
て製造されるため、特性の優れた薄膜トランジスタを容
易に得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る薄膜トランジスタ
の製造方法の第１の工程を示す説明図である。
【図２】本発明の一実施の形態に係る薄膜トランジスタ
の製造方法の第２の工程を示す説明図である。
【図３】本発明の一実施の形態に係る薄膜トランジスタ
の製造方法の第３の工程を示す説明図である。
【図４】本発明の一実施の形態に係る薄膜トランジスタ
の製造方法の第４の工程を示す説明図である。
【図５】本発明の一実施の形態に係る薄膜トランジスタ
の製造方法の第５の工程を示す説明図である。
【図６】本発明に一実施の形態に係る薄膜トランジスタ
の製造方法の概略を示すフローチャートである。
【図７】図６に示した薄膜トランジスタの製造方法によ
って製造された薄膜トランジスタを含む液晶表示装置を
示す説明図である。
【図８】薄膜トランジスタの閾値電圧をシリコン基板の
ドーピング濃度の関数として示したグラフである。
【図９】シリコン基板の抵抗とドーピング濃度との関係
を示すグラフである。
【符号の説明】
１４ アモルファスシリコン層 ５６ 薄膜トランジスタ ｔ アモルファスシリコン層の膜厚 Ｖth 閾値電圧 ρs ターゲットの抵抗値
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 29/78 ６１８Ｄ 27/092 27/08 ３２１Ｎ (72)発明者 ジョン ハーセル アメリカ合衆国，ワシントン州 98609, カマス，コロンビア サミット ドライブ エヌ．ダブリュ．2026 Ｆターム(参考） 2H092 JA33 KA05 KA07 MA07 MA27 NA27 5F048 AC01 AC04 BA16 BB14 5F103 AA08 BB22 DD16 HH04 JJ01 JJ03 KK03 LL13 PP03 PP06 RR05 5F110 AA08 AA16 BB01 BB04 BB09 BB10 CC02 DD02 DD13 EE03 EE44 FF02 FF30 GG02 GG13 GG25 GG32 GG43 GG51 HJ01 HJ13 HJ23 HL22 NN02 NN23 NN72 PP03 QQ08 QQ11

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】薄膜トランジスタの所望の閾値電圧に基づ
    いて決定された抵抗値を有するように所定の不純物が添
    加されたシリコンターゲットを用いて、物理的気相成長
    法によってアモルファスシリコン層を堆積するステップ
    を含むことを特徴とする薄膜トランジスタの製造方法。
  2. 【請求項２】上記シリコンターゲットが、ｎ型またはｐ
    型であって、その抵抗値ρs が次の範囲内、 ０．５Ω・ｃｍ＜ρs ＜６０Ω・ｃｍ であることを特徴とする請求項１に記載の薄膜トランジ
    スタの製造方法。
  3. 【請求項３】上記シリコンターゲットが、ｎ型またはｐ
    型であって、その抵抗値ρs が次の範囲内、 ０．５Ω・ｃｍ＜ρs ＜２０Ω・ｃｍ であることを特徴とする請求項１に記載の薄膜トランジ
    スタの製造方法。
  4. 【請求項４】上記シリコンターゲットが、２１．５ｃｍ
    角以上のシリコンタイルで形成されていることを特徴と
    する請求項１から３の何れか１項に記載の薄膜トランジ
    スタの製造方法。
  5. 【請求項５】上記アモルファスシリコン層の膜厚ｔが、
    次の範囲内、 １００Å＜ｔ＜１０００Å であることを特徴とする請求項１から４の何れか１項に
    記載の薄膜トランジスタの製造方法。
  6. 【請求項６】上記アモルファスシリコン層の膜厚ｔが、
    次の範囲内、 ３００Å＜ｔ＜５００Å であることを特徴とする請求項１から４の何れか１項に
    記載の薄膜トランジスタの製造方法。
  7. 【請求項７】請求項１から６の何れか１項に記載の薄膜
    トランジスタの製造方法によって製造されたことを特徴
    とする薄膜トランジスタ。
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