JP2002043325A - 高耐圧半導体装置の製造方法 - Google Patents
高耐圧半導体装置の製造方法Info
- Publication number
- JP2002043325A JP2002043325A JP2000226618A JP2000226618A JP2002043325A JP 2002043325 A JP2002043325 A JP 2002043325A JP 2000226618 A JP2000226618 A JP 2000226618A JP 2000226618 A JP2000226618 A JP 2000226618A JP 2002043325 A JP2002043325 A JP 2002043325A
- Authority
- JP
- Japan
- Prior art keywords
- region
- oxide film
- forming
- emitter
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】従来では高耐圧バイポーラトランジスタの製造
には多くのマスク工程や熱処理工程が必要であった。 【解決手段】本発明は、基板上にＰＳＧ層を設けること
により、空乏層の拡がる領域の保護膜と外部からの汚染
を防止する保護膜の形成を簡略化し、リン処理およびエ
ミッタ領域形成が同時に行える。従って、マスク工程も
4工程ですむなど合理的なローコストオペレーションを
実現する高耐圧半導体装置の製造方法を提供できる。
には多くのマスク工程や熱処理工程が必要であった。 【解決手段】本発明は、基板上にＰＳＧ層を設けること
により、空乏層の拡がる領域の保護膜と外部からの汚染
を防止する保護膜の形成を簡略化し、リン処理およびエ
ミッタ領域形成が同時に行える。従って、マスク工程も
4工程ですむなど合理的なローコストオペレーションを
実現する高耐圧半導体装置の製造方法を提供できる。
Description
【０００１】
【発明の属する技術分野】本発明はプレーナー構造の高
耐圧半導体装置の製造方法に係り、特に少ないマスク工
程で簡素化したプレーナー構造の高耐圧半導体装置の製
造方法に関する。
耐圧半導体装置の製造方法に係り、特に少ないマスク工
程で簡素化したプレーナー構造の高耐圧半導体装置の製
造方法に関する。
【０００２】
【従来の技術】高耐圧のプレーナー構造のバイポーラト
ランジスタでは、トランジスタの周囲にガードリングを
複数設けることにより空乏層を拡げ、耐圧をもたせる構
造になっている。また、フィールド窒化膜の形成やリン
処理などで、マスク工程や熱処理の工程を多用する製造
方法となっている。
ランジスタでは、トランジスタの周囲にガードリングを
複数設けることにより空乏層を拡げ、耐圧をもたせる構
造になっている。また、フィールド窒化膜の形成やリン
処理などで、マスク工程や熱処理の工程を多用する製造
方法となっている。
【０００３】図７から図１３に従来の高耐圧プレーナー
構造のバイポーラトランジスタの製造方法を示す。
構造のバイポーラトランジスタの製造方法を示す。
【０００４】図７はコレクタ領域を形成する工程を示
す。Ｎ-型シリコン基板３２の両面にＮ+拡散を行い、Ｎ
+型層３１を形成後一方を除去する。ポリッシュ後Ｎ+／
Ｎ-層にし、コレクタ領域を形成する。酸化膜３３を設
け、予定のベース領域および予定のガードリング部分を
除いてレジスト膜ＰＲによるマスクをかけ、エッチング
により予定のベース領域と予定のガードリング部分の酸
化膜３３を除去する。
す。Ｎ-型シリコン基板３２の両面にＮ+拡散を行い、Ｎ
+型層３１を形成後一方を除去する。ポリッシュ後Ｎ+／
Ｎ-層にし、コレクタ領域を形成する。酸化膜３３を設
け、予定のベース領域および予定のガードリング部分を
除いてレジスト膜ＰＲによるマスクをかけ、エッチング
により予定のベース領域と予定のガードリング部分の酸
化膜３３を除去する。
【０００５】図８は、ベース領域３８を形成する工程を
示す。全面にボロンイオンを注入した後、表面の汚れを
取り除き、アウトディフュージョンを防ぐため酸化膜３
３を生成する。アニール処理によりボロンイオンを拡散
させて深さ約30μｍのベース領域３８およびガードリン
グ４０を形成する。
示す。全面にボロンイオンを注入した後、表面の汚れを
取り除き、アウトディフュージョンを防ぐため酸化膜３
３を生成する。アニール処理によりボロンイオンを拡散
させて深さ約30μｍのベース領域３８およびガードリン
グ４０を形成する。
【０００６】図９は、ベース領域表面に高濃度領域を形
成する工程を示す。ベース領域３８は不純物濃度が低い
ため、電極形成の際にAl-Siとの接触抵抗が大きくなる
ので、これを防ぐためにベース領域３８表面に高濃度領
域を設ける。ベース領域３８を除いてフォトレジストに
よるマスクをかけて、ベース領域３８上の酸化膜３３を
エッチングにより除去し、ベース領域３８表面を露出さ
せる。ベース領域３８表面にボロンをデポジションし、
表面のグラス層を除去した後、全面に厚い酸化膜３３を
堆積して、ベース領域３８表面にボロンを拡散して高濃
度領域を形成する。
成する工程を示す。ベース領域３８は不純物濃度が低い
ため、電極形成の際にAl-Siとの接触抵抗が大きくなる
ので、これを防ぐためにベース領域３８表面に高濃度領
域を設ける。ベース領域３８を除いてフォトレジストに
よるマスクをかけて、ベース領域３８上の酸化膜３３を
エッチングにより除去し、ベース領域３８表面を露出さ
せる。ベース領域３８表面にボロンをデポジションし、
表面のグラス層を除去した後、全面に厚い酸化膜３３を
堆積して、ベース領域３８表面にボロンを拡散して高濃
度領域を形成する。
【０００７】図１０はフィールド窒化膜３４を形成する
工程を示す。全面にＬＰ−ＣＶＤ法により、窒化膜を堆
積させる。プラズマエッチングによりベース領域３８上
の窒化膜を除去し、外部からの汚染を防ぎ、表面を安定
化してフィールド窒化膜３４を形成する。さらに、ＣＶ
Ｄ法によりノンドープの酸化膜３３を形成し、ベーキン
グにより構造的に不安定なＣＶＤ膜を強化させ、次工程
のフォトエッチングのにじみを防止する。
工程を示す。全面にＬＰ−ＣＶＤ法により、窒化膜を堆
積させる。プラズマエッチングによりベース領域３８上
の窒化膜を除去し、外部からの汚染を防ぎ、表面を安定
化してフィールド窒化膜３４を形成する。さらに、ＣＶ
Ｄ法によりノンドープの酸化膜３３を形成し、ベーキン
グにより構造的に不安定なＣＶＤ膜を強化させ、次工程
のフォトエッチングのにじみを防止する。
【０００８】図１１はエミッタ領域４４を形成する工程
を示す。フォトレジストによるマスクをかけて予定のエ
ミッタ領域および予定のアニュラーリング部分の酸化膜
３３を除去し、リンをデポジションする。その後表面の
グラス層をウエットエッチングにより取り除き、アウト
ディフュージョンを防ぐための酸化膜３３を形成する。
その後アニール処理によりリンを拡散してエミッタ領域
４４およびアニュラーリング４５を形成する。トランジ
スタの増幅を決定するｈFEはこのエミッタ拡散時間によ
りコントロールする。
を示す。フォトレジストによるマスクをかけて予定のエ
ミッタ領域および予定のアニュラーリング部分の酸化膜
３３を除去し、リンをデポジションする。その後表面の
グラス層をウエットエッチングにより取り除き、アウト
ディフュージョンを防ぐための酸化膜３３を形成する。
その後アニール処理によりリンを拡散してエミッタ領域
４４およびアニュラーリング４５を形成する。トランジ
スタの増幅を決定するｈFEはこのエミッタ拡散時間によ
りコントロールする。
【０００９】さらに酸化膜３３中の重金属をゲッタリン
グするためリン処理を行う。全面にリンをデポジション
して湯洗後ベーキングを施し、酸化膜３３中の重金属を
ゲッタリングする。
グするためリン処理を行う。全面にリンをデポジション
して湯洗後ベーキングを施し、酸化膜３３中の重金属を
ゲッタリングする。
【００１０】図１２および図１３には電極を形成する工
程を示す。
程を示す。
【００１１】図１２ではリン処理された半導体基板に電
極を形成するために、フォトレジストにより酸化膜３３
に各領域のコンタクト孔を形成する。このときウエファ
上に粒子が有るとコンタクト孔以外の部分にピンホール
ができてしまう恐れがあるので、その影響を減らすため
にフォトレジスト工程を２回行ってコンタクト孔のパタ
ーンを形成している。
極を形成するために、フォトレジストにより酸化膜３３
に各領域のコンタクト孔を形成する。このときウエファ
上に粒子が有るとコンタクト孔以外の部分にピンホール
ができてしまう恐れがあるので、その影響を減らすため
にフォトレジスト工程を２回行ってコンタクト孔のパタ
ーンを形成している。
【００１２】その後全面にアルミニウムをデポジション
し、フォトエッチングによりベース電極４７、エミッタ
電極４６、シールド電極４８となるアルミニウムを残
す。さらにシリコンとオーミックなコンタクトを得るた
めにアロイする。さらにアロイより低温で長時間熱処理
することにより特性を安定化させてベース電極４７、エ
ミッタ電極４６およびシールド電極４８を形成する。
し、フォトエッチングによりベース電極４７、エミッタ
電極４６、シールド電極４８となるアルミニウムを残
す。さらにシリコンとオーミックなコンタクトを得るた
めにアロイする。さらにアロイより低温で長時間熱処理
することにより特性を安定化させてベース電極４７、エ
ミッタ電極４６およびシールド電極４８を形成する。
【００１３】図１３では表面に窒化膜を形成し、パッシ
ベーション膜５０を設ける。このパッシベーション膜５
０は外部からの汚染を防止し、アルミニウムのベース電
極４７、エミッタ電極４６およびシールド電極４８を保
護する。さらにパッシベーション膜５０の形成で裏面に
回りこんだ窒化膜を除去するために裏面処理を施して裏
面にコレクタ電極５１を形成する。
ベーション膜５０を設ける。このパッシベーション膜５
０は外部からの汚染を防止し、アルミニウムのベース電
極４７、エミッタ電極４６およびシールド電極４８を保
護する。さらにパッシベーション膜５０の形成で裏面に
回りこんだ窒化膜を除去するために裏面処理を施して裏
面にコレクタ電極５１を形成する。
【００１４】また、図１３に示すように、この高耐圧プ
レーナー構造のバイポーラトランジスタの構造は次のよ
うになる。
レーナー構造のバイポーラトランジスタの構造は次のよ
うになる。
【００１５】シリコン基板のＮ+型層３１とＮ-型層３２
からなるコレクタ領域を形成し、Ｎ -型層３２の表面に
Ｐ型のベース領域３８を設ける。ベース領域３８表面に
はＮ+型のエミッタ領域４４が形成される。ベース領域
３８の周囲にはＰ型のガードリング４０を複数設ける。
ガードリングの上には酸化膜３３を形成し、さらにその
上にはフィールド窒化膜３４を形成して空乏層の拡がる
領域を保護する。
からなるコレクタ領域を形成し、Ｎ -型層３２の表面に
Ｐ型のベース領域３８を設ける。ベース領域３８表面に
はＮ+型のエミッタ領域４４が形成される。ベース領域
３８の周囲にはＰ型のガードリング４０を複数設ける。
ガードリングの上には酸化膜３３を形成し、さらにその
上にはフィールド窒化膜３４を形成して空乏層の拡がる
領域を保護する。
【００１６】チップ終端にはＮ+型のアニュラーリング
４５とシールド電極４８を設け、空乏層の拡がりを抑え
る。表面にはベース電極４７、エミッタ電極４６を形成
し、外部からの汚染を保護するパッシベーション膜５０
を形成して、裏面にはコレクタ電極５１を形成する。
４５とシールド電極４８を設け、空乏層の拡がりを抑え
る。表面にはベース電極４７、エミッタ電極４６を形成
し、外部からの汚染を保護するパッシベーション膜５０
を形成して、裏面にはコレクタ電極５１を形成する。
【００１７】
【発明が解決しようとする課題】かかる従来のプレーナ
ー構造のバイポーラトランジスタでは、フィールド窒化
膜の形成、酸化膜中の重金属を除去するゲッタリングの
ためのリン処理、コンタクト孔の形成、またはパッシベ
ーション膜の形成などでマスク工程や熱処理の工程を多
用していた。このため工程数が多くなり、製造コストの
低減にも限界があった。
ー構造のバイポーラトランジスタでは、フィールド窒化
膜の形成、酸化膜中の重金属を除去するゲッタリングの
ためのリン処理、コンタクト孔の形成、またはパッシベ
ーション膜の形成などでマスク工程や熱処理の工程を多
用していた。このため工程数が多くなり、製造コストの
低減にも限界があった。
【００１８】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、一導電型の半導体基板表面の所定の逆導電
型のベース領域および逆導電型のガードリング領域上に
拡散孔を形成し、ベース拡散を行う工程と、前記基板に
厚く酸化膜を形成し、前記ベース領域上の前記酸化膜に
エミッタ拡散孔を形成し、エミッタ領域へ不純物を堆積
する工程と、前記基板に厚く酸化膜を形成し、該酸化膜
上にリンガラス層を厚く堆積した後、エミッタ拡散を行
う工程とを具備することを特徴とするもので、フローを
合理化し、マスク工程および熱処理の工程を減らすこと
によりローコストオペレーションを実現する高耐圧半導
体装置の製造方法を提供できる。
みてなされ、一導電型の半導体基板表面の所定の逆導電
型のベース領域および逆導電型のガードリング領域上に
拡散孔を形成し、ベース拡散を行う工程と、前記基板に
厚く酸化膜を形成し、前記ベース領域上の前記酸化膜に
エミッタ拡散孔を形成し、エミッタ領域へ不純物を堆積
する工程と、前記基板に厚く酸化膜を形成し、該酸化膜
上にリンガラス層を厚く堆積した後、エミッタ拡散を行
う工程とを具備することを特徴とするもので、フローを
合理化し、マスク工程および熱処理の工程を減らすこと
によりローコストオペレーションを実現する高耐圧半導
体装置の製造方法を提供できる。
【００１９】
【発明の実施の形態】図１から図６を参照して本発明の
実施の形態をＮＰＮ型のバイポーラトランジスタを例に
説明する。
実施の形態をＮＰＮ型のバイポーラトランジスタを例に
説明する。
【００２０】バイポーラトランジスタは、一導電型の半
導体基板表面の所定の逆導電型のベース領域８および逆
導電型のガードリング１０領域上に拡散孔を形成し、ベ
ース拡散を行う工程と、基板に厚く酸化膜３を形成し、
ベース領域８上の酸化膜３にエミッタ拡散孔１１を形成
し、エミッタ領域１４へ不純物を堆積（デポジション）
する工程と、基板に厚く酸化膜３を形成し、酸化膜３上
にリンガラス（ＰＳＧ）層１３を厚くデポジションした
後、エミッタ拡散を行う工程とから構成される。
導体基板表面の所定の逆導電型のベース領域８および逆
導電型のガードリング１０領域上に拡散孔を形成し、ベ
ース拡散を行う工程と、基板に厚く酸化膜３を形成し、
ベース領域８上の酸化膜３にエミッタ拡散孔１１を形成
し、エミッタ領域１４へ不純物を堆積（デポジション）
する工程と、基板に厚く酸化膜３を形成し、酸化膜３上
にリンガラス（ＰＳＧ）層１３を厚くデポジションした
後、エミッタ拡散を行う工程とから構成される。
【００２１】図１から図３には、一導電型の半導体基板
表面の所定の逆導電型のベース領域および逆導電型のガ
ードリング領域上に拡散孔を形成し、ベース拡散を行う
工程を示す。
表面の所定の逆導電型のベース領域および逆導電型のガ
ードリング領域上に拡散孔を形成し、ベース拡散を行う
工程を示す。
【００２２】図１はシリコン基板のＮ+型層１にＮ-型層
２をエピタキシャル成長させてコレクタ領域を形成す
る。またはＮ-型シリコン基板２の両面にＮ+拡散を行
い、Ｎ+型層１を形成後一方を除去し、ポリッシュ後Ｎ+
／Ｎ-層にしてコレクタ領域を形成してもよい。表面に
酸化膜３を形成し、予定のベース領域と予定のガードリ
ングの部分に、フォトレジストによるマスクをかけてエ
ッチングにより酸化膜３を除去する。
２をエピタキシャル成長させてコレクタ領域を形成す
る。またはＮ-型シリコン基板２の両面にＮ+拡散を行
い、Ｎ+型層１を形成後一方を除去し、ポリッシュ後Ｎ+
／Ｎ-層にしてコレクタ領域を形成してもよい。表面に
酸化膜３を形成し、予定のベース領域と予定のガードリ
ングの部分に、フォトレジストによるマスクをかけてエ
ッチングにより酸化膜３を除去する。
【００２３】図２は、全面にドーズ量3〜5×1014cm-2、
注入エネルギー100Kevでボロンをイオン注入する。その
後、表面の汚れを取り除き、アウトディフュージョンを
防ぐため、熱酸化して酸化膜３を約１μｍの厚みに形成
し、アニール処理によりボロンを拡散して深さ約30μｍ
のベース領域８およびガードリング１０を形成する。
注入エネルギー100Kevでボロンをイオン注入する。その
後、表面の汚れを取り除き、アウトディフュージョンを
防ぐため、熱酸化して酸化膜３を約１μｍの厚みに形成
し、アニール処理によりボロンを拡散して深さ約30μｍ
のベース領域８およびガードリング１０を形成する。
【００２４】図３は、まずベース拡散前に形成された約
１μｍの酸化膜３を全面エッチングし、ベース領域８お
よびガードリング１０上の酸化膜３のみを除去してベー
ス領域８およびガードリング１０領域を露出する。この
エッチングにより、残ったコレクタ領域上の酸化膜３は
ベース領域８形成による表面のボロン不純物層が取り除
かれ、清浄な酸化膜３となっている。
１μｍの酸化膜３を全面エッチングし、ベース領域８お
よびガードリング１０上の酸化膜３のみを除去してベー
ス領域８およびガードリング１０領域を露出する。この
エッチングにより、残ったコレクタ領域上の酸化膜３は
ベース領域８形成による表面のボロン不純物層が取り除
かれ、清浄な酸化膜３となっている。
【００２５】さらにベース領域８表面に高濃度領域を形
成する。ベース領域８は不純物濃度が低いため、電極形
成の際にAl-Siとの接触抵抗が大きくなるので、これを
防ぐためにベース領域８表面に高濃度領域を設ける。ベ
ース領域８に高濃度のボロンをデポジションし、表面の
グラス層を除去した後、全面に厚い酸化膜３を生成す
る。
成する。ベース領域８は不純物濃度が低いため、電極形
成の際にAl-Siとの接触抵抗が大きくなるので、これを
防ぐためにベース領域８表面に高濃度領域を設ける。ベ
ース領域８に高濃度のボロンをデポジションし、表面の
グラス層を除去した後、全面に厚い酸化膜３を生成す
る。
【００２６】この酸化膜３生成時にベース領域８表面に
ボロンを拡散し、高濃度領域を設ける。また、ガードリ
ング領域１０の表面も同様に高濃度領域となるが、影響
はない。
ボロンを拡散し、高濃度領域を設ける。また、ガードリ
ング領域１０の表面も同様に高濃度領域となるが、影響
はない。
【００２７】図４はベース領域上の厚い酸化膜にエミッ
タ拡散孔を形成し、エミッタ領域へ不純物をデポジショ
ンする工程を示す。
タ拡散孔を形成し、エミッタ領域へ不純物をデポジショ
ンする工程を示す。
【００２８】高濃度領域形成時に生成した厚い酸化膜３
に予定のエミッタ領域形成のためにエミッタ拡散孔１１
を、予定のアニュラーリング形成のためにアニュラーリ
ング孔１２を設ける。フォトレジストによるマスクをか
けてエッチングにより不要な部分を除去してエミッタ拡
散孔１１およびアニュラーリング孔１２を設け、全面に
リンをデポジションする。その後表面のグラス層をウエ
ットエッチングにより取り除く。
に予定のエミッタ領域形成のためにエミッタ拡散孔１１
を、予定のアニュラーリング形成のためにアニュラーリ
ング孔１２を設ける。フォトレジストによるマスクをか
けてエッチングにより不要な部分を除去してエミッタ拡
散孔１１およびアニュラーリング孔１２を設け、全面に
リンをデポジションする。その後表面のグラス層をウエ
ットエッチングにより取り除く。
【００２９】図５は、厚く酸化膜を形成し、酸化膜上に
ＰＳＧ層を厚くデポジションした後、エミッタ拡散を行
う工程を示す。
ＰＳＧ層を厚くデポジションした後、エミッタ拡散を行
う工程を示す。
【００３０】アウトディフュージョンを防ぐための酸化
膜３を約0.7μｍの厚みに形成し、厚い酸化膜３上にＣ
ＶＤ法によりＰＳＧを約1.2μｍの厚みにデポジション
してＰＳＧ層１３を形成する。熱処理により、エミッタ
拡散孔１１およびアニュラーリング孔１２に付着したＮ
+型のイオンをベース領域８および基板表面に拡散して
エミッタ領域１４およびアニュラーリング１５を形成す
る。トランジスタの増幅を決定するｈFEはこのエミッタ
拡散時間によりコントロールする。
膜３を約0.7μｍの厚みに形成し、厚い酸化膜３上にＣ
ＶＤ法によりＰＳＧを約1.2μｍの厚みにデポジション
してＰＳＧ層１３を形成する。熱処理により、エミッタ
拡散孔１１およびアニュラーリング孔１２に付着したＮ
+型のイオンをベース領域８および基板表面に拡散して
エミッタ領域１４およびアニュラーリング１５を形成す
る。トランジスタの増幅を決定するｈFEはこのエミッタ
拡散時間によりコントロールする。
【００３１】このとき、ＰＳＧ層１３に含まれるリンに
より酸化膜中の重金属がゲッタリングできる。エミッタ
拡散と同時に重金属のゲッタリングができるので、従来
行っていたリン処理の工程を省くことができる。
より酸化膜中の重金属がゲッタリングできる。エミッタ
拡散と同時に重金属のゲッタリングができるので、従来
行っていたリン処理の工程を省くことができる。
【００３２】さらに、このＰＳＧ層１３がパッシベーシ
ョン膜となるので、従来のフィールド窒化膜形成および
パッシベーション保護膜の形成工程も不要となる。
ョン膜となるので、従来のフィールド窒化膜形成および
パッシベーション保護膜の形成工程も不要となる。
【００３３】図６は電極の形成を示す。半導体基板に電
極を形成するために、フォトエッチングにより酸化膜３
に各領域のコンタクト孔を形成する。このとき、厚いレ
ジストを用いることにより、従来２回であったフォトレ
ジスト工程を１回で済ませることができる。
極を形成するために、フォトエッチングにより酸化膜３
に各領域のコンタクト孔を形成する。このとき、厚いレ
ジストを用いることにより、従来２回であったフォトレ
ジスト工程を１回で済ませることができる。
【００３４】その後全面にアルミニウムをデポジション
し、フォトエッチングによりベース電極１７、エミッタ
電極１６、シールド電極１８となるアルミニウムを残
す。さらにシリコンとオーミックなコンタクトを得るた
めにアロイして各電極を形成する。さらに裏面にはコレ
クタ電極２１を形成する。
し、フォトエッチングによりベース電極１７、エミッタ
電極１６、シールド電極１８となるアルミニウムを残
す。さらにシリコンとオーミックなコンタクトを得るた
めにアロイして各電極を形成する。さらに裏面にはコレ
クタ電極２１を形成する。
【００３５】また、図６に示すように本発明の高耐圧プ
レーナー構造のバイポーラトランジスタの構造は次のよ
うになる。
レーナー構造のバイポーラトランジスタの構造は次のよ
うになる。
【００３６】シリコン基板のＮ+型層１とＮ-型層２から
なるコレクタ領域を形成し、Ｎ-型層２の表面にＰ型の
ベース領域８を設ける。ベース領域８表面にはＮ+型の
エミッタ領域１４が形成される。ベース領域８の周囲に
はＰ型のガードリング１０を複数設ける。ガードリング
１０上は酸化膜３を形成し、さらにその上にＰＳＧ層１
３を形成する。
なるコレクタ領域を形成し、Ｎ-型層２の表面にＰ型の
ベース領域８を設ける。ベース領域８表面にはＮ+型の
エミッタ領域１４が形成される。ベース領域８の周囲に
はＰ型のガードリング１０を複数設ける。ガードリング
１０上は酸化膜３を形成し、さらにその上にＰＳＧ層１
３を形成する。
【００３７】チップ終端にはＮ+型のアニュラーリング
１５とシールド電極１８を設け、空乏層の拡がりを抑え
る。表面にはベース電極１７、エミッタ電極１６および
裏面にコレクタ電極２１を形成する。
１５とシールド電極１８を設け、空乏層の拡がりを抑え
る。表面にはベース電極１７、エミッタ電極１６および
裏面にコレクタ電極２１を形成する。
【００３８】本発明の特徴は、ＰＳＧ層１３を形成し、
その後エミッタ拡散することにある。
その後エミッタ拡散することにある。
【００３９】この製造方法により第１に、ＰＳＧ層１３
が空乏層の拡がる領域を保護できるので、従来のフィー
ルド窒化膜形成の工程が省略できる。
が空乏層の拡がる領域を保護できるので、従来のフィー
ルド窒化膜形成の工程が省略できる。
【００４０】第2に、エミッタ拡散時にＰＳＧ層１３中
のリンにより酸化膜３のゲッタリングが行えるので、リ
ン処理の工程もエミッタ拡散で兼用でき、省略できる。
のリンにより酸化膜３のゲッタリングが行えるので、リ
ン処理の工程もエミッタ拡散で兼用でき、省略できる。
【００４１】第3にＰＳＧ層１３が外部からの汚染を防
止するパッシベーションの代用となるので、従来の窒化
膜の生成やそれに伴う裏面処理などのパッシベーション
保護膜の形成工程も省略できる。
止するパッシベーションの代用となるので、従来の窒化
膜の生成やそれに伴う裏面処理などのパッシベーション
保護膜の形成工程も省略できる。
【００４２】
【発明の効果】本発明の製造方法に依れば、マスク工程
および熱処理工程が大幅に省略できる。
および熱処理工程が大幅に省略できる。
【００４３】第１にＰＳＧ１３層により、空乏層の拡が
る領域の保護ができるので従来のフィールド窒化膜３４
の形成工程が省略できる。
る領域の保護ができるので従来のフィールド窒化膜３４
の形成工程が省略できる。
【００４４】第２に、エミッタ領域１４に不純物をデポ
ジション後、ＰＳＧ層１３を形成してその後エミッタ拡
散を行うことで、エミッタ拡散と同時にＰＳＧ層１３中
のリンにより酸化膜３中の重金属をゲッタリングできる
ので、エミッタ拡散でリン処理が兼用でき、リン処理の
工程も不要になる。
ジション後、ＰＳＧ層１３を形成してその後エミッタ拡
散を行うことで、エミッタ拡散と同時にＰＳＧ層１３中
のリンにより酸化膜３中の重金属をゲッタリングできる
ので、エミッタ拡散でリン処理が兼用でき、リン処理の
工程も不要になる。
【００４５】第３に、ＰＳＧ層１３が外部からの汚染も
保護するので、従来の窒化膜の生成やそれに伴う裏面処
理などの従来のパッシベーション膜５０の形成工程も省
略できる。
保護するので、従来の窒化膜の生成やそれに伴う裏面処
理などの従来のパッシベーション膜５０の形成工程も省
略できる。
【００４６】具体的には高耐圧プレーナー構造でありな
がら、マスク工程が4回で済むなどフローが合理化でき
るため、製造コストを大幅に低減でき、ローコストオペ
レーションによる高耐圧プレーナー構造のバイポーラト
ランジスタを実現できる。
がら、マスク工程が4回で済むなどフローが合理化でき
るため、製造コストを大幅に低減でき、ローコストオペ
レーションによる高耐圧プレーナー構造のバイポーラト
ランジスタを実現できる。
【図１】本発明のプレーナー構造の半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図２】本発明のプレーナー構造の半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図３】本発明のプレーナー構造の半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図４】本発明のプレーナー構造の半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図５】本発明のプレーナー構造の半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図６】本発明のプレーナー構造の半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図７】従来のプレーナー構造の半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図８】従来のプレーナー構造の半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図９】従来のプレーナー構造の半導体装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１０】従来のプレーナー構造の半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図１１】従来のプレーナー構造の半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図１２】従来のプレーナー構造の半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図１３】従来のプレーナー構造の半導体装置の製造方
法を説明する断面図である。
法を説明する断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐山 康之 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F003 BA08 BA12 BA93 BP05 BP11 BP25
Claims (3)
- 【請求項１】 一導電型の半導体基板表面の所定の逆導
電型のベース領域および逆導電型のガードリング領域上
に拡散孔を形成し、ベース拡散を行う工程と、 前記基板に厚く酸化膜を形成し、前記ベース領域上の前
記酸化膜にエミッタ拡散孔を形成し、エミッタ領域へ不
純物を堆積する工程と、 前記基板に厚く酸化膜を形成し、該酸化膜上にリンガラ
ス層を厚く堆積した後、エミッタ拡散を行う工程とを具
備することを特徴とする高耐圧半導体装置の製造方法。 - 【請求項２】 前記ベース拡散前に形成された酸化膜を
除去し、前記ベース領域およびガードリング領域を露出
して前記ベース領域表面に高濃度の逆導電型領域を形成
することを特徴とする請求項１に記載の高耐圧半導体装
置の製造方法。 - 【請求項３】 前記エミッタ拡散時に前記リンガラス層
による不純物のゲッタリングを同時に行うことを特徴と
する請求項１に記載の高耐圧半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000226618A JP3557158B2 (ja) | 2000-07-27 | 2000-07-27 | 高耐圧半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000226618A JP3557158B2 (ja) | 2000-07-27 | 2000-07-27 | 高耐圧半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043325A true JP2002043325A (ja) | 2002-02-08 |
| JP3557158B2 JP3557158B2 (ja) | 2004-08-25 |
Family
ID=18720204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000226618A Expired - Fee Related JP3557158B2 (ja) | 2000-07-27 | 2000-07-27 | 高耐圧半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3557158B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150509A (ja) * | 2003-11-18 | 2005-06-09 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2010040611A (ja) * | 2008-07-31 | 2010-02-18 | Shindengen Electric Mfg Co Ltd | 半導体装置の製造方法 |
| JP2012506629A (ja) * | 2008-10-23 | 2012-03-15 | アプライド マテリアルズ インコーポレイテッド | 半導体デバイス製造方法、半導体デバイス、及び半導体デバイス製造設備 |
| CN104810285A (zh) * | 2014-01-23 | 2015-07-29 | 北大方正集团有限公司 | 一种平面vdmos环区制造方法和系统 |
| JP2017509141A (ja) * | 2014-01-16 | 2017-03-30 | アイディール パワー インコーポレイテッド | 表面電荷に対して低減された感度を有する構造及び方法 |
| JP2019140243A (ja) * | 2018-02-09 | 2019-08-22 | 新電元工業株式会社 | 半導体装置の製造方法及び半導体装置 |
-
2000
- 2000-07-27 JP JP2000226618A patent/JP3557158B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150509A (ja) * | 2003-11-18 | 2005-06-09 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2010040611A (ja) * | 2008-07-31 | 2010-02-18 | Shindengen Electric Mfg Co Ltd | 半導体装置の製造方法 |
| JP2012506629A (ja) * | 2008-10-23 | 2012-03-15 | アプライド マテリアルズ インコーポレイテッド | 半導体デバイス製造方法、半導体デバイス、及び半導体デバイス製造設備 |
| JP2017509141A (ja) * | 2014-01-16 | 2017-03-30 | アイディール パワー インコーポレイテッド | 表面電荷に対して低減された感度を有する構造及び方法 |
| CN104810285A (zh) * | 2014-01-23 | 2015-07-29 | 北大方正集团有限公司 | 一种平面vdmos环区制造方法和系统 |
| JP2019140243A (ja) * | 2018-02-09 | 2019-08-22 | 新電元工業株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP7102676B2 (ja) | 2018-02-09 | 2022-07-20 | 新電元工業株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3557158B2 (ja) | 2004-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4126359B2 (ja) | 炭化けい素ショットキーダイオードおよびその製造方法 | |
| JP3098848B2 (ja) | 自己整合型プレーナモノリシック集積回路縦型トランジスタプロセス | |
| JP3557158B2 (ja) | 高耐圧半導体装置の製造方法 | |
| JP3921764B2 (ja) | 半導体装置の製造方法 | |
| JPH05121674A (ja) | ＢｉＣＭＯＳ集積回路の製造方法 | |
| JP2003249663A (ja) | 半導体装置およびその製造方法 | |
| JP2002043324A (ja) | 高周波半導体装置およびその製造方法 | |
| JPH09331071A (ja) | プレーナ型半導体素子 | |
| JP3620344B2 (ja) | ショットキバリアダイオード及びその製造方法 | |
| JP2002353230A (ja) | 半導体装置およびその製造方法 | |
| JPH0691097B2 (ja) | 半導体装置の製造方法 | |
| JPH07273127A (ja) | 半導体装置 | |
| JPH02122669A (ja) | 半導体装置の製造方法 | |
| JPH0579186B2 (ja) | ||
| JP2001007349A (ja) | 低電圧用ツェナーダイオード | |
| JP2001319934A (ja) | 半導体装置およびその製造方法 | |
| JP2000124442A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH0927562A (ja) | 集積回路の製造方法 | |
| JPH11214709A (ja) | サージ防護デバイスおよびその製造方法 | |
| JPH0555591A (ja) | 高耐圧半導体装置 | |
| JPS6222451A (ja) | 半導体基板のｐｎ接合アイソレ−シヨン方法 | |
| JPS6136935A (ja) | 半導体装置の製造方法 | |
| JPH03214664A (ja) | 半導体装置の製法 | |
| JPS61124149A (ja) | 半導体装置およびその製造方法 | |
| JPH04328833A (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040302 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040427 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040514 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080521 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090521 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100521 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110521 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120521 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130521 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |