JP2002033522A - 面発光素子モジュール用の回路基板 - Google Patents
面発光素子モジュール用の回路基板Info
- Publication number
- JP2002033522A JP2002033522A JP2000214313A JP2000214313A JP2002033522A JP 2002033522 A JP2002033522 A JP 2002033522A JP 2000214313 A JP2000214313 A JP 2000214313A JP 2000214313 A JP2000214313 A JP 2000214313A JP 2002033522 A JP2002033522 A JP 2002033522A
- Authority
- JP
- Japan
- Prior art keywords
- emitting element
- circuit board
- wire
- light emitting
- surface light
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/4501—Shape
- H01L2224/45012—Cross-sectional shape
- H01L2224/45015—Cross-sectional shape being circular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Injection Moulding Of Plastics Or The Like (AREA)
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Led Device Packages (AREA)
- Led Devices (AREA)
Abstract
るワイヤ同士の短絡を確実に防止し得る面発光素子モジ
ュール用の回路基板を提供する。 【解決手段】 フェースアップ実装された面発光素子の
電極とワイヤボンディングで接続される複数の配線パタ
ーンを、全ての面発光素子における正極側電極に接続さ
れるワイヤと負極側電極に接続されるワイヤとを交差さ
せず、かつ、両ワイヤの装架方向が同一方向とならない
ように、パターン設計する。
Description
回路基板、特に、素子上面に正極および負極電極を有す
る複数の面発光素子が二次元的に並べられてフェースア
ップ状態に実装された構成の面発光素子モジュールにお
ける面発光素子実装用の回路基板に関する。
外域)を放射(発光)する面発光素子として、GaN系
結晶を用いた青色系LEDが広く使用されるようになっ
てきている。かかるGaN系結晶を用いた青色系LED
は、GaN系結晶を成長させるための基板が絶縁体基板
(サファイヤ等)であることから、正極側と負極側の電
極がともに素子の上面に設けられた構造からなる。ここ
で「素子の上面」とは基板を下側としたときの素子の上
側(基板と反対側)の表面を意味し、正極側電極と負極
側電極は、素子構造によって、それらが同一面(素子の
一つの上面)に形成されている場合、異なる面(段差や
溝によって分断された素子の2つの上面)に形成されて
いる場合がある。
的に並べて、各青色系LEDの発光面(素子上面)を同
一方向に向けた面発光素子モジュールを構成する場合、
図5に示す、リードフレーム12に青色系LEDチップ
(以下、LEDチップとも略称する)11を搭載してな
るLEDランプ15を複数個作成し、当該複数のLED
ランプ15を回路基板(実装基板)に半田付けしてい
た。しかし、かかる構成のモジュールでは、各LEDラ
ンプ15を、リードフレーム12にLEDチップ11を
ダイボンディングし、LEDチップ11の電極16をリ
ードフレーム12のリード端子12aにワイヤボンディ
ングで接続し(ワイヤ13で接続し)、さらにLEDチ
ップ11とその周辺部(ワイヤ、リードフレーム)に樹
脂被覆層(透明樹脂によるレンズ機能を果たす層)14
を成形する作業によって作製し、さらに、LEDランプ
15の回路基板への実装作業を、LEDランプのリード
端子12aを回路基板に形成した貫通孔に通して半田付
けする作業で行うため、全体の作業工数が多く、製造効
率が悪いという問題がある。
に正極側電極と負極側電極を有する素子形態であること
を利用し、複数のLEDチップを回路基板上に二次元的
に並べてフェースアップ状態で実装し(面発光素子の電
極側を上にして実装し)、各LEDチップの電極と回路
基板の配線パターンとをワイヤボンディングで接続する
ようにすれば、基板への貫通孔の形成および該貫通孔へ
のリード端子の半田付け作業が不要となる。しかも、L
EDチップに樹脂被覆層を設ける作業(成形作業)も、
複数のLEDチップが実装された回路基板をインサート
成形に供することにより、複数のLEDチップに対して
一括して行うことができるので、面発光素子モジュール
を少ない作業工数で効率よく製造できる。しかし、実際
に上記のようにして面発光素子モジュールを製造した結
果、回路基板上の配線パターンとLEDチップの電極間
を接続するワイヤ同士が接触して短絡を生じるという新
たな問題点が発生した。
点の原因についてよくしらべたところ、以下の知見を得
た。すなわち、通常、複数のLEDチップの回路基板上
への実装は平面ダイボンダーで実装(マウント)してい
くが、平面ダイボンダーはLEDチップを直線的に移動
させてマウントする動作しかできず、LEDチップを回
転させながらマウントすることはできない。このため、
図6に示すように、回路基板100上にマウントされる
LEDチップ101の電極(正極側電極102、負極側
電極103)の位置は複数のLEDチップ間において一
定となり、LEDチップのマウント位置の間に単純に配
線パターンを配置した回路基板では、例えば、図7に示
すように、LEDチップ101Aの正極側電極102と
配線パターン111a間を接続するワイヤw1と、負極
側電極103と配線パターン111b間を接続するワイ
ヤw2とが交差した状態となる場合があり(LEDチッ
プ101Bでは、正極側電極102と配線パターン11
1c間を接続するワイヤと、負極側電極103と配線パ
ターン111a間を接続するワイヤとが交差した状態と
なっている。)、この場合に、ワイヤの短絡を生じてし
まう。正確には、ワイヤボンディング工程(工程中また
は工程直後)において交差したワイヤ同士が接触する
他、ワイヤボンディング工程でワイヤ同士は接触しなく
とも、基板に実装した各LEDチップに樹脂被覆層を成
形する作業(インサート成形)で成形用樹脂の流れ(圧
力)によってワイヤが変形して、交差するワイヤ同士が
接触する場合がある。また、LEDチップの正極側電極
に接続されるワイヤと負極側電極に接続されるワイヤが
交差しない状態で装架されても、図8に示すように、1
個のLEDチップ101の正極側電極102に接続され
るワイヤw1(正極側電極102と配線パターン111
a間を接続するワイヤw1)と負極側電極103に接続
されるワイヤw2(負極側電極103とに配線パターン
111b間を接続するワイヤw2)の装架方向(電極か
ら配線パターンへ向かうワイヤの方向)が同一方向であ
る場合には、ワイヤw1とワイヤw2の両者が略平行に
配置されている部分P1で前記のLEDチップに樹脂被
覆層を成形する作業でのワイヤの変形により、短絡を生
じてしまう場合がある。
もので、面発光素子の電極と配線パターン間を接続する
ワイヤ同士の短絡を防止し得る面発光素子モジュール用
の回路基板を提供することを目的としている。
発光素子の電極(正極側電極、負極側電極)位置を基準
に、ワイヤの短絡が生じるワイヤの装架状態が排除され
るように、回路基板上の配線パターンのパターン設計を
行ったものである。すなわち、本発明は以下の特徴を有
している。 (1)複数の面発光素子が二次元的に並べられてフェー
スアップ実装された面発光素子モジュール用の回路基板
であって、基板の素子実装面に形成され、面発光素子の
電極とワイヤボンディングによって接続される配線パタ
ーンが、面発光素子の正極側電極に接続されるワイヤと
負極側電極に接続されるワイヤとが交差せず、かつ、両
ワイヤの装架方向が同一方向にならないように、パター
ン設計されていることを特徴とする面発光素子モジュー
ル用の回路基板。 (2)面発光素子モジュールは面発光素子が樹脂被覆層
で覆われたものであり、当該回路基板は、実装された面
発光素子の電極と配線パターン間がワイヤボンディング
された状態で前記樹脂被覆層を成形するためのインサー
ト成形に供されるものである上記(1)記載の面発光素
子モジュール用の回路基板。 (3)基板の面発光素子が実装される位置の周辺には、
上記インサート成形時に、成形用金型の面発光素子実装
側のキャビティーに流入する樹脂が当該キャビティーを
充填後に基板の裏面側に逃がされるようにするための、
貫通孔が形成されている上記(2)記載の面発光素子モ
ジュール用の回路基板。 (4)面発光素子がGaN系半導体結晶を用いた青色系
LEDである上記(1)〜(3)のいずれかに記載の面
発光素子モジュール用の回路基板。
路基板上の2次元的に並べられてフェースアップ実装さ
れる面発光素子であり、面発光ダイオード(LED)お
よび面発光レーザのいずれも包含する。
ール用回路基板の一具体例を用いて作製された青色系L
EDモジュールの要部を示した平面図である。回路基板
1の素子搭載面1aに形成された配線パターン4A〜4
Cは、フェースアップ実装される青色系LEDチップ
2、3が搭載される位置に対応して設けられており、フ
ェースアップ実装された青色系LEDチップ2、3の素
子上面に設けられている電極と配線パターン4A〜4C
とがワイヤボンディング(ワイヤ6a〜6d)で接続さ
れている。なお、図は2個の青色系LEDチップ(LE
Dチップ2、3)とかかるチップに対応して設けられた
3個の配線パターン(配線パターン4A〜4C)しか示
していないが、実際には、基板の他の領域には、さらに
複数個のLEDチップが実装されるので、それらに対応
する配線パターンが形成されている。また、基板の他の
領域には、駆動用IC等の他の電子部品類(図示せず)
等が実装されている。
2、3間に略直線状のパターンに形成され、一方の端部
のボンディングパッド5aとLEDチップ2の正極側電
極2A間がワイヤボンドされ(ワイヤ6aを介して接続
され)、他方の端部のボンディングパッド5bとLED
チップ3の負極側電極3B間がワイヤボンドされている
(ワイヤ6bを介して接続されている)。また、配線パ
ターン4Bは、紙面上の上位置からLEDチップ2の配
線パターン4Aと相対する側とは反対側の側部を通っ
て、その一端のボンディングパッド5cが配線パターン
4Aと直交する方向からLEDチップ2の負極側電極2
Bに近接するパターンに形成され、該ボンディングパッ
ド5cとLEDチップ2の負極側電極2B間がワイヤボ
ンドされている(ワイヤ6cを介して接続されてい
る)。また、配線パターン4Cは、紙面上の下位置から
LEDチップ3の配線パターン4Aと相対する側とは反
対側の側部を通って、その一端のボンディングパッド5
dが配線パターン4Aと直交する方向からLEDチップ
3の正極側電極3Aに近接するパターンに形成され、該
ボンディングパッド5dとLEDチップ3の正極側電極
3A間がワイヤボンドされている(ワイヤ6dを介して
接続されている)。すなわち、上記配線パターン4A〜
4Cは、LEDチップ2、3の各々における正極側電極
(2A、3A)に接続されるワイヤ(6a、6d)と負
極側電極(3A、3B)に接続されるワイヤ(6c、6
b)とが交差せず、かつ、両ワイヤの装架方向(電極か
ら配線パターンへ向かうワイヤの方向)が略90°異な
る方向となるように、ボンディングパッドの配置する位
置を決めて、パターン設計されている。ここでの「正極
側電極に接続されるワイヤと負極電極に接続されるワイ
ヤの装架方向が略90°異なる方向」とは、両ワイヤの
装架方向に対応させた直線を交差させたときの交差角度
が略90°であることを意味している。
も、各チップに対応して設けた配線パターンは、上記L
EDチップ2、3に対する配線パターン4A〜4Cと同
様に、チップの正極側電極に接続されるワイヤと負極側
電極に接続されるワイヤが交差せず、かつ、両ワイヤの
装架方向が略90°異なるように、ボンディングパッド
の配置する位置を決めて、パターン設計されている。特
に、本例の回路基板においては、モジュールの生産性を
向上させる観点から、全てのLEDチップに対して行わ
れるワイヤボンディングのワイヤボンド方向が、上記L
EDチップ2、3におけるワイヤボンディングのそれと
一致し、基板上でのワイヤボンディング作業をワイヤボ
ンド方向が異なる2つのワイヤボンディング作業のみで
行われるように、配線パターンのパターンを設計してい
る。
発光素子モジュール用の回路基板は、素子搭載面(実装
面)に設けられる複数の配線パターンのそれぞれについ
て、対応する面発光素子の正極側電極との間に接続され
るワイヤと負極側電極との間に接続されるワイヤが交差
せず、しかも、両ワイヤの装架方向が同一方向となるこ
とを避けて(図1の例では両ワイヤの装架方向の相違角
度を略90°に設定)、そのボンディングパッドの配置
する位置を決めて、パターン設計している。なお、図4
に示すように、1個のLEDチップ2の正極側電極2A
に接続するワイヤ6eと負極側電極2Bに接続するワイ
ヤ6fの装架方向が互いに180°反対の方向となるよ
うにして、両ワイヤ6e、6fの間に略平行に配置され
る部分P2を生じても、この部分はワイヤの根元からの
極わずかの長さの部分であり、ワイヤの変形による短絡
が生じることはない。つまり、かかるワイヤの装架状態
となるように、配線パターン4D、4Eが設計された回
路基板も、本発明の回路基板に含まれる。
のパターン設計は、例えば、以下のようにして行う。図
2に示すように、基板上の面発光素子(チップ)を搭載
する予定位置毎に、そこに搭載した面発光素子(チッ
プ)20の正極側電極21および負極側電極22のいず
れか一方の電極に接続するワイヤW1のワイヤボンド方
向(配線パターンへのワイヤの装架方向)を定めたとき
に、当該一方の電極と他方の電極との離間距離、ワイヤ
の線径等を考慮し、当該一方の電極に接続するワイヤW
1のワイヤボンド方向を基準にその両側にそれぞれ禁止
角θを定め、かかる禁止角θで規定される領域Eに他方
の電極に接続されるワイヤW2が進入しないように、他
方の電極に接続するワイヤW2のワイヤボンド方向(配
線パターンへのワイヤの装架方向)を定め、各面発光素
子の接続対象である配線パターンのパターンの設計を行
う。すなわち、上記の禁止角θを定めて配線パターンの
パターン設計を行うことにより、面発光素子20の正極
側電極21に接続されるワイヤと負極側電極22に接続
されるワイヤとが交差せず、しかも、略平行に配置する
部分を生じない、装架状態となり、互いに近接して配置
される部分が生じるのを防止できる。
面発光素子の正極側電極と負極側電極の離間距離(電極
の中心間の最短距離)は概ね100〜250μm程度で
あり、また、ワイヤボンディングに用いるワイヤの線径
は20〜30μm程度であることから、通常、上記の禁
止角θは0°<θ≦45°の範囲に設定される。禁止角
θをこの範囲に設定することで、各面発光素子の正極側
電極に接続されるワイヤと負極側電極に接続されるワイ
ヤが交差せず、かつ、両ワイヤの装架方向が同一方向と
ならない装架状態が実現される、回路基板を得ることが
できる。
チップの正極側電極に接続されるワイヤと負極側電極に
接続されるワイヤの装架方向が略90°異なるように、
各配線パターンのパターン設計を行ったものであるが、
基板に実装された複数の面発光素子の各々の正極側電極
に接続されるワイヤと負極側電極に接続されるワイヤの
装架方向(ワイヤボンド方向)の相違角度は素子毎に異
ならせてもよい。
の基材となる基板としては、アルミ基板、ガラスエポキ
シ基板、セラミック基板、鉄や銅等からなる金属べース
基板、等を用いることができる。また、上記基板の面発
光素子を実装する面に設ける配線パターンには、金、
銀、銅、ニッケル、コバルト等の各種金属またはこれら
を主成分とする各種合金を用いることができる。配線パ
ターンの厚みは15〜40μm程度である。また、配線
パターンの端部、すなわち、ボンディングパッドは、ワ
イヤボンディング時のワイヤの接続信頼性を向上させる
ために、通常、配線パターン上にニッケルメッキ層等か
らなる下地層を形成し、該下地層上に金メッキ層を形成
して構成される。金メッキ層の厚みは一般に0.05〜
0.5μm程度であり、下地層の厚みは一般に3〜15
μm程度である。金メッキ層、ニッケルメッキ層は電解
メッキまたは無電解メッキによって形成される。
法、CVD法、真空蒸着法、メッキ、等を用いて、基板
面に金属層を形成した後、当該金属層を部分的にエッチ
ング除去して、所望のパターンにパターニングする、所
謂、サブトラクティブ法によって形成される。また、配
線金属を直接パターン状に形成するアディティブ法、セ
ミアディティブ法によって配線パターンを形成してもよ
い。
ト)は、平面ダイボンダー等のLEDチップのダイボン
ド装置として一般的に知られているダイボンド装置が使
用される。基板への面発光素子(チップ)のダイボンド
形態としては、Au−Si、等を用いた共晶接合、Sn
−Pb等を用いた半田接合、または、Ag粉入り導電性
エポキシ樹脂組成物、非導電性エポキシ樹脂組成物、シ
リコン系樹脂組成物等を用いた樹脂接合等が用いられ
る。
(ボンディングパッド)間のワイヤボンディングに用い
るワイヤとしては、金線、アルミニウム線等が使用され
る。ワイヤボンディング方法としては、熱圧着ボンディ
ング方法、超音波ボンディング方法、熱圧着・超音波併
用ボンディング法等が使用される。
素子モジュールの形態に応じて異なるが、一般に、
(縦:10〜200mm)×(横:10〜200mm)
×(厚み:0.5〜2mm)程度の大きさであり、実装
する面発光素子の数は一般に1〜200個程度である。
また、回路基板上において複数の面発光素子が二次元的
に並べられるが、その並べ方はマトリクス状等の一定の
規則性をもった並べ方でも、不規則な並べ方であっても
よい。
形した態様の面発光素子モジュールを得る場合、本発明
の回路基板は、面発光素子が実装され、面発光素子の電
極と配線パターン間がワイヤボンディングされた状態
で、成形用金型内に配置されてインサート成形に供され
る。かかるインサート成形は、図3に示す、本件出願人
が特許第2739279号で提案した、成形用金型50
の注入ゲート51を面発光素子実装側のキャビティー5
2に近接する側の基板面(回路基板1の基板面1a)に
向けて設け、該ゲート51から注入される成形用樹脂5
3の流れを基板面に一旦衝突させた後に、面発光素子実
装側のキャビティー52に流入させる成形方法で行うの
が好ましく、特に、この際、回路基板1の面発光素子の
搭載位置の周辺部に、面発光素子実装側のキャビティー
52を充填した後の樹脂が、回路基板1の裏面側(面発
光素子実装側とは反対側)に逃がされるように、当該樹
脂を逃がすための貫通孔54を形成し、金型の基板裏面
側には上記貫通孔54を通って流れてくる樹脂が流れ込
むキャビティー55を設けておくのがより好ましい。か
かる好ましい態様であれば、面発光素子実装側のキャビ
ティー内における樹脂の流れによる圧力が緩和され、ワ
イヤの短絡をより確実に防止することがきる。また、か
かるインサート成形前に本件出願人の特許第26681
40号で提案した軟質樹脂層(ヤング率が30kg/m
m2以下(好ましくは1〜10kg/mm2)の透明樹脂
であって、例えば、シリコーン樹脂、ポリ−4−メチル
ペンテン、ウレタン樹脂、アクリル系樹脂、ポリオレフ
ィン、ゴム系ポリマ等の樹脂液を塗工または流形方式で
形成したもの)で面発光素子の電極および該電極と配線
パターン間に装架されたワイヤを覆っておけば、ワイヤ
の短絡を更に高いレベルで防止することができる。
説明する。 (実施例1)素子寸法が縦:340μm×横:340μ
m×厚み:90μmで、上面に正極側電極(面積:0.
00785mm2)と負極側電極(面積:0.01345
6mm2)が240μmの間隔を空けて配置された構造
の青色系LEDチップ(GaN系発光素子)を用意し
た。一方、回路基板用のベース基板としてアルミ基板
(縦65mm×横65mm×厚み1mm)を用意し、当
該アルミ基板の一方の面に、上記の青色系LEDチップ
56個を8mmの間隔でマトリクス状に並べて搭載する
位置を定め、これに対応させて、複数の配線パターン
(材質:銅)を形成した。各配線パターンは、全ての搭
載するチップにおいて正極側電極に接続されるワイヤと
負極側電極に接続されるワイヤが交差せず、両ワイヤの
装架方向(ワイヤボンド方向)が略90°異なるよう
に、その端部のボンディングパッドを対応するチップの
近傍に位置させた。なお、各パターンのパターン幅は
0.5mm〜1mmの範囲、厚みは35mmに調整し
た。また、後述のワイヤボンディング作業の後に行うチ
ップに樹脂被覆層(レンズ層)を成形する成形工程で樹
脂を基板裏面に逃がすための貫通孔(孔面積:2.2μ
m2)をチップの両側に1個づつ形成した。
系LEDチップ(GaN系発光素子)を上記回路基板の
基板面の予定の搭載位置にダイボンド(非導電性エポキ
シ樹脂組成物を介して接合)した後、熱圧着・超音波併
用方式のワイヤボンディング装置を用いて、各青色系L
EDチップ(GaN系発光素子)の電極と配線パターン
のボンディングパッド間に金ワイヤ(線径:30μm
(φ))を接続した。
被覆層(レンズ層)で被覆するために、さらに以下のイ
ンサート成形を行った。図3に示した成形用金型、すな
わち、2つの砲弾型キャビティーの間に注入ゲートを位
置させ、注入ゲートの先端をインサートされるモジュー
ルの回路基板の基板面に向かう構成とした上型と、前記
キャビティーを充填した後、モジュールの回路基板に形
成した貫通孔を通って回路基板の裏面側に逃がされる樹
脂を受承するキャビティーが形成された下型とからなる
成形用金型を用い、当該金型内に上記モジュールを配置
し、上記注入ゲートから、押出機の出口圧力を181P
aにしてポリカーボネート樹脂を注入し、モジュールの
各青色系LEDチップに砲弾型の樹脂被覆層(レンズ
層)を成形し、目的の面発光素子モジュール(LED照
明具)を完成させた。
ールにおけるボンディングワイヤの短絡をテスターで調
べたところ、ワイヤの短絡は一切生じていなかった。
明の面発光素子モジュール用の回路基板によれば、面発
光素子の電極と配線パターン間を接続するワイヤ同士の
短絡を確実に防止でき、信頼性の高い面発光素子モジュ
ールを得ることができる。
ルの要部平面図である。
ーン設計手順を説明する図である。
による樹脂被覆層で覆われた構造の面発光素子モジュー
ルを得る際の好適な成形方法を示した図である。
を示した要部平面図である。ている。
ンプの斜視図である。
イボンダーでマウント(ダイボンド)された状態を示し
た図である。
の電極と回路基板の配線パターン間の短絡を生じやすい
ワイヤの装架状態の一例を示している。
の電極と回路基板の配線パターン間の短絡を生じやすい
ワイヤの装架状態の他の例を示している。
Claims (4)
- 【請求項1】 複数の面発光素子が二次元的に並べられ
てフェースアップ実装された面発光素子モジュール用の
回路基板であって、基板の素子実装面に形成され、面発
光素子の電極とワイヤボンディングによって接続される
配線パターンが、面発光素子の正極側電極に接続される
ワイヤと負極側電極に接続されるワイヤとが交差せず、
かつ、両ワイヤの装架方向が同一方向にならないよう
に、パターン設計されていることを特徴とする面発光素
子モジュール用の回路基板。 - 【請求項2】 面発光素子モジュールは面発光素子が樹
脂被覆層で覆われたものであり、当該回路基板は、実装
された面発光素子の電極と配線パターン間がワイヤボン
ディングされた状態で前記樹脂被覆層を成形するための
インサート成形に供されるものである請求項1記載の面
発光素子モジュール用の回路基板。 - 【請求項3】 基板の面発光素子が実装される位置の周
辺には、上記インサート成形時に、成形用金型の面発光
素子実装側のキャビティーに流入する樹脂が当該キャビ
ティーを充填後に基板の裏面側に逃がされるようにする
ための、貫通孔が形成されている請求項2記載の面発光
素子モジュール用の回路基板。 - 【請求項4】 面発光素子がGaN系半導体結晶を用い
た青色系LEDである請求項1〜3のいずれかに記載の
面発光素子モジュール用の回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000214313A JP2002033522A (ja) | 2000-07-14 | 2000-07-14 | 面発光素子モジュール用の回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000214313A JP2002033522A (ja) | 2000-07-14 | 2000-07-14 | 面発光素子モジュール用の回路基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002033522A true JP2002033522A (ja) | 2002-01-31 |
Family
ID=18709911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000214313A Pending JP2002033522A (ja) | 2000-07-14 | 2000-07-14 | 面発光素子モジュール用の回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002033522A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006041380A (ja) * | 2004-07-29 | 2006-02-09 | Nippon Leiz Co Ltd | 光源装置 |
JP2007180326A (ja) * | 2005-12-28 | 2007-07-12 | Showa Denko Kk | 発光装置 |
JP2008159659A (ja) * | 2006-12-21 | 2008-07-10 | Showa Denko Kk | 発光装置および表示装置 |
JP2008258336A (ja) * | 2007-04-04 | 2008-10-23 | Toyoda Gosei Co Ltd | 発光装置 |
JP2008277561A (ja) * | 2007-04-27 | 2008-11-13 | Toshiba Lighting & Technology Corp | 照明装置 |
JP2009501431A (ja) * | 2005-07-15 | 2009-01-15 | パナソニック株式会社 | 発光モジュール及びこれに用いる実装基板 |
JP2011187660A (ja) * | 2010-03-08 | 2011-09-22 | Hiroshi Ninomiya | ベアチップ実装面発光体及びその製造方法 |
JP2011187661A (ja) * | 2010-03-08 | 2011-09-22 | Hiroshi Ninomiya | ベアチップ実装面発光体及びその製造方法 |
JP2012216764A (ja) * | 2011-03-25 | 2012-11-08 | Sharp Corp | 発光装置、照明装置、および表示装置 |
JP2014067816A (ja) * | 2012-09-25 | 2014-04-17 | Toyoda Gosei Co Ltd | 発光装置 |
JP2014216436A (ja) * | 2013-04-24 | 2014-11-17 | 東芝ライテック株式会社 | 照明装置 |
JP2018060932A (ja) * | 2016-10-06 | 2018-04-12 | ローム株式会社 | Ledパッケージ |
-
2000
- 2000-07-14 JP JP2000214313A patent/JP2002033522A/ja active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006041380A (ja) * | 2004-07-29 | 2006-02-09 | Nippon Leiz Co Ltd | 光源装置 |
EP1908124B1 (en) * | 2005-07-15 | 2015-06-24 | Panasonic Intellectual Property Management Co., Ltd. | Light-emitting module and corresponding circuit board |
JP2009501431A (ja) * | 2005-07-15 | 2009-01-15 | パナソニック株式会社 | 発光モジュール及びこれに用いる実装基板 |
JP2007180326A (ja) * | 2005-12-28 | 2007-07-12 | Showa Denko Kk | 発光装置 |
JP2008159659A (ja) * | 2006-12-21 | 2008-07-10 | Showa Denko Kk | 発光装置および表示装置 |
JP2008258336A (ja) * | 2007-04-04 | 2008-10-23 | Toyoda Gosei Co Ltd | 発光装置 |
JP2008277561A (ja) * | 2007-04-27 | 2008-11-13 | Toshiba Lighting & Technology Corp | 照明装置 |
JP2011187660A (ja) * | 2010-03-08 | 2011-09-22 | Hiroshi Ninomiya | ベアチップ実装面発光体及びその製造方法 |
JP2011187661A (ja) * | 2010-03-08 | 2011-09-22 | Hiroshi Ninomiya | ベアチップ実装面発光体及びその製造方法 |
JP2012216764A (ja) * | 2011-03-25 | 2012-11-08 | Sharp Corp | 発光装置、照明装置、および表示装置 |
JP2014067816A (ja) * | 2012-09-25 | 2014-04-17 | Toyoda Gosei Co Ltd | 発光装置 |
JP2014216436A (ja) * | 2013-04-24 | 2014-11-17 | 東芝ライテック株式会社 | 照明装置 |
JP2018060932A (ja) * | 2016-10-06 | 2018-04-12 | ローム株式会社 | Ledパッケージ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3227295B2 (ja) | 発光ダイオードの製造方法 | |
US6730533B2 (en) | Plastic packaging of LED arrays | |
US6562643B2 (en) | Packaging types of light-emitting diode | |
US5311407A (en) | Printed circuit based for mounted semiconductors and other electronic components | |
US6828173B2 (en) | Semiconductor device including edge bond pads and methods | |
US6660558B1 (en) | Semiconductor package with molded flash | |
US9123869B2 (en) | Semiconductor device with a light emitting semiconductor die | |
US20120021541A1 (en) | Light emitting device and method of fabricating the same | |
JP2003218398A (ja) | 表面実装型発光ダイオード及びその製造方法 | |
TW200828523A (en) | Multi-component package with both top and bottom side connection pads for three-dimensional packaging | |
JP2003017518A (ja) | 混成集積回路装置の製造方法 | |
US20030020126A1 (en) | Lighting device | |
JP2002033522A (ja) | 面発光素子モジュール用の回路基板 | |
TWM558999U (zh) | 發光封裝元件 | |
KR100610275B1 (ko) | 고출력 발광 다이오드 패키지 및 그 제조방법 | |
EP2639841A1 (en) | Light-emitting device, and method for manufacturing circuit board | |
US6242280B1 (en) | Method of interconnecting an electronic device | |
JP5912471B2 (ja) | 半導体デバイス | |
JP2022168143A (ja) | 半導体装置用基板、および半導体装置 | |
US9117941B2 (en) | LED package and method of the same | |
KR100258606B1 (ko) | Pcb 기판 형성방법 및 그를 이용한 bga 반도체 패키지 구조 | |
KR20030050665A (ko) | 적층 칩 패키지와 그 제조 방법 | |
JPH09129779A (ja) | 超微細電導極を有する半導体パッケージ | |
KR100852100B1 (ko) | 초박형 표면실장 led 패키지 및 그 제조방법 | |
JP2001024033A (ja) | 半導体素子実装用テープ、半導体装置及びそれらの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050930 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080804 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080819 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080929 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081111 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090310 |