JP2001507170A - 直接接触ダイ装着 - Google Patents

直接接触ダイ装着

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Abstract

(57)【要約】 半導体ダイ(22)が複数の弾発性を有するクランプ部材(26a−d)によってトランジスタパッケージ(20)に装着されており、前記クランプ部材は一端において半導体ダイの頂面(19)に、他端において、トランジスタパッケージのエミッタ、コレクタ、あるいはベースのリードフレーム(32、34)に結合されている。クランプ部材の形状と成分とは、ダイの底面が、例えば装着フランジあるいは非導体基板(30)のようなトランジスタパッケージのダイ装着領域と概ね均一で一定の接触を行い、その接触を概ね保持するようにさせる弾発力を提供する。クランプ部材は導電性であることが好ましく、ダイのそれぞれのトランジスタセル位置から、クランプ部材が接合されているそれぞれのリードフレームまで電流を導くことが可能である。

Description

【発明の詳細な説明】 直接接触ダイ装着 発明の分野 本発明はトランジスタのパッケージに半導体ダイを装着する方法と装置とに関 する。背景技術 一般に、1個以上のトランジスタセル(すなわち「チップ」)が例えばシリコンの ような導体のダイに形成され、該ダイは次いで、トランジスタ「パッケージ」の一 部として装着フランジに装着される。特に、導体のダイはフランジに直接に装着 されるか、あるいは中間層として作用する例えば酸化ベリリウムのようなフラン ジの頂部にある非導体の基板に装着される。いずれの場合においても、ダイを各 フランジあるいは基板に装着するのに、例えばはんだ、金属を充填したエポキシ 、あるいはガラスのような「ダイ結合」材料が使用される。トランジスタの故障率 はトランジスタの活性領域あるいは接続部の温度に比例するので、パワートラン ジスタの実装における最重要な問題の一つは熱伝導性能である。そのため、その 上に複数のトランジスタが形成されたダイが、例えばフランジを介して装着した 熱だめに容易に伝熱するようにするために、ダイと熱だめとの間のダイ接合境界 面は熱抵抗が低くなければならない。したがって、ダイをパッケージに装着する ために使用される結合材料は機械的な支持性を提供することに加えて高い熱伝導 率を有していなければならない。 これらの材料の中で最も一般的なものはエポキシであり、低周波数のDCトラ ンジスタ用に使用されている。しかしながら、エポキシは熱伝導性が劣る材料で あり、例えば、RFパワートランジスタ素子のような高周波数の用途には使用さ れない。その代わりに、そのような素子には硬質のはんだが使用されている。硬 質のはんだは比較的低温で溶解する合金であって、高度の強度と、比較的高い熱 伝導率とを有し、熱による故障が概ね無く、塑性変形するのでなくむしろ弾力変 形する。ダイをパッケージに装着するために使用される多数の諸々の硬質はんだ があるものの、363℃の共晶溶融温度を有する金とシリコンの合金が高周波数 用に最も広範に使用されている。 特に、図1に示すように、パッケージは410℃まで加熱され、次いでダイは 真空工具によりパッケージのダイ装着領域(すなわち、装着フランジあるいは非 導体の基板上)に位置され、十分溶融されるまで前記領域の面に対して手作業で 洗浄される。しかしながら、この技術に関わる顕著な問題はダイが比較的高い温 度に露出されることである。特に、金とシリコンとの共晶合金を結合媒体として 使用することにより、該金とシリコンとの共晶合金は塑性変形性能が欠如するた め冷却したとき、あるいは当該素子のパワーサイクリングの時点で顕著な応力が 発生する可能性がある。これらの熱作用によって、もしも発生した応力がシリコ ンの極限強度を上回るとすれば亀裂が発生する可能性がある。この応力に対処す るために、複雑で、かつ高価な材料や工程を使用する必要がある。更に、高い処 理温度によって起因する熱作用を最小とするために、半導体のダイを囲む材料は 、ダイの熱膨張係数に相合する熱膨張係数を有する必要があり、それが使用可能 な材料の選択に大きな制限を加える。 例えば、図2を参照すれば、シールをしていない従来技術によるパワートラン ジスタパッケージ10は装着されたシリコンダイ12から放散した熱を熱だめ( 図示せず)まで導くために使用される電導性の装着フランジ14を含む。フラン ジ14が適正に機能するために、該フランジは概ねシリコンのそれと等しい熱膨 張係数(すなわち、2.6X10-6/℃)を有する必要がある。7.0X10-6 /℃の熱膨張係数を有している銅−タングステンの合金(15%Cu)が、熱膨 張係数が比較的低いためこの目的に対して広範囲に使用されている。この銅−タ ングステン合金は熱伝導率が比較的高い(178W/m−K)ものの、銅−タン グステン合金(15%Cu)のフランジを、例えば純銅のようなより高熱伝導率 の金属からなるフランジと取り替えることが望ましい。しかしながら、純銅はシ リコンの6倍という熱膨張係数(16.5X10-6/℃)を有しているので、金 −シリコン共晶合金結合に対して要求される比較的高い温度においてチップが処 理される場合、実用的には使用出来ない。 同様に、たとえ、中間基板16がシリコンダイ12をフランジ14から電気的 に絶縁するために使用される場合であっても、基板16はシリコンのそれに近似 の熱膨張係数を有する必要がある。また、最小のキャパシタンスとコンダクタン スで良好な電気絶縁性を提供する必要がある。8.0X10-6/℃の熱膨張係数 を有する酸化べリリウム(BeO)が、前述の要件を満たし、例えばコスト以外 は全体的に最良の特性を有している例えば工業用ダイアモンドと比較して可成り 安価であるため、この目的に対して広く使用されている。しかしながら、ダイ結 合性に対する要件のために課せられる熱伝導率と熱膨張性上の制限により、それ ら以外は有利であるその他の基板材料の使用を制限する。 従って、比較的低温で実行可能な、基板への半導体ダイの実装の代替的な方法 を提供することが望ましい。発明の要約 本発明は温度には関係無く直接接触したダイを実装する方法を使用することに より従来技術の問題と欠点とを克服する。特に、本発明の全体的な局面によれば 、パワートランジスタパッケージのダイ装着領域に半導体ダイを装着するために 複数の弾発性のクランプ部材が使用される。 好適実施例においては、クランプ部材は一端において半導体ダイの頂面に結合 され、他端において、例えばエミッタ、コレクタあるいはベースリードフレーム のような安定した面に結合される。クランプ部材の形状と成分とが、ダイが例え ば装着フランジあるいは非導体の基板のようなトランジスタパッケージのダイ装 着領域とダイの底面が概ね均一で一定の接触を行い、かつその接触を保つように させる弾発力を提供する。クランプ部材は電導性であることが好ましく、ダイの 各トランジスタセルの位置から、クランプ部材が結合されている各リードフレー ムに電流を導くことが可能である。 当該技術分野の専門家には明らかなように、本発明のその他の、更に別の目的 や利点が以下に明らかとなる。図面の簡単な説明 図面は本発明の好適実施例の構成と効用との双方を示す。 図1は半導体ダイをトランジスタパッケージ基板に実装するための従来技術に よる共晶合金の結合方法を示す側面図、 図2は従来技術による(非シールの)パワートランジスタパッケージの斜視図 、 図3は本発明による直接接触ダイ装着を採用したパワートランジスタパッケー ジの第1の好適実施例の斜視図、 図4は本発明によるパワートランジスタパッケージの第2の好適実施例の斜視 図、 図5は本発明による直接接触ダイ装着を採用したパワートランジスタパッケー ジの第3の好適実施例の斜視図である。好適実施例の詳細説明 図3を参照すれば、パワートランジスタパッケージ20は、第1と、第2と、 第3と、第4のクランプ部材26a−dによって装着フランジ30の頂面28に 装着されたシリコンダイ22を含む。特に、シリコンダイ22の底面(図3には 示されていない)はフランジ30の頂面と概ね均一に接触している。更に、シリ コンダイ22の底面とフランジ30の頂面28は各々酸化を防止するために金メ ッキすればよいが、シリコンダイ22はフランジ30に共晶結合されないので金 メッキは必要でなく、そのためパワートランジスタパッケージ20を製造するた めの比較的安価な方法を提供する。 長方形ウインドウ21を有する長方形のセラミックの基板24がフランジ30 の頂面28に適切に、すなわちウインドウ21がダイ装着領域を囲む当該技術分 野において周知の技術を利用して結合される。セラミックの基板24は例えばア ルミナのような電気的に絶縁性であるが、熱伝導性である材料から構成すること が好ましい。また、入力(すなわちエミッタあるいはベース)および出力(すな わちコレクタ)のリードフレーム32、34がそれぞれ対向する縁部27、29 において金コーテイング部25に共晶結合される当該技術分野において周知の技 術を使用して金コーテイング25が基板24の頂面23の対向する縁部27、2 9に付与される。 本発明によれば、各クランプ部材26a−dはシリコンダイ22を所定位置に 支持し、かつ保持する。特に、第1と第2のクランプ部材26a−bのそれぞれ の第1の端部は(例えば周知の超音波ワイヤ結合技術を使用することにより)、入 力リードフレーム34の対応する「固定点」31a−bに結合され、第3と第4の クランプ部材26c−dのそれぞれの第1の端部は出力リードフレーム32の対 応する固定点31c−dに結合される。クランプ部材26a−dのそれぞれの第 2の端部はシリコンダイ22の頂面19における対応する固定点33a−dに結 合される。 クランプ部材26a−dは、シリコンダイ22の底面をフランジ30の頂面と 常に接触した状態で安定化させ、かつ保持するに十分弾発的であるように適切な 材料(例えば、アルミニュームあるいは金あるいはアルミニューム合金)から作 ることが好ましい。更に、クランプ部材26a−dの選定した長さと曲げ度とは 、各々がシリコンダイ22の頂面19に亘って対称的に位置することが好ましい それぞれの固定点33a−dに対して概ね均等な量の圧力を加えるような形状と されることが好ましい。このようにして、フランジ30の頂面28によってシリ コンダイ22の底面に加えられる力は概ね均等に分配される。 クランプ部材26a−dは、第1の端部が入力(すなわちエミッタあるいはベ ース)リードフレーム34に結合されている第1と第2のクランプ部材26a− bのそれぞれの第2の端部がシリコンダイ22の各トランジスタセルの対応する 入力(すなわちエミッタあるいはベース)リード(図示せず)に位置する固定点 33a−bに結合可能である。同様に、第1の端部を出力(すなわちエミッタあ るいはベース)のリードフレーム32に結合した第3と第4のクランプ部材26 c−dのそれぞれ第2の端部がシリコンダイ22の各トランジスタセルの対応す る出力(すなわちコレクタ)のリード(図示せず)に位置する固定点33c−d に結合可能である。このように、クランプ部材はダイ22の1個以上のトランジ スタセル(図示せず)を各リードフレーム32、34に電気的に接続するという 別の機能を有利に提供しうる。 図4を参照すれば、第2の好適なパワートランジスタパッケージ40は、当該 技術分野で周知の技術を使用して、装着フランジ50に適切に結合された長方形 のセラミック基板42に装着されたシリコンダイ41を含む。セラミック基板4 2も例えばアルミナのように電気絶縁性であるが、熱伝導性のセラミック材料か ら構成されることが好ましい。 図3に示すパッケージ20のクランプ部材26a−dと同じ要領で、パッケー ジ40のシリコンダイ41が複数のクランプ部材46a−dによって基板42の 頂面48に固定され、シリコンダイ41の底面(図4には示さず)を安定化させ 、かつ押圧して基板42の頂面48と概ね均一に、かつ一定して接触させる。特 に、第1と第2のクランプ部材46a−bのそれぞれ第1の端部は(例えば、周 知の超音波ワイヤ結合技術を使用して)入力リードフレーム44の対応する固定 点43a−bに結合され、第3と第4のクランプ部材46c−dのそれぞれ第1 の端部はそれぞれ、出力リードフレーム47の対応する固定点43c−dに結合 される。クランプ部材46a−dのそれぞれ第2の端部はシリコンダイ41の頂 面39の対応する固定点45a−dに結合されている。 当該技術分野の専門家には明らかなように、クランプ部材46a−dは図3に 示すパッケージ20のクランプ部材26a−dと、形状、材質、熱伝導性、等に 関して同じ好ましい特性を有している。また、当該技術分野の専門家には明らか なように、本発明の利点は、ダイ41と熱膨張係数を適合させることはもはや要 件でなくなつているので(すなわち、基板42に対するダイ41の共晶結合は無 い)少しも高価でない(かつ、少しも有毒でない)材料から作ることが可能であ ることである。 図5を参照すれば、第3の好適なパワートランジスタパッケージ60は当該技 術分野で周知の技術を使用して、装着フランジ70に適切に結合された長方形の セラミック基板62に装着したシリコンダイ61を含む。セラミック基板62も また、例えばアルミナのように電気絶縁性であるが熱伝導性の材料から構成する ことが好ましい。 図3と図4とにそれぞれ示すパッケージ20および40と同様に、パッケージ 60のシリコンダイ61は複数のクランプ部材66a−hによって基板62の頂 面57に固定されており、該クランプ部材はシリコンダイ61の底面(図5には 図示せず)を安定化させ、かつ押圧してセラミック基板62の頂面57と概ね均 一、かつ一定に接触させている。特に、第1と第2のクランプ部材66a−bの それぞれ第1の端部は(例えば、周知の超音波ワイヤ結合技術を使用して)入力リ ードフレーム64の対応する固定点63a−bに結合され、第3と第4のクラン プ部材63c−dのそれぞれ第1の端部は出力リードフレーム67の対応する固 定用点63c−dに結合されている。 更に、第5と第6のクランプ部材66e−fのそれぞれ第1の端部は別の(例 えば接地出力の)リードフレーム71の対応する固定点63e−fに結合され、 第7と第8のクランプ部材66g−hのそれぞれ第1の端部は更に別の出力リー ドフレーム72の対応する固定点63g−hに結合されている。第8のクランプ 部材66a−hのそれぞれの第2の端部はシリコンダイ61の頂面59の対応す る固定点65a−hに結合されている。 第8のクランプ部材66a−hはまた、選定された長さと円弧とを有し、基板 62の頂面57と一定の接触をするよう半導体のダイ61の底面を安定させ、か つ押圧するに十分弾発的である(例えばアルミニュームあるいは金あるいはアル ミニューム合金のような)材料から作られることが好ましい。図3と図4に示す 好適実施例と同様に、クランプ部材66a−hの長さと円弧とは、対応する固定 用点65a−hに等量の圧力を加え、したがって、基板62の頂面57によって 半導体のダイ61の底面に加えられる力が均等に分配されるように選定されるこ とが好ましい。また、前述の好適実施例と同様に、クランプ部材66a−hは導 電性であってダイ62の各固定点65a−hからリードフレーム64、67、7 1および72の対応する固定点63a−hまで電流を導くことが可能であること が好ましい。 このように、半導体ダイをトランジスタパッケージに結合する改良された方法 と装置とを開示してきた。本発明の好適実施例と適用とを図示し、かつ説明して きたが、当該技術分野の専門家には本明細書で示した本発明の概念から逸脱する ことなく多くの修正が可能なことが明らかである。従って、本発明は請求の範囲 に記載の精神を除いては限定されるべきでない。
【手続補正書】特許法第184条の4第4項 【提出日】平成10年6月9日(1998.6.9) 【補正内容】 請求の範囲 16.頂面を有する基板と、 前記基板の頂面に位置した底面と、頂面とを有する半導体ダイと、 前記半導体ダイに隣接して前記基板の頂面に装着されたリードフレームと、 各々第1の端部と第2の端部とを有している複数の円弧状のクランプ部材とを 含み、 前記クランプ部材の第1の端部が前記リードフレームに結合され、前記クラン プ部材の第2の端部が前記半導体ダイの頂面に結合され、 それぞれのクランプ部材が、さもなければ相互に結合されない前記半導体ダイ の底面と前記基板の頂面との間の接触を概ね保持するに十分な力を前記半導体ダ イの頂面に対して集約して加えるに十分弾発性を有するあることを特徴とするト ランジスタ素子。 17.前記半導体ダイの頂面に形成されたトランジスタセルを更に含み、少なく とも1個の弾発性を有するクランプ部材が前記トランジスタセルと前記リードフ レームとの間で電流を導く回路の一部であることを特徴とする請求の範囲第16 項に記載のトランジスタ素子。 18.頂面を有する基板と、前記基板の頂面に位置した底面と、頂面とを有する 半導体ダイと、 前記半導体ダイに隣接して前記基板の頂面に装着された第1と第2のリードフ レームと、 各々が第1の端部と第2の端部とを有している、第1と第2の複数の円弧状の クランプ部材とを含み、 前記第1の複数のクランプ部材の第1の端部が前記第1のリードフレームに結 合され、前記第1の複数のクランプ部材の第2の端部が前記半導体ダイの頂面に 結合され、前記第2の複数のクランプ部材の第1の端部が前記第2のリードフレ 一ムに結合され、前記第2の複数のクランプ部材の第2の端部が前記半導体ダイ の頂面に結合されており、 それぞれの前記クランプ部材が、さもなければ相互に結合されない前記半導体 ダイの底面と前記基板の頂面との間で接触を概ね保つに十分な力を前記半導体ダ イの頂面に対して集約的に加えるに十分弾発性を有することを特徴とするトラン ジスタ素子。 19.前記半導体ダイの頂面に形成されたトランジスタセルを更に含み、 前記第1の複数のクランプ部材の中の少なくとも1個の弾発性を有するクラン プ部材が前記トランジスタセルと前記第1のリードフレームとの間で電流を導く ための回路の一部であり、および 前記第2の複数のクランプ部材の中の少なくとも1個の弾発性を有するクラン プ部材が前記トランジスタセルと前記第2のリードフレームとの間で電流を導く ための回路の一部であることを特徴とする請求の範囲第18項に記載のトランジ スタ素子。 20.前記第1のリードフレームが入力電流リードフレームであり、前記第2の リードフレームが出力電流リードフレームであることを特徴とする請求の範囲第 19項に記載のトランジスタ素子。 21.頂面を有する装着フランジと、 前記装着フランジの頂面に装着された底面と、頂面とを有する基板と、 前記基板の頂面に位置した底面と、頂面とを有する半導体ダイと、 前記半導体ダイに隣接して前記基板の頂面に装着された第1と第2のリードフ レームと、 各々第1の端部と第2の端部とを有する、第1と第2の複数の円弧状のクラン プ部材とを含み、 前記第1の複数のクランプ部材の第1の端部が前記第1のリードフレームに結 合され、前記第1の複数のクランプ部材の第2の端部が前記半導体ダイの頂面に 結合され、前記第2の複数のクランプ部材の第1の端部が前記第2のリードフレ ームに結合され、前記第2の複数のクランプ部材の第2の端部が前記半導体ダイ の頂面に結合されており、 それぞれの前記クランプ部材が、さもなければ結合されていない前記半導体ダ イと前記基板の頂面との間の接触を概ね保持するに十分な力を該半導体ダイの底 面に集約的に加えるに十分弾発性を有することを特徴とするトランジスタ素子。 【手続補正書】特許法第184条の8第1項 【提出日】平成11年1月4日(1999.1.4) 【補正内容】 明細書 直接接触ダイ装着 本発明は、ダイ装着領域と、基板と、該ダイ装着領域に装着された半導体ダイ と、該半導体ダイに隣接して基板に装着されたリードとを含むトランジスター素 子に関する。 この形式のトランジスター素子は、例えば、1971年1月8日発行のIBM のTechnical Disclosure Bulletin第14巻、第 3号の706頁から707頁に記述されている。 更に、1989年に発行されたNew YorkのVan Norstran d Reinholdの“マイクロエレクトロニクス・パッケージング・ハンド ブック”にTABの応用分野(applications)、TAB密封(encapsulations) およびTABパッケージ装着オプション(package mounting option)が記述さ れている。 更に、GB−A−1 279 782にはウエハーが反対両側の電極間の洗浄 器の孔内に配置された半導体ウエハーの装着構成が記述されている。 一般に、1個以上のトランジスタセル(すなわち「チップ」)が例えばシリコンの ような導体のダイに形成され、該ダイは次いで、トランジスタ「パッケージ」の一 部として装着フランジに装着される。特に、導体のダイはフランジに直接に装着 されるか、あるいは中間層として作用する例えば酸化ベリリウムのようなフラン ジの頂部にある非導体の基板に装着される。いずれの場合においても、ダイを各 フランジあるいは基板に装着するのに、例えばはんだ、金属を充填したエポキシ 、あるいはガラスのような「ダイ結合」材料が使用される。トランジスタの故障率 はトランジスタの活性領域あるいは接続部の温度に比例するので、パワートラン ジスタの実装における最重要な問題の一つは熱伝導性能である。そのため、その 上に複数のトランジスタが形成されたダイが、例えばフランジを介して装着した 熱だめに容易に伝熱するようにするために、ダイと熱だめとの間のダイ接合境界 面は熱抵抗が低くなければならない。したがって、ダイをパッケージに装着する た めに使用される結合材料は機械的な支持性を提供することに加えて高い熱伝導率 を有していなければならない。 これらの材料の中で最も一般的なものはエポキシであり、低周波数のDCトラ ンジスタ用に使用されている。しかしながら、エポキシは熱伝導性が劣る材料で あり、例えば、RFパワートランジスタ素子のような高周波数の用途には使用さ れない。その代わりに、そのような素子には硬質のはんだが使用されている。硬 質のはんだは比較的低温で溶解する合金であって、高度の強度と、比較的高い熱 伝導率とを有し、熱による故障が概ね無く、塑性変形するのでなくむしろ弾力変 形する。ダイをパッケージに装着するために使用される多数の諸々の硬質はんだ に絶縁するために使用される場合であっても、基板16はシリコンのそれに近似 の熱膨張係数を有する必要がある。また、最小のキャパシタンスとコンダクタン スで良好な電気絶縁性を提供する必要がある。8.0X10-6/℃の熱膨張係数 を有する酸化ベリリウム(BeO)が、前述の要件を満たし、例えばコスト以外 は全体的に最良の特性を有している例えば工業用ダイアモンドと比較して可成り 安価であるため、この目的に対して広く使用されている。しかしながら、ダイ結 合性に対する要件のために課せられる熱伝導率と熱膨張性上の制限により、それ ら以外は有利であるその他の基板材料の使用を制限する。 従って、比較的低温で実行可能な、基板への半導体ダイの実装の代替的な方法 を提供することが望ましい。発明の要約 本発明は請求の範囲第1項に記載された温度には関係無く直接接触したダイを 実装する方法を使用することにより従来技術の問題と欠点とを克服する。特に、 本発明の全体的な局面によれば、パワートランジスタパッケージのダイ装着領域 に半導体ダイを装着するために複数の弾発性のクランプ部材が使用される。 好適実施例においては、クランプ部材は一端において半導体ダイの頂面に結合 され、他端において、例えばエミッタ、コレクタあるいはベースリードフレーム のような安定した面に結合される。クランプ部材の形状と成分とが、ダイが例え ば装着フランジあるいは非導体の基板のようなトランジスタパッケージのダイ装 着領域とダイの底面が概ね均一で一定の接触を行い、かつその接触を保つように させる弾発力を提供する。クランプ部材は電導性であることが好ましく、ダイの 各トランジスタセルの位置から、クランプ部材が結合されている各リードフレー ムに電流を導くことが可能である。 当該技術分野の専門家には明らかなように、本発明のその他の、更に別の目的 や利点が以下に明らかとなる。図面の簡単な説明 図面は本発明の好適実施例の構成と効用との双方を示す。 図1は半導体ダイをトランジスタパッケージ基板に実装するための従来技術に よる共晶合金の結合方法を示す側面図、 図2は従来技術による(非シールの)パワートランジスタパッケージの斜視図 、 図3は本発明による直接接触ダイ装着を採用したパワートランジスタパッケー ジの第1の好適実施例の斜視図、 図4は本発明によるパワートランジスタパッケージの第2の好適実施例の斜視 図、 図5は本発明による直接接触ダイ装着を採用したパワートランジスタパッケー ジの第3の好適実施例の斜視図である。好適実施例の詳細説明 図3を参照すれば、パワートランジスタパッケージ20は、第1と、第2と、 第3と、第4のクランプ部材26a−dによって装着フランジ30の頂面28に 装着されたシリコンダイ22を含む。特に、シリコンダイ22の底面(図3には 示されていない)はフランジ30の頂面と概ね均一に接触している。更に、シリ コンダイ22の底面とフランジ30の頂面28は各々酸化を防止するために金メ ッキすればよいが、シリコンダイ22はフランジ30に共晶結合されないので金 メッキは必要でなく、そのためパワートランジスタパッケージ20を製造するた めの比較的安価な方法を提供する。 長方形ウインドウ21を有する長方形のセラミックの基板24がフランジ30 の頂面28に適切に、すなわちウインドウ21がダイ装着領域を囲む当該技術分 野において周知の技術を利用して結合される。セラミックの基板24は例えばア ルミナのような電気的に絶縁性であるが、熱伝導性である材料から構成すること が好ましい。また、入力(すなわちエミッタあるいはベース)および出力(すな わちコレクタ)のリードフレーム32、34がそれぞれ対向する縁部27、29 において金コーテイング部25に共晶結合される当該技術分野において周知の技 術を使用して金コーテイング25が基板24の頂面23の対向する縁部27、2 9に付与される。 本発明によれば、各クランプ部材26a−dはシリコンダイ22を所定位置に 支持し、かつ保持する。特に、第1と第2のクランプ部材26a−bのそれぞれ の第1の端部は(例えば周知の超音波ワイヤ結合技術を使用することにより)、入 力リードフレーム34の対応する「固定点」31a−bに結合され、第3と第4の 請求の範囲 1. ダイ装着領域と、 基板(24)と、 前記ダイ装着領域に装着された半導体ダイ(22)と、 前記半導体ダイに隣接して前記基板に装着されたリード(32)と、 第1の端部と第2の端部とを有する弾性の円弧状のクランプ部材(26)であ って、前記クランプ部材の第1の端部が前記リード(32)の頂面に結合され、 前記クランプ部材の第2の端部が前記半導体ダイ(22)の頂面に結合されるこ とによって、前記半導体ダイ(22)と前記ダイ装着領域との間で圧縮力が発生 するようにさせる前記クランプ部材とを 含むことを特徴とするトランジスタ素子。 2. 前記ダイ装着領域が前記基板(24)に形成されていることを特徴とする 請求の範囲第1項に記載のトランジスタ素子。 3. 装着フランジ(30)を更に含み、 前記基板(24)が前記装着フランジ(30)に装着され、前記基板にはダイ 装着ウインドウ(21)が形成されており、前記ダイ装着領域が前記装着フラン ジ(30)において前記ダイ装着ウインドウ(21)内に形成されていることを 特徴とする請求の範囲第1項に記載のトランジスタ素子。 4. 前記半導体ダイ(22)に形成されたトランジスタセルを更に含み、前記 弾発性を有する円弧状のクランプ部材(26)が、前記トランジスタセルとリー ド(32)との問で電流を導くための回路の一部であることを特徴とする請求の 範囲第1項に記載のトランジスタ素子。 5. 複数のリード(32/34)と、それぞれ第1の端部と第2の端部とを有 する複数の弾発性を有する円弧状のクランプ部材(26c/26a)とを更に含 み、前記クランプ部材の第1の端部が前記複数のリード(32/34)にそれぞ れ結合され、前記クランプ部材の第2の端部が前記半導体ダイ(22)にそれぞ れ結合されていることを特徴とする請求の範囲第1項に記載のトランジスタ素子 。 6. 前記半導体ダイと前記ダイ装着領域との間に結合材料が配置されていない ことを特徴とする請求の範囲第1項に記載のトランジスタ素子。
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Claims (1)

  1. 【特許請求の範囲】 1. 底面と頂面とを有する半導体ダイと、 頂面を有する基板と、 前記基板に装着された複数のリードフレームと、 複数の弾発性を有するクランプ部材であって、各々が第1の端部と第2の端部 とを有し、前記弾発性を有するクランプ部材の第1の端部がそれぞれの選定され たリードフレームに結合され、前記弾発性を有するクランプ部材の第2の端部が 半導体ダイの頂面に結合されることによって、ダイの底面が基板の頂面と概ね均 一で一定の接触をして、かつ該接触を維持するようにするに十分な力を前記半導 体ダイに加える前記弾発性を有するクランプ部材とを含むことを特徴とするトラ ンジスタ素子。 2. 前記ダイの頂面に形成されたトランジスタセルを更に含み、第1の弾発性 を有するクランプ部材が前記トランジスタセルと、前記第1の弾発性を有するク ランプ部材が、その第1端部が結合されているそれぞれのリードフレームとの間 で電流を導くことを特徴とする請求の範囲第1項に記載のトランジスタ素子。 3. 第2の弾発性を有するトランジスタ部材が、前記トランジスタセルと、前 記第2の弾発性を有するクランプ部材の第1の端部が結合されているそれぞれの リードフレームとの間で電流を導くことを特徴とする請求の範囲第2項に記載の トランジスタ素子。 4. 前記第1の弾発性を有するクランプ部材の第1の端部が入力電流リードフ レームに結合され、前記第2の弾発性を有するクランプ部材の第1の端部が出力 電流リードフレームに結合されていることを特徴とする請求の範囲第3項に記載 のトランジスタ素子。 5. 前記第1と第2の弾発性を有するクランプ部材の第1の端部が前記トラン ジスタ素子のそれぞれ、ベースリードフレームに、第3と第4の弾発性を有する クランプ部材の第1の端部がコレクタリードフレームに結合されていることを特 徴とする請求の範囲第1項に記載のトランジスタ素子。 6. 頂面を有する装着フランジと、 頂面と底面とを有する半導体ダイと、 前記装着フランジの頂面に装着された複数のリードフレームと、 複数の弾発性を有するクランプ部材であって、各々が第1の端部と第2の端部 とを有し、前記弾発性を有するクランプ部材の第1の端部がそれぞれの選定され たリードフレームに結合され、前記弾発性を有するクランプ部材の第2の端部が 前記半導体ダイの頂面に結合されることによって、前記ダイの底面が前記装着フ ランジの頂面と概ね均一で一定の接触を行い、かつその接触を維持するようにす るに十分な力を前記半導体ダイに加える弾発性を有するクランプ部材とを含むこ とを特徴とするトランジスタ素子。 7. 前記ダイの頂面に形成されたトランジスタセルを更に含み、第1の弾発性 を有するクランプ部材が前記トランジスタセルと、前記第1の弾発性を有するク ランプ部材の第1の端部が結合されているそれぞれのリードフレームとの間で電 流を導くことを特徴とする請求の範囲第6項に記載のトランジスタ素子。 8. 第2の弾発性を有するクランプ部材が、前記トランジスタセルと、前記第 2の弾発性を有するクランプ部材の第1の端部が結合されているそれぞれのリー ドフレームとの間で電流を導くことを特徴とする請求の範囲第7項に記載のトラ ンジスタ素子。 9. 前記第1の弾発性を有するクランプ部材の第1の端部が入力電流リードフ レームに結合され、前記第2の弾性のクランプ部材の第1の端部が出力電流リー ドフレームに結合されていることを特徴とする請求の範囲第8項に記載のトラン ジスタ素子。 10.前記第1と第2の弾発性を有するクランプ部材の第1の端部が前記トラン ジスタ素子のそれぞれ、ベースリードフレームに、第3と第4の弾発性を有する クランプ部材の第1の端部がコレクタリードフレームに結合されていることを特 徴とする請求の範囲第6項に記載のトランジスタ素子。 11.頂面を有する装着フランジと、 頂面と底面とを有する基板であって、前記基板の底面が前記装着フランジの頂 面に装着され、更に、ダイ装着ウインドウを形成している前記基板と、 頂面と底面とを有する半導体ダイと、 前記基板の頂面に装着された複数のリードフレームと、 複数の弾発性を有するクランプ部材であって、各々が第1の端部と第2の端部 とを有し、前記弾発性を有するクランプ部材の第1の端部がそれぞれの選定され た前記リードフレームに結合され、前記弾発性を有するクランプ部材の第2の端 部が前記半導体ダイの頂面に結合されることによって、前記ダイの底面が前記装 着フランジの頂面と概ね均一で、一定の接触を行い、かつその接触を維持するよ うにするに十分な力を前記半導体ダイに加え、前記半導体ダイが前記基板のダイ 装着ウインドウに位置している弾発性を有するクランプ部材とを含むことを特徴 とするトランジスタ素子。 12.前記ダイの頂面に形成されたトランジスタセルを更に含み、第1の弾発性 を有するクランプ部材が、前記トランジスタセルと、第1の弾発性を有するクラ ンプ部材の第1の端部が結合されているそれぞれのリードフレームとの間で電流 を導くことを特徴とする請求の範囲第11項に記載のトランジスタ素子。 13.前記ダイの頂面に形成された複数のトランジスタセルを更に含み、1個以 上の弾発性を有するクランプ部材がそれぞれの選定されたトランジスタセルと、 それぞれの弾発性を有するクランプ部材の第1の端部が接合されているリードフ レームとの間で電流を導くことを特徴とする請求の範囲第11項に記載のトラン ジスタ素子。 14.前記第1の弾発性を有するクランプ部材の第1の端部が入力電流リードフ レームに結合され、第2の弾発性を有するクランプ部材の第1の端部が出力電流 リードフレームに結合されていることを特徴とする請求の範囲第11項に記載の トランジスタ素子。 15.前記第1と第2の弾発性を有するクランプ部材の第1の端部が、それぞれ トランジスタ素子のベースリードフレームに、第3と第4の弾発性を有するクラ ンプ部材の第1の端部がコレクタリードフレームに結合されていることを特徴と する請求の範囲第11項に記載のトランジスタ素子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009518461A (ja) * 2005-11-09 2009-05-07 ムン ユー,スン 熱伝導性マイクロコーティング

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6634538B2 (en) 1998-04-02 2003-10-21 Micron Technology, Inc. Non-conductive and self-leveling leadframe clamp insert for wirebonding integrated circuits
US6126062A (en) 1998-04-02 2000-10-03 Micron Technology, Inc. Non-conductive and self-leveling leadframe clamp insert for wirebonding integrated circuits
US5933327A (en) * 1998-04-03 1999-08-03 Ericsson, Inc. Wire bond attachment of a integrated circuit package to a heat sink
US6404065B1 (en) * 1998-07-31 2002-06-11 I-Xys Corporation Electrically isolated power semiconductor package
US6731002B2 (en) 2001-05-04 2004-05-04 Ixys Corporation High frequency power device with a plastic molded package and direct bonded substrate
US6727585B2 (en) 2001-05-04 2004-04-27 Ixys Corporation Power device with a plastic molded package and direct bonded substrate
EP1544923A3 (de) * 2003-12-19 2007-03-14 Osram Opto Semiconductors GmbH Strahlungemittierendes Halbleiterbauelement und Verfahren zum Befestigen eines Halbleiterchips auf einem Leiterrahmen
US7101736B2 (en) * 2004-07-15 2006-09-05 Freescale Semiconductor, Inc. Method of assembling a semiconductor component and apparatus therefor
JP4127550B2 (ja) * 2005-06-06 2008-07-30 三菱電機株式会社 パワーユニット
US7445967B2 (en) * 2006-01-20 2008-11-04 Freescale Semiconductor, Inc. Method of packaging a semiconductor die and package thereof
US20070175660A1 (en) * 2006-01-27 2007-08-02 Yeung Betty H Warpage-reducing packaging design
CN100424847C (zh) * 2006-05-11 2008-10-08 林茂昌 一种晶体管的制备方法及依该方法获得的组合改良结构
TWI452662B (zh) * 2006-05-19 2014-09-11 Fairchild Semiconductor 雙邊冷卻整合電源裝置封裝與模組及製造方法
US7961470B2 (en) * 2006-07-19 2011-06-14 Infineon Technologies Ag Power amplifier
US20090309199A1 (en) * 2008-06-12 2009-12-17 Keith Richard Barkley Chip package for semiconductor devices
US10912185B2 (en) 2015-06-22 2021-02-02 Telefonaktiebolaget Lm Ericsson (Publ) Low-cost superior performance coinless RF power amplifier
EP3311636A1 (en) 2015-06-22 2018-04-25 Telefonaktiebolaget LM Ericsson (publ) Slide and mount manufacturing for coinless rf power amplifier

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1107295C2 (de) * 1960-11-02 1962-01-04 Telefunken Patent Halbleiteranordnung
US3614832A (en) * 1966-03-09 1971-10-26 Ibm Decal connectors and methods of forming decal connections to solid state devices
GB1279782A (en) * 1971-02-02 1972-06-28 Standard Telephones Cables Ltd Semiconductor device mounting arrangement
US3842189A (en) * 1973-01-08 1974-10-15 Rca Corp Contact array and method of making the same
US4137199A (en) * 1974-07-16 1979-01-30 Imperial Chemical Industries Limited Fire-retardant composition
US3962669A (en) * 1974-07-24 1976-06-08 Tyco Laboratories, Inc. Electrical contact structure for semiconductor body
JPS6439036A (en) * 1987-08-05 1989-02-09 Matsushita Electric Works Ltd Semiconductor package
US5138434A (en) * 1991-01-22 1992-08-11 Micron Technology, Inc. Packaging for semiconductor logic devices
US5578879A (en) * 1989-09-28 1996-11-26 Heidelberg; G+E,Uml O+Ee Tz Electric machine with fluid cooling
US5130783A (en) * 1991-03-04 1992-07-14 Texas Instruments Incorporated Flexible film semiconductor package
US5237203A (en) * 1991-05-03 1993-08-17 Trw Inc. Multilayer overlay interconnect for high-density packaging of circuit elements
US5331513A (en) * 1991-07-12 1994-07-19 Rohm Co., Ltd. Method of mounting electronic part on circuit substrate and circuit substrate including electronic parts mounted thereon
JPH0746624B2 (ja) * 1992-12-10 1995-05-17 山一電機株式会社 Icキャリア用ソケット
DE59209229D1 (de) * 1992-12-18 1998-04-16 Siemens Ag Bipolarer Hochfrequenztransistor
FR2728727B1 (fr) * 1994-12-23 1997-05-23 Thomson Csf Circuits hyperfrequences avec lignes de transmission micro-guide
US5665648A (en) * 1995-12-21 1997-09-09 Hughes Electronics Integrated circuit spring contact fabrication methods

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009518461A (ja) * 2005-11-09 2009-05-07 ムン ユー,スン 熱伝導性マイクロコーティング

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Publication number Publication date
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