JP2001505676A - デジタル回路において供給電圧および/またはクロック信号の周波数をダイナミックに調整するための方法および回路 - Google Patents
デジタル回路において供給電圧および/またはクロック信号の周波数をダイナミックに調整するための方法および回路Info
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.デジタル回路において供給電圧をダイナミックに調整する方法であって: デジタル回路における信号経路上の信号の伝播遅延を判定する段階; 前記伝播遅延が所定の期間に達したと判定されるまで、前記判定済み伝播遅延 に応じて供給電圧のレベルを調整する段階であって、前記供給電圧は、前記判定 済み伝播遅延が前記所定の期間に達すると第1レベルを有する、段階;および 前記第1レベルを有する供給電圧を前記デジタル回路の構成要素に与える段階 ; によって構成されることを特徴とする方法。 2.前記第1レベルよりも大きい基準レベルを有する供給電圧を発生する段階 をさらに含んで構成される請求項1記載の方法であって、前記調整する段階は、 前記伝播遅延が前記所定の期間に達したと判定されるまで、調整済み供給電圧を 与えるために供給電圧のレベルを前記基準レベルから段階的に低減する段階と、 前記調整済み供給電圧を前記デジタル回路の信号経路に与える段階とによって構 成されることを特徴とする請求項1記載の方法。 3.前記信号は、クロック信号によって信号経路上でクロックされ、前記判定 する段階は: 前記信号経路に重複経路を設ける段階であって、前記重複経路は、前記信号経 路と実質的に同じ構成要素からなり、かつ入力および出力を有する、段階; 前記クロック信号を前記重複経路の入力に印加する段階; 前記重複経路の出力におけるクロック信号の位相と、前記重複経路の入力にお けるクロック信号の位相とを比較して、位相誤差信号を与える段階であって、前 記位相誤差信号は、前記伝播遅延が前記所定の期間に達するときゼロである、段 階; によって構成され、 前記調整する段階は、前記位相誤差信号に応じて供給電圧のレベルを調整する 段階からなることを特徴とする請求項1または2記載の方法。 4.前記デジタル回路は、クロック周期を有するクロック信号によってクロッ クされ、前記所定の期間は、前記クロック信号のクロック周期に実質的に等しい か、あるいはそれ以下であることを特徴とする請求項3記載の方法。 5.前記与える段階は、前記重複経路で所定の遅延を追加する段階をさらに含 んで構成されることを特徴とする請求項3記載の方法。 6.デジタル回路において供給電圧をダイナミックに調整する方法であって: 所定のレベルを有する供給電圧を発生し、デジタル回路の選択された信号経路 に与える段階; 前記選択された信号経路上の入力信号の伝播遅延を測定し、前記伝播遅延がい つ所定の期間に達するのかを判定する段階であって、前記測定し、判定する段階 は: 前記選択された信号経路の入力において入力信号を与える段階であって、 前記入力信号は、クロック信号によって前記信号経路の出力にクロックされる、 段階と、 前記クロック信号の所定のクロック・サイクル数の後の前記選択された信 号経路の出力における信号と、予定信号とを比較する段階と、 前記出力における信号が前記予定信号と一致しない場合に、誤差信号を生 成し、前記出力における信号が前記予定信号と一致する場合に、有効信号を生成 する段階と、 前記供給電圧のレベルを所定の量だけ前記所定のレベルから調整する段階 と、 前記調整済み供給電圧を前記選択された信号経路に印加する段階と、 前記伝播遅延が前記所定の期間に達したときに、前記誤差信号が生成され る直前まで、前記与える段階,比較する段階,生成する段階,調整する段階およ び印加する段階を繰り返す段階であって、前記調整済み供給電圧は、前記伝播遅 延が前記所定の期間に達したとき第1レベルを有する、段階と によって構成される測定し、判定する段階;および 前記第1レベルにて前記調整供給電圧を前記デジタル回 路の構成要素に印加する段階; によって構成されることを特徴とする方法。 7.デジタル回路において供給電圧をダイナミックに調整する方法であって、 前記デジタル回路における信号経路上の信号の伝播遅延が前記供給電圧に依存す る、方法であって: (a)前記デジタル回路の所定の信号経路について、所定のレベルの供給電圧 および対応する伝播遅延の第1シーケンスを格納する段階; (b)前記格納済み第1シーケンスの所定のレベルのうちの一つを有する供給 電圧を発生し、前記デジタル回路の選択された信号経路に与える段階; (c)前記選択された信号経路上の入力信号の伝播遅延を測定し、前記伝播遅 延がいつ所定の期間に達するのかを判定する段階であって、前記測定し、判定す る段階は: 前記選択された信号経路の入力にて入力信号を与える段階であって、前記 入力信号は、クロック信号によって前記信号経路の出力にクロックされる、段階 と、 前記クロック信号の所定のクロック・サイクル数の後の前記選択された信 号経路の出力における信号と、予定信号とを比較する段階と、 前記出力における信号が前記予定信号と一致しない場合に、誤差信号を生 成し、前記出力における信号が前記予定信号と一致する場合に、有効信号を生成 する段階と、 前記供給電圧のレベルを所定の量だけ前記一つの所定のレベルから調整す る段階と、 前記調整済み供給電圧を前記選択された信号経路に印加する段階と、 前記伝播遅延が前記所定の期間に達したときに、前記誤差信号が生成され る直前まで、前記与える段階,比較する段階,生成する段階,調整する段階およ び印加する段階を繰り返す段階であって、前記調整済み供給電圧は、前記伝播遅 延が前記所定の期間に達したとき第1レベルを有する、段階と によって構成される測定し、判定する段階; (d)前記調整済み供給電圧の第1レベルをその対応する判定済み伝播期間と ともに格納する段階; (e)前記選択された信号経路について前記調整済み供給電圧のレベルおよび 対応する判定済み伝播遅延の第2シーケンスが格納されるように、所定のレベル の前記格納済み第1シーケンスのうち各以降の所定のレベルについて、段階(b ),(c)および(d)を繰り返す段階;および (f)前記第2シーケンスから所望の伝播遅延について調整済み供給電圧のレ ベルを判定し、前記判定済みレベルにて前記調整済み供給電圧を前記デジタル回 路の構成要素に印加する段階; によって構成されることを特徴とする方法。 8.前記所定の経路は、前記デジタル回路の悪い方の場 合の経路であることを特徴とする請求項7記載の方法。 9.前記デジタル回路によって実行されるタスクに応じて前記選択された経路 を選択する段階; をさらに含んで構成されることを特徴とする請求項6,7または8記載の方法 。 10.前記選択された経路は、前記デジタル回路によって実行されるタスクに ついてクリティカル経路となるように選択されることを特徴とする請求項6,7 または8記載の方法。 11.マージンを有する供給電圧を与えるため、所定のマージンを前記調整済 み供給電圧のレベルに追加する段階;および 前記マージンを有する供給電圧を前記デジタル回路の構成要素に印加する段階 ; をさらに含んで構成されることを特徴とする請求項6,7,8,9または10 記載の方法。 12.デジタル回路においてクロック信号の周波数および供給電圧をダイナミ ックに調整する方法であって: 前記デジタル回路によって実行されるタスクを判定する段階; 前記判定されたタスクに応じて前記クロック信号の周波数を調整し、前記調整 済みクロック信号を前記デジタル回路の構成要素に供給する段階; 前記デジタル回路における信号経路上の信号の伝播遅延 を判定する段階; 前記判定済み伝播遅延が所定の期間に達するまで、前記クロック信号の調整済 み周波数と、前記判定済み伝播遅延とに応じて、調整済み供給電圧を与えるため に前記供給電圧のレベルを調整する段階であって、前記供給電圧は、前記判定済 み伝播遅延が前記所定の期間に達するとき第1レベルを有する、段階;および 前記第1レベルを有する供給電圧を前記デジタル回路の構成要素に与える段階 ; によって構成されることを特徴とする方法。 13.前記第1レベルよりも大きい基準レベルを有する供給電圧を発生する段 階をさらに含んで構成される請求項12記載の方法であって、前記調整する段階 は、前記伝播遅延が前記所定の期間に達したと判定されるまで、調整済み供給電 圧を与えるために供給電圧のレベルを前記基準レベルから段階的に低減する段階 と、前記調整済み供給電圧を前記デジタル回路の信号経路に与える段階とによっ て構成されることを特徴とする請求項12記載の方法。 14.前記信号は、クロック信号によって信号経路上でクロックされ、前記判 定する段階は: 前記信号経路に重複経路を設ける段階であって、前記重複経路は、前記信号経 路と実質的に同じ構成要素からなり、かつ入力および出力を有する、段階; 前記クロック信号を前記重複経路の入力に印加する段階; 前記重複経路の出力におけるクロック信号の位相と、前記重複経路の入力にお けるクロック信号の位相とを比較して、位相誤差信号を与える段階であって、前 記位相誤差信号は、前記伝播遅延が前記所定の期間に達するときゼロである、段 階; によって構成され、 前記調整する段階は、前記位相誤差信号に応じて供給電圧のレベルを調整する 段階からなることを特徴とする請求項12または13記載の方法。 15.前記調整済み周波数を有するクロック信号はクロック周期を有し、前記 所定の期間は、前記クロック信号のクロック周期に実質的に等しいか、あるいは それ以下であることを特徴とする請求項12,13または14記載の方法。 16.前記与える段階は、前記重複経路に所定の遅延を追加する段階をさらに 含んで構成されることを特徴とする請求項14記載の方法。 17.デジタル回路においてクロック信号の周波数および供給電圧をダイナミ ックに調整する方法であって: 前記デジタル回路によって実行されるタスクを判定する段階; 前記判定されたタスクに応じて前記クロック信号の周波数を調整し、前記調整 済みクロック信号を前記デジタル回路の構成要素に供給する段階; 所定のレベルを有する供給電圧を発生し、前記デジタル 回路の選択された経路の構成要素に与える段階; 前記選択された信号経路上の入力信号の伝播遅延を測定し、前記伝播遅延がい つ所定の期間に達するのかを判定する段階であって、前記測定し、判定する段階 は: 前記選択された信号経路の入力にて入力信号を与える段階であって、前記 入力信号は、前記調整済みクロック信号によって前記信号経路の出力にクロック される、段階と、 前記クロック信号の所定のクロック・サイクル数の後の前記選択された信 号経路の出力における信号と、予定信号とを比較する段階と、 前記出力における信号が前記予定信号と一致しない場合に、誤差信号を生 成し、前記出力における信号が前記予定信号と一致する場合に、有効信号を生成 する段階と、 前記供給電圧のレベルを所定の量だけ前記所定のレベルから調整する段階 と、 前記調整済み供給電圧を前記選択された信号経路に印加する段階と、 前記伝播遅延が前記所定の期間に達したとき、前記誤差信号が生成される 直前まで、前記与える段階,比較する段階,生成する段階,調整する段階および 印加する段階を繰り返す段階であって、前記調整済み供給電圧は、前記伝播遅延 が前記所定の期間に達したとき第1レベルを有する、段階と によって構成される測定し、判定する段階;および 前記調整済み供給電圧を前記第1レベルにて前記デジタル回路の構成要素に印 加する段階; によって構成されることを特徴とする方法。 18.前記デジタル回路によって実行されるタスクに応じて前記選択された経 路を選択する段階; をさらに含んで構成されることを特徴とする請求項17記載の方法。 19.前記選択された経路は、前記デジタル回路によって実行されるタスクに ついてクリティカル経路となるように選択されることを特徴とする請求項17記 載の方法。 20.マージンを有する供給電圧を与えるため、所定のマージンを前記調整済 み供給電圧のレベルに追加する段階;および 前記マージンを有する供給電圧を前記デジタル回路の構成要素に印加する段階 ; をさらに含んで構成されることを特徴とする請求項17,18または19記載 の方法。 21.デジタル回路においてクロック信号のクロック周波数をダイナミックに 調整する方法であって: 所定のレベルを有する供給電圧を発生し、前記デジタル回路の構成要素に与え る段階; 前記デジタル回路における信号経路上の信号の伝播遅延を判定する段階; 前記伝播遅延が所定の期間に達したと判定されるまで、前記判定済み伝播遅延 に応じて前記クロック信号のクロック周波数を調整する段階であって、前記調整 済みクロック周波数は、前記判定済み伝播遅延が前記所定の期間に達したとき第 1周波数を有する、段階;および 前記第1周波数を有するクロック信号を前記デジタル回路の構成要素に与える 段階; によって構成されることを特徴とする方法。 22.デジタル回路においてクロック信号のクロック周波数をダイナミックに 調整する方法であって、前記デジタル回路における信号経路上の信号の伝播遅延 が供給電圧に依存する、方法であって: (a)前記デジタル回路の所定の信号経路について、所定のレベルの供給電圧 および対応する伝播遅延の第1シーケンスを格納する段階; (b)前記格納済み第1シーケンスの所定のレベルのうちの一つを有する供給 電圧を発生し、前記デジタル回路の選択された信号経路に与える段階; (c)前記選択された信号経路上の入力信号の伝播遅延を測定し、前記伝播遅 延がいつ所定の期間に達するのかを判定する段階であって、前記測定し、判定す る段階は: 前記選択された信号経路の入力にて入力信号を与える段階であって、前記 入力信号は、クロック信号によって前記信号経路の出力にクロックされる、段階 と、 前記クロック信号の所定のクロック・サイクル数の後の前記選択された信 号経路の出力における信号と、予定信号とを比較する段階と、 前記出力における信号が前記予定信号と一致しない場合に、誤差信号を生 成し、前記出力における信号が前記予定信号と一致する場合に、有効信号を生成 する段階と、 前記供給電圧のレベルを所定の量だけ前記一つの所定のレベルから調整す る段階と、 前記調整済み供給電圧を前記選択された信号経路に印加する段階と、 前記伝播遅延が前記所定の期間に達したときに、前記誤差信号が生成され る直前まで、前記与える段階,比較する段階,生成する段階,調整する段階およ び印加する段階を繰り返す段階であって、前記調整済み供給電圧は、前記伝播遅 延が前記所定の期間に達したとき第1レベルを有する、段階と によって構成される測定し、判定する段階; (d)前記調整済み供給電圧の第1レベルをその対応する判定済み伝播期間と ともに格納する段階; (e)前記選択された信号経路について前記調整済み供給電圧のレベルおよび 対応する判定済み伝播遅延の第2シーケンスが格納されるように、所定のレベル の前記格納済み第1シーケンスのうち各以降の所定のレベルについて、段階(b ),(c)および(d)を繰り返す段階; (f)前記第2シーケンスから前記供給電圧の選択されたレベルについて伝播 遅延を判定する段階;および (g)前記判定された伝播遅延に応じて前記クロック周波数を調整し、前記調 整済みクロック周波数を前記デジタル回路の構成要素に印加する段階; によって構成されることを特徴とする方法。 23.前記供給電圧を発生し、与える段階は、前記デジタル回路について最大 レベルを有する供給電圧を発生し、与える段階からなることを特徴とする請求項 22記載の方法。 24.デジタル回路においてクロック信号のクロック周波数をダイナミックに 調整する方法であって、前記デジタル回路における信号経路上の信号の伝播遅延 が供給電圧に依存する、方法であって: (a)前記デジタル回路の所定の信号経路について、所定のレベルの供給電圧 および対応する伝播遅延の第1シーケンスを格納する段階; (b)前記格納済み第1シーケンスの所定のレベルのうちの一つを有する供給 電圧を発生し、前記デジタル回路の選択された信号経路に与える段階; (c)前記選択された信号経路上の入力信号の伝播遅延を測定し、前記伝播遅 延がいつ所定の期間に達するのかを判定する段階であって、前記測定し、判定す る段階は: 前記選択された信号経路の入力にて入力信号を与え る段階であって、前記入力信号は、クロック信号によって前記信号経路の出力に クロックされる、段階と、 前記クロック信号の所定のクロック・サイクル数の後の前記選択された信 号経路の出力における信号と、予定信号とを比較する段階と、 前記出力における信号が前記予定信号と一致しない場合に、誤差信号を生 成し、前記出力における信号が前記予定信号と一致する場合に、有効信号を生成 する段階と、 前記供給電圧のレベルを所定の量だけ前記一つの所定のレベルから調整す る段階と、 前記調整済み供給電圧を前記選択された信号経路に印加する段階と、 前記伝播遅延が前記所定の期間に達したときに、前記誤差信号が生成され る直前まで、前記与える段階,比較する段階,生成する段階,調整する段階およ び印加する段階を繰り返す段階であって、前記調整済み供給電圧は、前記伝播遅 延が前記所定の期間に達したとき第1レベルを有する、段階と によって構成される測定し、判定する段階; (d)前記調整済み供給電圧の第1レベルをその対応する判定済み伝播期間と ともに格納する段階; (e)前記選択された信号経路について前記調整済み供給電圧のレベルおよび 対応する判定済み伝播遅延の第2シーケンスが格納されるように、所定のレベル の前記格納済 み第1シーケンスのうち各以降の所定のレベルについて、段階(b),(c)お よび(d)を繰り返す段階; (f)前記第2シーケンスから前記供給電圧の選択されたレベルについて伝播 遅延を判定する段階;および (g)前記判定された伝播遅延に応じて前記クロック周波数を調整し、前記調 整済みクロック周波数を前記デジタル回路の構成要素に印加する段階; によって構成されることを特徴とする方法。 25.デジタル回路において供給電圧をダイナミックに調整する回路であって : 前記デジタル回路における信号経路上の信号の伝播遅延を判定する手段; 前記伝播遅延が所定の期間に達したと判定されるまで、前記判定済み伝播遅延 に応じて前記供給電圧のレベルを調整する電圧発生器であって、前記供給電圧は 、前記判定済み伝播遅延が前記所定の期間に達したとき第1レベルを有し、また 前記電圧発生器は、前記第1レベルを有する供給電圧を前記デジタル回路の構成 要素に与える、電圧発生器; によって構成されることを特徴とする回路。 26.前記信号はクロック信号によって信号経路上でクロックされ、前記判定 する手段は: 前記信号経路と実質的に同じ構成要素を有し、かつ入力および出力を有する重 複経路; 前記信号経路上で信号をクロックするためのクロック信 号を発生するクロック周波数発生器であって、前記クロック信号は前記重複経路 の入力に結合される、クロック周波数発生器; 前記重複経路の出力におけるクロック信号の位相と、前記重複経路の入力にお けるクロック信号の位相とを比較し、位相誤差信号を与える比較器であって、前 記位相誤差信号は、前記伝播遅延が前記所定の期間に達したときゼロであり、前 記調整する手段は、前記位相誤差信号に応じて前記供給電圧のレベルを調整する 、比較器; によって構成されることを特徴とする請求項25記載の回路。 27.前記デジタル回路は、クロック周期を有するクロック信号によってクロ ックされ、前記所定の期間は、前記クロツク信号のクロック周期に実質的に等し いか、あるいはそれ以下であることを特徴とする請求項25記載の回路。 28.前記比較器と、前記重複経路の出力との間に結合された所定の遅延をさ らに含んで構成されることを特徴とする請求項25,26または27記載の回路 。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9609952A FR2752312B1 (fr) | 1996-08-07 | 1996-08-07 | Procede et circuit permettant d'ajuster dynamiquement la tension d'alimentation et, ou bien, la frequence du signal d'horloge dans un circuit numerique |
FR96/09952 | 1996-08-07 | ||
PCT/EP1997/004286 WO1998006022A2 (en) | 1996-08-07 | 1997-08-06 | Methods and circuits for dynamically adjusting a supply voltage and/or a frequency of a clock signal in a digital circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001505676A true JP2001505676A (ja) | 2001-04-24 |
JP4024306B2 JP4024306B2 (ja) | 2007-12-19 |
Family
ID=9494887
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50762898A Expired - Fee Related JP4024306B2 (ja) | 1996-08-07 | 1997-08-06 | デジタル回路において供給電圧および/またはクロック信号の周波数をダイナミックに調整するための方法および回路 |
Country Status (6)
Country | Link |
---|---|
US (2) | US6157247A (ja) |
EP (1) | EP0976021B1 (ja) |
JP (1) | JP4024306B2 (ja) |
DE (1) | DE69709911T2 (ja) |
FR (1) | FR2752312B1 (ja) |
WO (1) | WO1998006022A2 (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005538607A (ja) * | 2002-09-06 | 2005-12-15 | ナショナル セミコンダクタ コーポレイション | ディジタル処理装置内の電源電圧を適応的に調整するための自己較正を行う方法と装置 |
JP2006502466A (ja) * | 2002-01-19 | 2006-01-19 | ナショナル セミコンダクタ コーポレイション | デジタル処理コンポーネント内で使用する適応電圧スケーリングクロック発生器およびその操作方法 |
JP2008503835A (ja) * | 2004-06-22 | 2008-02-07 | インテル コーポレイション | 低電力デバイスの待機電力制御 |
JP2008520014A (ja) * | 2004-11-10 | 2008-06-12 | フリースケール セミコンダクター インコーポレイテッド | 複数の基準回路を用いて電圧及び周波数を制御する装置及び方法 |
JP2008524744A (ja) * | 2004-12-21 | 2008-07-10 | パケット ディジタル | オンデマンド電力管理の方法及び機器 |
JP2010160801A (ja) * | 2004-05-05 | 2010-07-22 | Qualcomm Inc | ダイナミック電圧スケーリングシステム |
JP2010244504A (ja) * | 2008-08-15 | 2010-10-28 | Sony Computer Entertainment Inc | Lsiの電力低減のための適応的クロック位相制御方法および装置 |
JP2010534890A (ja) * | 2007-07-26 | 2010-11-11 | クゥアルコム・インコーポレイテッド | 命令利用に基づいた、適応電圧スケーリングのための方法と装置 |
JP2011227937A (ja) * | 2011-08-16 | 2011-11-10 | Fujitsu Ltd | 電源電圧調整装置、記録媒体および電源電圧調整方法 |
US8063509B2 (en) | 2007-03-20 | 2011-11-22 | Fujitsu Limited | Power supply voltage adjusting apparatus, recording medium, and power supply voltage adjusting method |
JP2012532383A (ja) * | 2009-07-02 | 2012-12-13 | クアルコム,インコーポレイテッド | 温度補償適応型電圧スケーラ(avs)システムおよび方法 |
JP2013054691A (ja) * | 2011-09-06 | 2013-03-21 | Nec Computertechno Ltd | 電子機器の保守装置、方法、及びプログラム |
CN105009456A (zh) * | 2013-03-01 | 2015-10-28 | 高通股份有限公司 | 用于逐次逼近寄存器模数转换器中供电电压和/或比较器共模电压的闭环控制的方法和装置 |
Families Citing this family (75)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3586369B2 (ja) | 1998-03-20 | 2004-11-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ビデオ・クロックの周波数を下げる方法及びコンピュータ |
US6667651B2 (en) | 1999-12-22 | 2003-12-23 | Sony Corporation | Voltage supply circuit and control method of the same |
JP4783976B2 (ja) * | 1999-12-22 | 2011-09-28 | ソニー株式会社 | 電圧供給回路及びその制御方法 |
JP2002100967A (ja) * | 2000-03-17 | 2002-04-05 | Sony Corp | 電源電圧制御装置、半導体装置およびその駆動方法 |
US6772356B1 (en) | 2000-04-05 | 2004-08-03 | Advanced Micro Devices, Inc. | System for specifying core voltage for a microprocessor by selectively outputting one of a first, fixed and a second, variable voltage control settings from the microprocessor |
US7050478B1 (en) * | 2000-08-03 | 2006-05-23 | International Business Machines Corporation | Apparatus and method for synchronizing clock modulation with power supply modulation in a spread spectrum clock system |
GB2381117A (en) | 2001-07-27 | 2003-04-23 | Brainwave Middle East F2 Llc | Method for generating an audio programme and for reducing stress |
US7061292B2 (en) * | 2001-11-09 | 2006-06-13 | The Regents Of The University Of Colorado | Adaptive voltage regulator for powered digital devices |
US6985025B1 (en) * | 2002-01-19 | 2006-01-10 | National Semiconductor Corporation | System for adjusting a power supply level of a digital processing component and method of operating the same |
EP1271168B1 (en) * | 2002-04-06 | 2004-12-15 | Agilent Technologies, Inc. (a Delaware corporation) | Electrical system for testing the channels of a communication system |
US7882369B1 (en) | 2002-11-14 | 2011-02-01 | Nvidia Corporation | Processor performance adjustment system and method |
US7886164B1 (en) | 2002-11-14 | 2011-02-08 | Nvidia Corporation | Processor temperature adjustment system and method |
US7849332B1 (en) * | 2002-11-14 | 2010-12-07 | Nvidia Corporation | Processor voltage adjustment system and method |
US8086884B2 (en) | 2002-12-16 | 2011-12-27 | Hewlett-Packard Development Company, L.P. | System and method for implementing an integrated circuit having dynamically variable power limit |
US7149903B1 (en) * | 2002-12-18 | 2006-12-12 | National Semiconductor Corporation | System and method for signal delay in an adaptive voltage scaling slack detector |
US6794949B1 (en) | 2003-03-28 | 2004-09-21 | Freescale Semiconductor, Inc. | Frequency generating device and method thereof |
US6768333B1 (en) * | 2003-05-13 | 2004-07-27 | Atmel Corporation | Test circuit for input-to-output speed measurement |
US20050007154A1 (en) * | 2003-07-07 | 2005-01-13 | Patella Benjamin J. | System and method for evaluating the speed of a circuit |
US7148755B2 (en) * | 2003-08-26 | 2006-12-12 | Hewlett-Packard Development Company, L.P. | System and method to adjust voltage |
GB2408116B (en) * | 2003-11-14 | 2006-09-20 | Advanced Risc Mach Ltd | Operating voltage determination for an integrated circuit |
US7030661B1 (en) | 2003-12-08 | 2006-04-18 | National Semiconductor Corporation | Power supply system and method that provides a low-cost approach to voltage scaling |
US7479753B1 (en) | 2004-02-24 | 2009-01-20 | Nvidia Corporation | Fan speed controller |
EP1607835A1 (en) * | 2004-06-15 | 2005-12-21 | Koninklijke Philips Electronics N.V. | Closed-loop control for performance tuning |
JP4271623B2 (ja) * | 2004-06-17 | 2009-06-03 | 富士通株式会社 | クロック調整装置および方法 |
US7205805B1 (en) | 2004-11-02 | 2007-04-17 | Western Digital Technologies, Inc. | Adjusting power consumption of digital circuitry relative to critical path circuit having the largest propagation delay error |
US7129763B1 (en) | 2004-11-08 | 2006-10-31 | Western Digital Technologies, Inc. | Adjusting power consumption of digital circuitry by generating frequency error representing error in propagation delay |
US7434073B2 (en) | 2004-11-29 | 2008-10-07 | Intel Corporation | Frequency and voltage scaling architecture |
US20060136764A1 (en) * | 2004-12-22 | 2006-06-22 | Munguia Peter R | Methods and apparatus to manage power consumption of a system |
JP4603903B2 (ja) * | 2005-02-17 | 2010-12-22 | 株式会社アドバンテスト | 負荷変動補償回路、電子デバイス、試験装置、及びタイミング発生回路 |
US7301378B2 (en) | 2005-02-22 | 2007-11-27 | Freescale Semiconductor, Inc. | Circuit and method for determining optimal power and frequency metrics of an integrated circuit |
US7167035B2 (en) | 2005-02-22 | 2007-01-23 | Freescale Semiconductor, Inc. | Delay circuitry and method therefor |
US7164998B2 (en) | 2005-02-22 | 2007-01-16 | Freescale Semiconductor, Inc. | Method for determining programmable coefficients to replicate frequency and supply voltage correlation in an integrated circuit |
US7337340B2 (en) * | 2005-03-17 | 2008-02-26 | International Business Machines Corporation | System and method of compensating for the effects of on-chip processing variation on an integrated circuit |
US7581120B1 (en) | 2005-05-23 | 2009-08-25 | National Semiconductor Corporation | System and method for providing multi-point calibration of an adaptive voltage scaling system |
US7158443B2 (en) * | 2005-06-01 | 2007-01-02 | Micron Technology, Inc. | Delay-lock loop and method adapting itself to operate over a wide frequency range |
US7276925B2 (en) * | 2005-07-01 | 2007-10-02 | P.A. Semi, Inc. | Operating an integrated circuit at a minimum supply voltage |
US7652494B2 (en) | 2005-07-01 | 2010-01-26 | Apple Inc. | Operating an integrated circuit at a minimum supply voltage |
US7571333B1 (en) * | 2005-09-30 | 2009-08-04 | Emc Corporation | Method and system for automatically setting the operating voltage and speed of diplex communication in a data storage system |
US7486060B1 (en) | 2006-03-30 | 2009-02-03 | Western Digital Technologies, Inc. | Switching voltage regulator comprising a cycle comparator for dynamic voltage scaling |
US7551383B1 (en) | 2006-06-28 | 2009-06-23 | Western Digital Technologies, Inc. | Adjusting voltage delivered to disk drive circuitry based on a selected zone |
DE112007001946T5 (de) * | 2006-08-16 | 2009-07-02 | Advantest Corp. | Lastschwankung-Kompensationsschaltung, elektronische Vorrichtung, Prüfvorrichtung, Taktgeneratorschaltung und Lastschwankungs-Kompensationsverfahren |
US7330019B1 (en) | 2006-10-31 | 2008-02-12 | Western Digital Technologies, Inc. | Adjusting on-time for a discontinuous switching voltage regulator |
US9134782B2 (en) | 2007-05-07 | 2015-09-15 | Nvidia Corporation | Maintaining optimum voltage supply to match performance of an integrated circuit |
US8050781B2 (en) * | 2007-06-29 | 2011-11-01 | Emulex Design & Manufacturing Corporation | Systems and methods for ASIC power consumption reduction |
US7733189B1 (en) | 2007-09-14 | 2010-06-08 | Western Digital Technologies, Inc. | Oscillator comprising foldover detection |
US7921312B1 (en) | 2007-09-14 | 2011-04-05 | National Semiconductor Corporation | System and method for providing adaptive voltage scaling with multiple clock domains inside a single voltage domain |
TW200928654A (en) * | 2007-12-31 | 2009-07-01 | Powerchip Semiconductor Corp | Voltage adjusting circuits |
US8370663B2 (en) | 2008-02-11 | 2013-02-05 | Nvidia Corporation | Power management with dynamic frequency adjustments |
US8085020B1 (en) * | 2008-06-13 | 2011-12-27 | Western Digital Technologies, Inc. | Switching voltage regulator employing dynamic voltage scaling with hysteretic comparator |
KR101418017B1 (ko) * | 2008-06-27 | 2014-07-09 | 삼성전자주식회사 | 파워 온 리셋 신호를 이용한 셀프 마스킹 기능을 갖는 액정패널 구동 장치 및 방법 |
US7915910B2 (en) | 2009-01-28 | 2011-03-29 | Apple Inc. | Dynamic voltage and frequency management |
JP5524568B2 (ja) * | 2009-10-23 | 2014-06-18 | ルネサスエレクトロニクス株式会社 | 半導体装置、及び半導体装置の設計方法 |
US9093846B2 (en) | 2009-12-04 | 2015-07-28 | National Semiconductor Corporation | Methodology for controlling a switching regulator based on hardware performance monitoring |
TW201122753A (en) * | 2009-12-29 | 2011-07-01 | Ind Tech Res Inst | Voltage scaling systems |
US9256265B2 (en) | 2009-12-30 | 2016-02-09 | Nvidia Corporation | Method and system for artificially and dynamically limiting the framerate of a graphics processing unit |
US9830889B2 (en) | 2009-12-31 | 2017-11-28 | Nvidia Corporation | Methods and system for artifically and dynamically limiting the display resolution of an application |
US8258861B2 (en) * | 2010-01-08 | 2012-09-04 | Analog Devices, Inc. | Systems and methods for minimizing power consumption |
US8259741B2 (en) * | 2010-08-27 | 2012-09-04 | Throughputer, Inc. | Content adaptive data path logic processing |
US8572426B2 (en) | 2010-05-27 | 2013-10-29 | National Semiconductor Corporation | Hardware performance monitor (HPM) with extended resolution for adaptive voltage scaling (AVS) systems |
US8839006B2 (en) | 2010-05-28 | 2014-09-16 | Nvidia Corporation | Power consumption reduction systems and methods |
US8937404B1 (en) | 2010-08-23 | 2015-01-20 | Western Digital Technologies, Inc. | Data storage device comprising dual mode independent/parallel voltage regulators |
US8324974B1 (en) | 2010-12-17 | 2012-12-04 | Western Digital Technologies, Inc. | Regulating power consumption of digital circuitry using a multi-layer ring oscillator |
US20130117168A1 (en) | 2011-11-04 | 2013-05-09 | Mark Henrik Sandstrom | Maximizing Throughput of Multi-user Parallel Data Processing Systems |
US8789065B2 (en) | 2012-06-08 | 2014-07-22 | Throughputer, Inc. | System and method for input data load adaptive parallel processing |
US8390367B1 (en) * | 2011-02-15 | 2013-03-05 | Western Digital Technologies, Inc. | Ensuring minimum gate speed during startup of gate speed regulator |
US9448847B2 (en) | 2011-07-15 | 2016-09-20 | Throughputer, Inc. | Concurrent program execution optimization |
US20130311792A1 (en) * | 2012-05-18 | 2013-11-21 | Prahallada PONNATHOTA | Voltage scaling architecture on system-on-chip platform |
US9223327B1 (en) * | 2012-11-26 | 2015-12-29 | Marvell International Ltd. | Universal adaptive voltage scaling system |
US9939883B2 (en) | 2012-12-27 | 2018-04-10 | Nvidia Corporation | Supply-voltage control for device power management |
US9766649B2 (en) * | 2013-07-22 | 2017-09-19 | Nvidia Corporation | Closed loop dynamic voltage and frequency scaling |
US9602083B2 (en) | 2013-07-03 | 2017-03-21 | Nvidia Corporation | Clock generation circuit that tracks critical path across process, voltage and temperature variation |
US10103719B2 (en) | 2013-07-22 | 2018-10-16 | Nvidia Corporation | Integrated voltage regulator with in-built process, temperature and aging compensation |
US10466763B2 (en) | 2013-12-02 | 2019-11-05 | Nvidia Corporation | Dynamic voltage-frequency scaling to limit power transients |
FR3017467A1 (fr) * | 2014-02-07 | 2015-08-14 | Commissariat Energie Atomique | Procede de caracterisation du fonctionnement d’un circuit electronique numerique et circuit electronique numerique |
KR20210028794A (ko) | 2019-09-04 | 2021-03-15 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 자원 사용 예측 방법 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4691124A (en) * | 1986-05-16 | 1987-09-01 | Motorola, Inc. | Self-compensating, maximum speed integrated circuit |
JPS639315A (ja) | 1986-06-30 | 1988-01-16 | Nec Corp | デイジタル・アナログ変換回路の直線性検出回路 |
US4922141A (en) * | 1986-10-07 | 1990-05-01 | Western Digital Corporation | Phase-locked loop delay line |
US5086501A (en) * | 1989-04-17 | 1992-02-04 | Motorola, Inc. | Computing system with selective operating voltage and bus speed |
JPH02296410A (ja) * | 1989-05-11 | 1990-12-07 | Mitsubishi Electric Corp | 遅延回路 |
TW226057B (ja) * | 1991-12-23 | 1994-07-01 | Philips Nv | |
EP0632360A1 (en) * | 1993-06-29 | 1995-01-04 | Xerox Corporation | Reducing computer power consumption by dynamic voltage and frequency variation |
JPH08136621A (ja) * | 1994-11-11 | 1996-05-31 | Oki Electric Ind Co Ltd | 電源電圧供給装置 |
US5572719A (en) * | 1994-11-22 | 1996-11-05 | Advanced Micro Devices | Clock control system for microprocessors including a delay sensing circuit |
US5719514A (en) * | 1995-03-31 | 1998-02-17 | Ando Electric Co., Ltd. | Delay circuit compensating for variations in delay time |
JP3694998B2 (ja) * | 1996-08-05 | 2005-09-14 | ソニー株式会社 | 電圧発生回路 |
US6229364B1 (en) * | 1999-03-23 | 2001-05-08 | Infineon Technologies North America Corp. | Frequency range trimming for a delay line |
-
1996
- 1996-08-07 FR FR9609952A patent/FR2752312B1/fr not_active Expired - Fee Related
-
1997
- 1997-08-06 US US09/230,998 patent/US6157247A/en not_active Expired - Fee Related
- 1997-08-06 EP EP97918964A patent/EP0976021B1/en not_active Expired - Lifetime
- 1997-08-06 WO PCT/EP1997/004286 patent/WO1998006022A2/en active IP Right Grant
- 1997-08-06 DE DE69709911T patent/DE69709911T2/de not_active Expired - Fee Related
- 1997-08-06 JP JP50762898A patent/JP4024306B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-22 US US09/602,160 patent/US6366157B1/en not_active Expired - Lifetime
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006502466A (ja) * | 2002-01-19 | 2006-01-19 | ナショナル セミコンダクタ コーポレイション | デジタル処理コンポーネント内で使用する適応電圧スケーリングクロック発生器およびその操作方法 |
JP2010040053A (ja) * | 2002-01-19 | 2010-02-18 | Natl Semiconductor Corp <Ns> | デジタル処理コンポーネント内で使用する適応電圧スケーリングクロック発生器およびその操作方法 |
JP2005538607A (ja) * | 2002-09-06 | 2005-12-15 | ナショナル セミコンダクタ コーポレイション | ディジタル処理装置内の電源電圧を適応的に調整するための自己較正を行う方法と装置 |
JP2010160801A (ja) * | 2004-05-05 | 2010-07-22 | Qualcomm Inc | ダイナミック電圧スケーリングシステム |
JP2008503835A (ja) * | 2004-06-22 | 2008-02-07 | インテル コーポレイション | 低電力デバイスの待機電力制御 |
JP2008520014A (ja) * | 2004-11-10 | 2008-06-12 | フリースケール セミコンダクター インコーポレイテッド | 複数の基準回路を用いて電圧及び周波数を制御する装置及び方法 |
JP2008524744A (ja) * | 2004-12-21 | 2008-07-10 | パケット ディジタル | オンデマンド電力管理の方法及び機器 |
US8063509B2 (en) | 2007-03-20 | 2011-11-22 | Fujitsu Limited | Power supply voltage adjusting apparatus, recording medium, and power supply voltage adjusting method |
JP2010534890A (ja) * | 2007-07-26 | 2010-11-11 | クゥアルコム・インコーポレイテッド | 命令利用に基づいた、適応電圧スケーリングのための方法と装置 |
US8725488B2 (en) | 2007-07-26 | 2014-05-13 | Qualcomm Incorporated | Method and apparatus for adaptive voltage scaling based on instruction usage |
JP2010244504A (ja) * | 2008-08-15 | 2010-10-28 | Sony Computer Entertainment Inc | Lsiの電力低減のための適応的クロック位相制御方法および装置 |
JP2012532383A (ja) * | 2009-07-02 | 2012-12-13 | クアルコム,インコーポレイテッド | 温度補償適応型電圧スケーラ(avs)システムおよび方法 |
US8661274B2 (en) | 2009-07-02 | 2014-02-25 | Qualcomm Incorporated | Temperature compensating adaptive voltage scalers (AVSs), systems, and methods |
JP2011227937A (ja) * | 2011-08-16 | 2011-11-10 | Fujitsu Ltd | 電源電圧調整装置、記録媒体および電源電圧調整方法 |
JP2013054691A (ja) * | 2011-09-06 | 2013-03-21 | Nec Computertechno Ltd | 電子機器の保守装置、方法、及びプログラム |
US9817743B2 (en) | 2011-09-06 | 2017-11-14 | Nec Platforms, Ltd. | Maintenance apparatus of electronic device, maintenance method of electronic device, and non-transitory computer readable medium storing program |
CN105009456A (zh) * | 2013-03-01 | 2015-10-28 | 高通股份有限公司 | 用于逐次逼近寄存器模数转换器中供电电压和/或比较器共模电压的闭环控制的方法和装置 |
JP2016508704A (ja) * | 2013-03-01 | 2016-03-22 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 逐次比較レジスタ型アナログ−デジタル変換器における電源及び/又は比較器コモンモード電圧の閉ループ制御のための方法及び装置 |
Also Published As
Publication number | Publication date |
---|---|
EP0976021B1 (en) | 2002-01-02 |
WO1998006022A3 (en) | 1998-08-20 |
FR2752312B1 (fr) | 1998-10-30 |
DE69709911D1 (de) | 2002-02-28 |
US6157247A (en) | 2000-12-05 |
DE69709911T2 (de) | 2002-06-20 |
JP4024306B2 (ja) | 2007-12-19 |
EP0976021A2 (en) | 2000-02-02 |
US6366157B1 (en) | 2002-04-02 |
WO1998006022A2 (en) | 1998-02-12 |
FR2752312A1 (fr) | 1998-02-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040708 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070613 |
|
A72 | Notification of change in name of applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A721 Effective date: 20070613 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070925 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070912 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070912 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071003 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
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