JP2001504969A - スタック向きデータ処理装置 - Google Patents

Abstract

(57)【要約】 ２つのスタックを維持するデバイス処理装置である。情報の基本単位の長さが各スタックごとに相違する。ポップ及びプッシュがスタックポインタに変化を生じさせ、この変化はどちらのスタックが使用されるかに応じて相違する。種々の命令がスタック上の種々の位置を、スタックの先頭に対し基本単位の数のオフセットで規定されるレジスタとして参照する。実施例では、レジスタの参照は通常は一組のレジスタ（スタックレジスタの先頭を含む）のうちのプッシュ又はポップを含まない１つのレジスタの参照として解釈されるが、１つのレジスタの参照をプッシュ又はポップを含むスタックの先頭の参照と解釈する。

Description

【発明の詳細な説明】 スタック向きデータ処理装置 本発明は、第１及び第２スタックを維持する手段と、それぞれ第１及び第２ス タックのプッシュ及び／又はポップを生じさせる第１及び第２命令を含む命令セ ットを有する命令実行ユニットとを具えるデータ処理装置に関するものである。 このようなデータ処理装置はフィリップスセミコンダクタ社により出版された １９９６データハンドブックの第３３−３６頁に発表されたフィリップス８０Ｃ ５１ＸＡプロセッサの総覧に記載されている。 スタックは例えばメモリアドレスポインタを格納するスタックポインタレジス タにより維持することができる。プッシュ操作時に、メモリアドレスポインタが インクリメントされ、情報がメモリアドレスポインタが指すメモリ位置に格納さ れる。従って、連続するプッシュ操作により情報は一連の連続メモリ位置に書き 込まれる。この情報はメモリ位置をスタックの先頭に対しアドレス指定すること により読み出すことができる。 ポップ操作はプッシュ動作の逆である。ポップ操作時に情報はメモリアドレス ポインタが指すメモリ位置から読み出されるとともにメモリアドレスポインタが デクリメントされる。 ８０Ｃ５１ＸＡプロセッサはこのようなスタックメカニズムを支援する。その 理由は、このプロセッサは、メモリアドレスポインタを含むレジスタを参照する ことによりアドレスを表わすアドレッシングモードを実行する命令を有するため である。この命令は、レジスタを参照し、このレジスタ内のメモリアドレスポイ ンタをオペランドのソースとして又は結果のデスティネーションとして使用すべ きメモリ位置を指すポインタとして識別する。いくつかのレジスタをこのように 使用することができ、従って各々をスタックポインタとして使用することができ る。また、８０Ｃ５１ＸＡプロセッサは特にプロシージャコール及び割込みから の復帰のためにユーザスタック及びシステムスタックを規定することができる。 これらのスタックに対するスタックポインタは通常のレジスタの一つにマップす る。 命令が実行時に参照するレジスタを暗黙的に命令の機能操作と一緒にインクリ メント又はデクリメントさせるアドレッシングモードがある。インクリメント又 はデクリメントは１６ビットワードアドレスの単位であり、即ちレジスタの内容 が一時に２バイトアドレスづつインクリメント又はデクリメントされる。 スタックは、特に高水準言語により規定されたプログラムを実行するのに使用 するとき、パワフルな情報管理メカニズムを提供する。これは、多数の項目がス タックに格納され、スタックがかなり多量のランダムアクセスメモリスペースを 使用することを意味する。 本発明の目的は、特に、情報のスタック処理に少量のメモリスペースを必要と するデータ処理装置を提供することにある。 本発明の他の目的は、スタックを使用するプログラムの格納に必要とされるメ モリスペースの量を低減することにある。 本発明の更に他の目的は、パワフルなスタック処理命令セットを命令を過度に 大きくすることなく提供することにある。 本発明は、第１及び第２スタックを維持する手段と、それぞれ第１及び第２ス タックのプッシュ及び／又はポップを生じさせる第１及び第２命令を含む命令セ ットを有する命令実行ユニットとを具えるデータ処理装置において、前記第１及 び第２スタックを維持する手段が情報を第１及び第２スタックに、それぞれ互い に等しくなく且つ互いに整数倍でない第１の長さの基本単位及び第２長さの基本 単位でプッシュ及び／又はポップすることを特徴とする。 第１スタックは、例えば種々の算術論理演算命令内にオペランドとして使用さ れる数値データ用に使用することができ、この場合には基本単位は例えば１６ビ ットワードとする。第２スタックはこのような算術論理演算命令内にオペランド のアドレスとして使用されるアドレス用に使用することができ、この場合には基 本単位は例えば２４ビットワードとする。 このように、基本単位の長さは第１及び第２スタックに対しそれぞれ例えば１ ６ビット及び２４ビットである。その結果として、第１及び第２スタックポイン タをバイト単位でアドレスされるメモリを指すものとして使用する場合、第１ス タックポインタはプッシュ及び／又はポップの結果として２バイトアドレスづつ 変化し、第２スタックポインタはプッシュ及び／又はポップの結果として３バイ トアドレスづつ変化する。第１スタックは種々の算術論理演算命令内のオペラン ドとして使用される数値データ用に使用することができ、第２スタックはこのよ うな算術論理演算命令内のオペランドのアドレスとして使用されるアドレス用に 使用することができる。 データ値及びアドレスの基本長さは、これらの２つのタイプの情報の異なる使 用のために一般に相違する。本発明と異なり、両タイプの情報をスタックするの に１つの基本単位長さのみを使用する場合、このことはスタックの格納スペース が無駄な命令に浪費されることになることを意味する。本発明によれば、スタッ クを異なる長さの基本スタック単位 で使用するためにこのような格納スペースの浪費が避けられる。本発明はアドレ ス及びデータに制限されない。本発明は異なる有意長を有する２つのタイプの情 報を使用する任意の環鏡の下で使用することもできる。 本発明データ処理装置の実施例では、命令セットは第１及び第２スタックの先 頭に対するオフセットに基づいて格納位置を指定する第１及び第２アドレッシン グモードを使用し、オフセットは関連するスタックに対する基本単位の数で表わ されることを特徴とする。この実施例では、命令を短く維持することができる。 その理由は、命令は関連するスタックに適合する単位でオフセットをアドレスし 、このオフセットをこのスタック内の小さな差を表わすものとすることにより命 令スペースの浪費が避けられるためである。 本発明の他の実施例は請求項４及び５に記載されている。これらの実施例では 、スタックの先頭に対し指定することができるオフセット、好ましくは最大オフ セットの小量を犠牲にしてプッシュ及びポップを符号化する。 本発明データ処理装置のこれらの利点及び他の利点は図面を用いて以下に説明 するが、本発明はこれに限定されるものではない。図面において、 図１は本発明の原理を実証する簡略化したデータ処理装置を示し、 図２ａ，ｂはデータ処理装置の命令セットの一部分を示し、 図３は専用スタックキャッシュ／バッファを具えるデータ処理装置を示す。 図１は本発明の原理を実証する簡略化したデータ処理装置を示す。この装置は 命令実行ユニット１０と、データバス１４ａ及びアドレスバス１４ｂに接続され たメモリ１２とを含む。この装置は更に第１及び第２スタック制御ユニット１６ 、１８を含み、これらの制御ユニットは命令実行ユニット１０に結合された制御 インタフェース及びアドレスバス１４ｂに結合された出力端子を有する。 第１スタック制御ユニット１６はオフセット減算器１６３に結合された出力端 子を有するスタックポインタレジスタ１６０を含む。実効ユニット１０に対する 制御インタフェースはシフトユニット１６２を経てオフセット減算器１６３の入 力端子に結合されたオフセット入力端子を含む。オフセット減算器１６３の出力 端子をバスインタフェースユニット１６４を経てアドレスバス１４ｂに結合する 。スタックポインタレジスタの出力端子はインクリメント／デクリメントユニッ ト１６９を経てマルチプレクサ１６５の第１入力端子にも結合する。マルチプレ クサ１６５の第２入力端子は命令実行ユニット１０のスタックプリセット出力端 子に結合する。マルチプレクサ１６５の出力端子をスタックポインタレジスタ１ ６０の入力端子に結合する。マルチプレクサ１６５、スタックボインタレジスタ １６０及びバスインタフェースユニット１６４の制御入力端子を制御インタフェ ースを経て命令実行ユニット１０に結合する。 第２スタック制御ユニット１８は第２スタックポインタ１８０を含み、オフセ ット入力端子１８１が乗算回路１８６を経てオフセット減算器１８３に結合され ている点を除いて第１のスタック制御ユニット１６と同一である。乗算回路１８ ６はシフトユニット１８２と加算器１８７を含む。オフセット入力端子１８１を 加算器１８７の２つの入力端子に直接結合するとともにシフトユニット１８２を 経て結合する。加算器１８７の出力端子をオフセット減算器１８３の入力端子に 結合する。 図２ａ，ｂは命令実行ユニット１０の命令セットからの種々の可能な命令を示 す表である。命令セットは主として２つのタイプのレジスタ：２４ビットのＡ( アドレス)レジスタ及び１６ビットのＤ(データ)レジスタを使用する。図１の簡 略化データ処理装置においてはこれらの“レジスタ”は実際にはメモリ１２内の 記憶場所に対応する。 命令セットはメモリからレジスタへ及びレジスタからメモリへ情報をロードし 、格納するロード（Ｌｄ）及び格納（Ｓｔ）操作を含む。これらの命令には、例 えば必要とするソース又はデスティネーションレジスタ（例えばアドレスレジス タ又はデータレジスタ）及びロードすべきデータのタイプ（例えばフルワード又 はハーフワード）に応じて種々のバージョン（例えばＬｄＡ，ＬｄＢ，ＬｄＤ） がある。更に、命令セットは種々の算術論理演算を実行する命令、例えばＡｄｄ (加算)，Ｓｕｂ(減算)，Ｓｈｌ，Ｓｈｒ（左シフト、右シフト）及びＯｒ，Ｘｏ ｒ(排他的論理和)、Ｎｏｔ（論理反転）を含む。更に、命令セットはＢｒ(ブラ ンチ)、Ｊ（ジャンプ）等のような制御操作を含む。 算術論理演算のソースオペランドは一般にＤレジスタから到来するか、対応す る命令内に直接規定される。ロード操作のソースオペランド及び格納操作のデス ティネーションオペランドのアドレスは一般に命令内にメモリアドレスにより直 接規定されるか、命令が参照するＡレジスタに記憶されたアドレスにより間接的 に規定される。更に、複数のＡレジスタに対しＡｄｄ命令がある。 多くの命令には、オペランドの処理に使用するアドレッシングモードが相違す る以外は同一の操作を規定する複数のバージョンがある。例えば、ＬｄＡに対す る命令には２つのメインバージョンがあり、第１のメインバージョンはレジスタ とオフセットを指定する。オペランドは、指定されたレジスタの内容にオフセッ トを加算することにより得られるメモリアドレスに位置する。第１メインバージ ョンのそれぞれのバージョンでは、オフセットはそれぞれ５ビット長又は１３ビ ット長であり、命令全体はそれぞれ１６ビット長又は２８ビット長である(第２ バージョンの方がオペコードが長い)。第２のメインバージョンはオペランド値 を直接指定する。第２のメインバージョンのそれぞれのバージョンでは、オペラ ンドはそれぞれ８ビット又は２４ビット長であり、命令はそれぞれ２０ビット又 は３６ビット長である。 図２ａ，ｂには、マシン命令が装置用のアセンブラ命令の記述で示されている 。アセンブラ命令はファンクションコードの後にオペランド記述を含む。表の第 １列はファクションコードのニーモニック記号を示す。第２列は同一のニーモニ ックを有する命令の種々のバージョンを数える数である。第３列はオペランド記 述 のフォーマットを記述する。第４列から第８列はマシン命令のファンクションコ ード（opcode）及び第１、第２、第３及び第４オペランド（もしあれば）にそれ ぞれ使用されるビット数を示す。最終列は命令の全長を４ビットニブル単位で示 す。 第３列に記載するフォーマットにおいて、命令の種々のオペランドはコンマで 分離されている。通常、第１オペランドは命令の結果を格納すべき位置を示し、 第２オペランド及び後続のオペランド（もしあれば）はファンクションの実行時 に使用される引数を示す。ＬｄＢ及びＳｈｒ（右シフト）の場合には、他のオペ ランドの前に、符号拡張を生じさせるべきかを示す“ｓ”オペランドが置かれる 。Ｓｔ操作の場合には、第１オペランドはソースのアドレスに関連し、第２オペ ランドはデスティネーションのアドレスに関連する。 “Ａｎ”を含むオペランドに対するエントリは、このオペランドが複数の“Ａ ”レジスタのうちの選択可能な１つを参照することを示す。“Ｄｎ”は、このオ ペランドが複数の“Ｄ”レジスタのうちの選択可能な１つを参照することを示す 。レジスタの前及び後の“＋”、“−”、及び“＊”符号の使用については後述 する。レジスタの参照を括弧“(”“)”内に置くと、これは参照されるレジスタ の内容がオペランドに対するアドレスとして使用されることを示す。括弧内のレ ジスタの参照の後に“＋”符号及びワード“offset(オフセット)”が続く場合に は、このアセンブラ命令はオペランドのアドレスを得るためにレジスタの内容に 加算すべきオフセット値を含むことを意味する。ワード“オフセット”の後に当 該命令内のオペランドに対し使用されるビット数を示す数が続く。 多くの命令には、ファンクションに対するパラメータとして使用すべき値が明 示的に含まれる。これは括弧なしの“offset(オフセット)”又は“＃”符号に続 くワード“immediate(イミディエイト)”又は“imm”により種々に示される。各 場合においてこれらのワードの後に、値の符号化のために命令に使用されるビッ ト数を示す数を置くことができる。命令の他の詳細については後に説明する。 動作中、命令実行ユニット１０はメモリ１２から命令に対応するマシンコード を連続的にロードし、命令を実行する。これは命令実行ユニット１０が命令のア ドレスをアドレスバス１４ｂに送出するとき開始する。これに応答して、メモリ １２が命令(少なくともその第１部分)を返送し、次いでこれが復号される。ロー ドされた部分から命令がまだ完全でないことが明らかな場合には(命令は互いに 異なる長さを有し得るため)、実効ユニット１０は命令の残部もロードする。演 算命令の場合には、命令実行ユニット１０はオペランドを選択し、それらを演算 ユニット（命令実行ユニット内にあるが図示してない）に送り、演算ユニットに よる演算結果をデスティネーションレジスタに格納する。ロード／格納操作の場 合には、命令実行ユニットはアドレスを計算し、メモリからそのアドレスの情報 を取り出し又はメモリのそのアドレスに情報を格納する。 Ｄレジスタ及びＡレジスタの一部分はそれぞれ個別のＤスタック及びＡスタッ クとして編成される。情報はＤスタックに２バイト(１６ビット)単位で格納され 、Ａスタックに３バイト(２４ビット)単位で格納される。図１の簡略化データ処 理システムでは、各スタックの内容をメモリ１２に格納し、第１及び第２スタッ ク制御ユニット１６、１８内のスタックポインタ１６０、１８０はそれぞれＤス タックの先頭及びＡスタックの先頭を保持するメモリ位置を指すアドレスを含む 。命令実行ユニット１０は命令内の３つのレジスタＤ０，Ｄ１及びＤ２等の参照 をどれぞれＤスタックの先頭の位置、Ｄスタックの先頭から１ワード下の位置及 びＤスタックの先頭から２ワード下の位置の参照と解釈する。同様に、命令実行 ユニット１０は命令内の３つのレジスタＡ０，Ａ１及びＡ２等の参照をそれぞれ Ａスタックの先頭の位置、Ａスタックの先頭から１ワード下の位置及びＡスタッ クの先頭から２ワード下の位置の参照と解釈する。ＬｄＤ命令の１つのバージョ ン(第７バージョン)では、ソースオペランドはＤｎ_extとして示され、３ビット で符号化されている。ＬｄＤ命令のこのバージョンでは、Ｄｎ_extフィールド内 の値は８つの値を取ることができ、これらの値はＬｄＤ命令によりＤ０にロード することができるスタックの先頭から数えた種々の基本単位の位置とみなせる。 命令実行ユニット１０は命令内にＤスタック内の位置に対応するＤレジスタの 参照を見つけると、第１スタック制御ユニット１６に、このレジスタがＤスタッ クの先頭に対応するレジスタに対しオフセットされているレジスタの数を表わす コードを送る。シフトユニット１６２がこの数を１ビットだけ上位にシフトさせ 、実際上２倍にする。オフセット減算器１６３がその結果をスタックポインタレ ジ スタ１６０の内容から減算する。命令実行ユニット１０の制御の下で、オフセッ ト減算器の出力をメモリ１２のアドレス入力端子に供給し、情報をアドレス位置 に書き込む又は読み出し、これは参照Ｄレジスタの読出し又は書込みに相当する 。 説明を簡単にするために、メモリへのデータパスはスタックにおける情報の基 本単位に対し十分な幅を有するものとするとともに、使用し得るアドレスに対し 何の制限もないものとする。この仮定が満足されない場合には、バスインタフエ ースユニット１６４は情報転送を２以上のメモリサイクルに分割し、例えば１ワ ードを構成する順次のバイトを転送することができ、またワード境界に位置しな いためにワード転送操作においてアドレスし得ない基本単位の初期部分を最初に 転送することができる。 命令実行ユニット１０は命令内にＡスタック内の位置に対応するレジスタの参 照を見つけると、第２スタック制御ユニット１８を第１スタック制御ユニット１ ６とほぼ同一に使用する。しかし、この場合には、このレジスタがＡスタックの 先頭に対応するレジスタに対しオフセットされているレジスタ数にこの数自身を １桁上位に１シフトさせたものを加算してこの数を実際上３倍にする。 こうして、スタックの先頭に位置するメモリ位置に対する算出オフセットはス タックに格納される基本単位の長さ倍され、図１では２倍に又は３倍にされ、ス タックのタイプに適応するものとなるが、スタックが使用される情報のタイプに 応じて他の任意の倍数を使用することができる。 命令実行ユニット１０はＤスタック又はＡスタックに１項目をプッシュする又 はポップするコマンドを受信すると、メモリ１２内のスタック位置の先頭をアド レスする。命令実行ユニット１０の制御の下で、インクリメント／デクリメント ユニット１６９、１８９が基本単位の長さだけインクリメント又はデクリメント されたスタックポインタレジスタ１６０及び１８０からのスタックポインタを計 算する。その結果を用いてスタックポインタレジスタ１６０、１８０を更新する 。Ｄスタック用の第１スタック制御ユニット１６の場合にはこのインクリメント 又はデクリメントは２である。Ａスタック用の第２スタック制御ユニット１８の 場合にはこのインクリメント又はデクリメントは３である。即ち、各場合おいて スタックに格納される基本ユニットの長さだけインクリメント又はデクリメント さ れる。 図２ａ，ｂに示す命令セットにおいて、いくつかの命令は命令実行ユニットに ポップ又はプッシュを実行させると同時にスタックの先頭をオペランドアドレス 又はデスティネーションアドレスとして使用させる。この場合には、プッシュは Ａ０又はＤ０の前の“＋”で示し、ポップはＡ０又はＤ０の後の“−”で示す。 いくつかの命令では、プッシュ及びポップは暗黙であり、この場合にはプッシュ 及びポップの符号化のために別個のビットがマシン命令に必要とされない。この 場合には図２ａ，ｂのアセンブラ命令における+/-及びＡ０/Ｄ０はリマインダー として作用するのみである。他の命令ではプッシュ又はポップはオプションであ る。この場合には+/-は括弧“[”“]”内に挿入され、プッシュを実行すべきか ポップを実行すべきかを選択するために１ビットがマシン命令に使用される。 以上の説明において、スタックポインタはプッシュ時にインクリメントされ、 ポップ時にデクリメントされ、且つスタックポインタは最後にプッシュされた情 報の位置を指すものと仮定した。これは一例にすぎず、その代わりにプッシュ時 にスタックポインタをデクリメントすることができること勿論であり、この場合 にはスタックポインタに対するオフセットを計算し、得られたオフセットをスタ ックポインタに加える。また、スタックポインタはスタックの先頭に対し一定の 関係を有する任意のメモリ位置、例えば次の情報がプッシュに応答して書き込ま れる位置を指すようにすることもできる。 ポップ時にスタックポインタが同一の方向に変化する必要もない。例えば，Ｄ スタックに対するスタックポインタはポップ時にインクリメントされるが、Ａス タックに対するスタックポインタはポップ時にデクリメントされる、またはその 逆とすることができる。この場合には、両スタックに対し単一のメモリアドレス 範囲を使用することができ、一方のスタックはこのアドレス範囲の底から上に、 他方のスタックはこの範囲の先頭から下に、互いに出会うまで成長するものとす ることができる。このようにすると、最大のスペースを必要するスタックが共通 のスタックスペースを使用することができ、他のスタックに使用し得るスペース を犠牲にすることがない。この場合には、処理ユニットに、衝突検出器又はＡス タックに対するスタックポインタとＢスタックに対するスタックポインタが出会 うときこれを検出する検出器を含めるのが好ましい。この衝突検出器はスタック オーバーフローエラー割込みを発生し、一方のスタックからのデータ又はアドレ スが他方のスタックからのアドレス又はデータをオーバーライトするのを阻止さ せる。 本発明から逸脱することなく、スタックポインタはスタックベースポインタ及 びスタックに格納された情報の基本単位数を表わすカウンタ値として維持するこ ともできる。この場合には、スタックアドレスの先頭はカウンタ値に関連するス タックにおける基本単位の長さを乗算することにより計算することができる(基 本単位は固定長であため、この乗算はたかだか数回の加算を必要とするだけであ る)。この積とスタックベースとの和がスタックポインタとなる。スタックの先 頭から所定数の単位だけ下にある基本単位のメモリアドレスは同様にカウンタ値 からこの所定数を減算することにより計算することができる。 簡単のため、図１のスタック制御ユニット１６、１８は完全に別個のユニット として示されているが、実際にはこれらのスタック制御ユニットのいくつかの機 能は共通の回路により実行することができる。例えば、オフセット減算器１６３ 、１８３及び／又はバスインタフェースユニット１６４は一時に一つのスタック がアクセスされるのみであるから両スタック制御ユニットに共有させることがで きる。 オペランドレジスタの識別に２ビットを使用する場合、実際には４つのレジス タ、即ちスタック上の基本単位の４つの位置をアドレスすることができる。本発 明の有利な実施例では、命令実行ユニット１０は一方のスタック上の第４レジス タＤ３又はＡ３の参照を、Ｄ０又はＡ０と同様に、スタックの先頭の参照として 処理するが、Ｄ３又はＡ３が使用される場合には、Ａ３又はＤ３の参照がそれぞ れオペランドのソース又はデスティネーションとして使用される場合にスタック へのアクセスの後にデクリメントが、又はスタックへのアクセスの前にインクリ メントが行われる。これは実際上ＰＵＳＨ（プッシュ）又はＰＯＰ（ポップ）操 作である。このようなレジスタ参照を用いてＰＵＳＨ又はＰＯＰを実行ユニット １０に信号することにより、殆どのＰＵＳＨ及びＰＯＰ操作は追加の別個の命令 を必要とせず、またＤ３又はＡ３を参照する命令は命令セットの多数を占めない 。 従ってプログラム格納用に必要とされるメモリスペースを最小にすることができ る。図２ａ，ｂでは、この可能性が選択した数の命令に対し、関連するオペラン ドを“＊”でマークすることにより示されている。この種のオペランド処理はレ ジスタを参照する全ての命令に適用することができ、またこの処理は選択した命 令にのみ適用して他の命令が第４レジスタに対し通常Ａ３又はＤ３を使用するよ うにすることができる。 ４つのレジスタＤ０，Ｄ１，Ｄ２，Ｄ３及び４つのレジスタＡ０，Ａ１，Ａ２ ，Ａ３は命令内において２ビットで符号化するのが好ましい。スタックを参照す るもっと多数のレジスタが必要とされる場合には一般にｎビットを使用すること ができ、即ちスタックの先頭に対する種々のオフセット及びプッシング又はポッ ピングを意味する１つの値を参照する２＊ｎ−１を使用することができる。 命令実行ユニットは追加のレジスタＡ４，Ａ５，Ａ６，Ａ７の参照をスタック の状態と無関係の同一の局部格納位置を参照する局部レジスタの参照と解釈する ことができる。例えば、レジスタＡ４はＡスタックポインタ１８０とすることが でき、レジスタＡ５はＤスタックポインタ１６０とすることができ、レジスタＡ ７はプログラムカウンタとすることができ、且つレジスタＡ６はプロシージャコ ールからのリターンに使用すべきプログラムカウンタとすることができる。これ らのレジスタはすべて２４ビットのアドレスを格納し、従ってＡレジスタという 。 原理的には、サブルーチンからのリターンアドレスもアドレススタックに格納 することができる。しかし、命令実行ユニット１０は割込み情報からのリターン 用にＪＳＲ（サブルーチンへジャンプ）命令、ＲＴ（サブルーチンからのリター ン）命令、ＲＴＩ（割込みからのリターン）命令等に使用されるリターンアドレ スを格納するために酸くなくとの１つの他のスタックを維持するのが好ましい。 間接Ａスタック参照を有する命令、即ちＡスタックに格納されたアドレスを用 いてメモリ位置をアドレスする命令は命令セット内のロード命令及び格納命令に のみ使用され、例えば算術論理演算には使用されない。これにより２つのスタッ クを１サイクルにつき１命令を実行し得るＲＩＳＣのようなアーキテクチャに高 い効率で組合せることができる。 図２ａ，ｂの命令セットはいくつかの特別の命令、例えばＡ及びＤスタックか らのオプショナルポップ（２ビットに符号化される）とともにサブルーチンから のリターンを生じさせる２ビットのパラメータを有するＲＥＴを含む。Ｓｉはソ フトウエア割込み命令であり、Ｔｒはトラップ命令である。 実際上、図１に示す簡略化したデータ処理装置は低速である。その理由は，Ａ スタック及びＤスタックの参照ごとにメモリ１２をアクセスする必要があるため である。この点は、スタック内に存在する情報をキャッシングすることにより本 発明から逸脱することなく改善することができる。キャッシングには、汎用キャ ッシュを使用することができ、また各スタックに対し専用キャッシュを使用する ことができる。スタック管理方法は、命令を明示的に参照しうるスタック位置が 即時に必要とされるのみであること及びスタックは通常逐次にアクセスされるこ とが既知であるため、最適にすることができる。キャッシュとメモリとの一致は 、スタック機構によらずにスタック上のメモリ位置をアクセスすることを控える ことがプログラマにまかされる場合には、厳密に維持する必要はない。 図３は専用スタックキャッシュを具えるデータ処理装置を示す。本例装置はア ドレスバス３４ａ及びデータバス３４ｂにより接続された命令実行ユニット３０ とメモリ３２を含む。本例装置は第１及び第２スタック制御ユニット３６、３８ を含む。第１スタック制御ユニット３６は各々１基本スタックユニットを格納す るのに十分な大きさの複数のレジスタを有するレジスタファイル３６０と、レジ スタ管理ユニット３６２と、スタックポインタユニット３６４と、インタフェー スユニット３６６とを含む。レジスタ管理ユニット３６２は命令実行ユニット３ ０に結合されたレジスタ選択入力端子及びレジスタファイル３６０に結合された レジスタ選択出力端子を有する。レジスタファイル３６０はデュアルポート化さ れ、命令実行ユニット３０及びインタフェースユニット３６６に接続されたアド レスポートを有する。スタックポインタユニット３６４はレジスタ管理ユニット ３６２に結合された制御入力端子、命令実行ユニット３０に結合された書込み入 力端子及び命令実行ユニット３０及びインタフェースユニット３６６に結合され た出力端子を有する。レジスタ管理ユニット３６２とインタフェースユニット３ ６６トランジスタの間に制御接続が存在する。インタフェースユニット３６６は 更にアドレスバス３４ａ及びデータバス３４ｂに接続する。 動作中、レジスタファイル３６０内のレジスタは１つのスタック、例えばＡス タックの上部に格納されている情報の各単位を格納する。レジスタ管理ユニット ３６２はスタック上の各位置とレジスタファイル内の各レジスタとの対応を保持 する。この一致はランダムに適応させることができ、また例えば周期的な関係を 使用することもできる。命令がスタックの先頭に対する位置を参照するものであ る場合には、命令実行ユニット３０はこの参照をレジスタ管理ユニット３６２に 出力し、レジスタ管理ユニット３６２がこの参照に対応するレジスタファイル３ ６０内のレジスタを選択する。次いで直ちにこのレジスタが情報の基本単位の読 出し又は書込みのために命令実行ユニット３０に接続される。 原理的には、レジスタ管理ユニット３６２はレジスタファイル３６０内の１つ のレジスタをプッシュされた情報を受信できるレディー状態に維持する。命令が スタックへのプッシュ操作を命令する場合には、レジスタ管理ユニット３６２が このレジスタを選択して命令実行ユニット３０が情報の基本単位をこのレジスタ に格納する。更にレジスタ管理ユニット３６２はスタックポインタユニット３６ ４に命令してスタックポインタの値を情報の１基本単位の長さだけ増大させる。 レジスタ管理ユニット３６２はレジスタとスタック上の位置との間の一致を、こ のレジスタがスタックの先頭に対応し、他の各レジスタがプッシュ前よりスタッ クの先頭から１位置だけ更に離れた位置に対応するように更新する。 次いで直ちに、レジスタ管理ユニット３６２がインタフェースユニット３６６ に命令してスタックの先頭から最も遠くにある情報の基本単位をレジスタファイ ル３６０からメモリ３２に、スタックのその位置に対応するメモリ位置に転送さ せる。このメモリ位置はインタフェースユニット３６６がスタックポインタの値 から所定数の基本長さを減算することにより計算することができる。こうして、 スタックの先頭から最も遠くにある情報の基本単位を含むレジスタファイル３６ ０内のレジスタが次にプッシュされる情報を受信できるレディー状態に維持され たレジスタとして得ることができる。 従って、スタックの先頭に対し選択された情報が常にメモリ３２への格納に必 要とされる遅延を生ずることなく命令実行ユニットに得られる。 命令がスタックへのポップ操作を命令する場合には、レジスタ管理ユニット３ ６２がスタックの先頭に対応するレジスタファイル３６０内のレジスタを選択し て命令実行ユニット３０がこのレジスタを読み出すことができるようにする。更 にレジスタ管理ユニット３６２はスタックポインタユニット３６４に命令してス タックポインタを１基本単位の長さだけ減少させる。エミッタｒ管理ユニット３ ６２はレジスタとスタック上の位置との間の一致を、このレジスタがプッシュ操 作前のスタックの先頭に対応し、他の各レジスタがプッシュ操作前よりスタック の先頭に１位置だけ近い位置に対応するように更新する。また、レジスタ管理ユ ニット３６２はインタフェースユニット３６６に命令してレジスタファイル３６ ０内にない情報の最高位の基本単位をメモリ３２からフェッチさせる。インタフ ェースユニット３６６はスタックポインタの値から所定数の基本長さを減算する ことによりこの基本単位のアドレスを計算することができる。この基本単位が次 にプッシュされる情報を受信できるレディー状態に維持されているレジスタに格 納されるとともに、スタックの先頭にないレジスタが次にプッシュされる情報を 受信できるレディー状態に維持されたレジスタとなる。ポップ操作の前にプッシ ュ操作がポップを介挿することなく行われる場合には、関連する情報がレディー 状熊に維持されたレジスタに既に存在するため、メモリフェッチは不要であり、 省略することができる。 従って、スタックの先頭に対し選択された情報が常にメモリからのフェッチに 必要とされる遅延を生ずることなく命令実行ユニット３０に得られる。 このように、レジスタファイル３６０内のレジスタの数は、１に、明示的に参 照することができるスタックの先頭に対する位置の数を加えた数を必要とするの みである。しかし、本発明から逸脱することなく、もっと多数のレジスタを使用 することができる。もっと多数のレジスタを使用する場合には、レジスタ管理ユ ニット３６２はフリーレジスタがある限りプッシュ命令後のメモリ３２への書込 み操作の命令を延期させることができる。これにより、フリーレジスタが存在し なくなる前に、スタックの先頭がポップされるときに多数の書込み操作が必要と されるのが避けられる。 スタックポインタユニット３６４及びレジスタ管理ユニット３６２は最大及び 最小スタックポインタ値を追跡して書込み、読出し、プッシュ又はポップ操作が これらの最大値及び最小値を超えて発生するのを避けることができ、且つ、必要 に応じ、これが発生する場合には通常の命令実行の割込みを発生させることがで きる。スタックが同一のメモリ範囲を互いに反対方向に成長する場合には、その 代わりに２つのスタックが衝突しないことをテストすることができる。 基本単位の長さがバスの幅より大きい場合には、インタフェースユニット３６ ６はスタック情報の基本単位を転送するのに２以上のバスサイクルを使用する。 基本単位の長さＬがバスの幅Ｗの整数倍でない場合には、基本単位はＲビットの 超過を有する(Ｌ＝Ｎ＊Ｗ＋Ｒ，Ｎは整数、Ｎ＜Ｒ＜Ｗ、例えばＷ＝１６、Ｌ＝ ２４及びＲ＝８)。この場合には、メモリへの書込み時に、インタフェースユニ ット３６６は各メモリ単位のＲビットの超過の書込みを延期させ、これらの超過 ビットをスタック情報の次の基本単位と組み合わせて書き込むために、又は各基 本単位をメモリ３２からフェッチするときにこの基本単位の残部と再組み合わせ るためにこれらの超過ビットを保持することができる。同様に、メモリ３２から のフェッチ時に、インタフェースユニット３６６は次の基本単位のフェッチで使 用するために超過ビットと一緒にフェッチする必要があるＷ−Ｒビットを保持し て、２つ以上の基本単位からの情報を格納するメモリ３２内のワードを１基本単 位のみからの情報を格納するワードごとに２回アクセスする必要がないようにす ることができる。或いは又、インタフェースユニット３６６は２つ以上（Ｍ個） の基本単位を、これらの基本単位が相まってバス幅の整数倍（Ｍ＊Ｌ＝Ｎ＊Ｗ） になるように、一時にフェッチ又は書き込むこともできる。 各スタックごとに異なるメモリを使用するとともに個々のスタックの基本単位 の長さに適応する異なるバス幅を使用するアーキテクチュアを使用すると、装置 を一層効率的にすることができる。しかし、装置のプログラマはこのことを知る 必要はない。その理由は、この場合には命令セットを変更する必要がないためで ある。一つのアーキテクチャに対するプログラムを他のアーキテクチャに容易に 接続することができる。 第２スタック制御ユニット３８は、異なる長さの基本単位を使用する点を除い て、第１スタック制御ユニット３６と同様に動作する。図１のスタック制御ユニ ットを使用することもできる。 装置は、プログラムカウンタの最上位部分（例えば２４ビットプログラムカウ ンタの場合には１５最上位ビット）から導出されるアドレスに対するオフセット によりアドレスし得るメモリ１２、３２のブロックを使用する追加のアドレッシ ングモードに備えることができる。例えば、このアドレッシングモードを使用す る命令はＮビットのオフセットを含む。命令実行ユニットはこの命令を、オフセ ットのＮビットを最下位ビットとして有するとともにプログラムカウンタ（Ｍビ ットを含む）のＭ−Ｎ最上位ビットを最上位ビットとして有するアドレスのメモ リ位置を参照するものとして解釈する。従って、オフセットのために使用する比 較的短い命令長さで隣接する位置の複数の命令に対する共通のデータを参照する ことができるとともに、サブルーチン命令へのジャンプ後に、共通データをオー バヘッドを生ずることなくサイケ呈することができる。 場合によっては、タイプコードをデータアイテムと関連させ、例えばデータア イテムが個別の１６ビットワードであるのか、３２ビットワードの一部分である のか（ワードの残部は論理的に隣接するメモリ位置又は論理的に隣接するレジス タに格納される）を指示するのが望ましい。他の例では、タイプコードは、デー タアイテムが浮動小数点変数を表わすのか、固定小数点変数を表わすのかを指示 するものとすることができる。タイプコードがデータアイテムと関連する場合に は、命令実行ユニットは、データアイテムがオペランドとみなされるとき、デー タアイテムのタイプコードに対応する操作のタイプの実行時選択を行うことがで きる。これは、タイプの相違ごとに異なる明示命令バージョンが不用になること を意味する。その結果として、種々の操作の区別のために必要とされる命令バー ジョンが少数になる。これは、種々の操作の区別に短いマシン命令コードを使用 することができ、命令に必要とされるメモリ容量を低減することができる利点を もたらす。 タイプコードを有するデータアイテムの使用を実現するために、命令実行ユニ ットは入来オペランドのタイプを検出する回路と、このタイプ検出回路により制 御され、検出されたタイプに対応する算術論理演算の実行を選択する切換え可能 算術論理演算ユニットとを含む。更に、命令実行ユニットはデータアイテムを一 つのタイプから他のタイプに変換する命令を有する。 タイプをオペランド（特にＤオペランド）と関連させるこのような命令実行ユ ニットを使用する場合には、スタックボインタのインクリメント及びデクリメン トをスタックの先頭の基本単位のタイプコードの制御の下で調整可能にする必要 がある。例えば、スタックの先頭のアイテムのタイプコードが１６ビットワード を指示する場合、ポップの場合には、スタック制御ユニットがスタックポインタ を２バイトアドレスづつ（又は１ワードアドレスづつ）減少させ、またスタック の先頭のアイテムのタイプコードが３２ビットワードを指示する場合、ポップの 場合には、スタック制御ユニットがスタックポインタを４バイトアドレスづつ( 又は２ワードアドレスづつ)減少させる。同様に、プッシュの場合には、命令実 行ユニットがプッシュされるデータアイテムのタイプコードを検査し、スタック 制御ユニットにおいて、タイプコードがスタックに１６ビットワードを格納する のか３２ビットワードを格納するのかに応じてスタックポインタを２バイト又は ４バイトアドレスづつ増大させる。 この場合には、タイプコードはスタックされるアイテムごとに記憶する必要が ある。これは、例えば、対応するスタックがプッシュ又はポップされるときに自 動的にプッシュ又はポップされるタイプコードの追加のスタックを維持すること により実現することができる。 図示の装置は単一集積回路チップデバイスとして実現することができる。本発 明は代表的なプログラムに必要とされるメモリ容量、従ってチップ面積を低減す るため、この場合に特に有利である。しかし、メモリの少なくとも一部分は集積 チップデバイスの外部メモリとすることもできる。しかし、本発明の装置はメモ リを有する又は有しない数個の集積回路チップを組み合わせて構成することもで きる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ

Claims (1)

1. 【特許請求の範囲】 １． 第１及び第２スタックを維持する手段と、それぞれ第１及び第２スタック のプッシュ及び／又はポップを生じさせる第１及び第２命令を含む命令セットを 有する命令実行ユニットとを具えるデータ処理装置において、前記第１及び第２ スタックを維持する手段は情報を第１及び第２スタックに、それぞれ互いに等し くなく且つ互いに整数倍でない第１の長さの基本単位及び第２長さの基本単位で プッシュ及び／又はポップすることを特徴とするデータ処理装置。 ２． 命令セットは第１及び第２スタックの先頭に対するオフセットに基づいて 格納位置を指定する第１及び第２アドレッシングモードを使用し、オフセットは 関連するスタックに対する基本単位の数で表わされることを特徴とする請求項１ に記載ので処理装置。 ３． 第１及び第２スタックを維持する手段と、それぞれ第１及び第２スタック のプッシュ及び／又はポップを生じさせる第１及び第２命令を含む命令セットを 有する命令実行ユニットとを具えるデータ処理装置において、前記第１及び第２ スタックを維持する手段は情報を第１及び第２スタックに、それぞれ互いに等し くない第１の長さの基本単位及び第２長さの基本単位でプッシュ及び／又はポッ プし、且つ命令セットは第１及び第２スタックの先頭に対するオフセットに基づ いて格納位置を指定する第１及び第２アドレッシングモードを使用し、オフセッ トは関連するスタックに対する基本単位の数で表わされることを特徴とするデー タ処理装置。 ４． ソースオペランドに対するオフセットを一群のビットを用いて符号化し、 前記ビットの値の第１の所定の組合せが命令実行ユニットによりスタックの先頭 の読出しとともに関連するスタックからのポッピングを行わせ、前記ビットの値 の第２の組合せが命令実行ユニットによりスタックの先頭の読出しを関連するス タックを変化させることなく行わせ、前記ビットの値の他の組合せが命令実行ユ ニットにより関連するスタックの先頭に対しオフセットされた格納位置の読出し を行わせることを特徴とする請求項２又は３記載のデータ処理装置。 ５． 結果デスティネーションに対するオフセットを一群のビットを用いて符号 化し、前記ビットの値の第１の所定の組合せが命令実行ユニットにより関連する スタックのプッシングとともにスタックの先頭への書込みを行わせ、前記ビット の値の第２の組合せが命令実行ユニットによりスタックの先頭への書込みをプッ シングを生ずることなく行わせ、前記ビットの値の他の組合せが命令実行ユニッ トにより関連するスタックの先頭に対しオフセットされた格納位置の書込みを行 わせることを特徴とする請求項２又は３記載のデータ処理装置。 ６． 第１スタック及び第２スタックからの情報を基本単位で交互に格納し得る 複数の位置を有するメモリ範囲を具え、第１スタックがこのメモリ範囲の先頭か ら成長し、第２スタックがこのメモリ範囲の底から成長することを特徴とする請 求項１−３の何れかに記載のデータ処理装置。 ７． 第１スタックがデータスタックであり、第２スタックがアドレススタック であり、命令セット内の命令が第２スタックからの情報を使用してオペランド及 び／又は結果のメモリ位置をアドレスするとともに第１スタックからの情報自身 をオペランド及び／又は結果として使用することを特徴とする請求項１−３の何 れかに記載のデータ処理装置。 ８． プログラムの命令の実行中におけるサブルーチンコール及び／又は割込み のためのリターン情報用の第３のスタックを処理する手段を具えていることを特 徴とする請求項１−３の何れかに記載のデータ処理装置。