JP2001043082A - 情報処理装置並びに命令コーディング方法及び命令デコーディング方法 - Google Patents

Abstract

(57)【要約】 【課題】 可変長命令コードを用いて、命令コードの格
納効率を向上させる。 【解決手段】 命令デコーディング装置が、命令コード
群を格納して次フェッチ命令コード群を出力する命令メ
モリ１１と、未使用命令コード群と連結命令コード群と
を格納する命令レジスタ１２と、命令コードとビット長
の対応関係を記憶する命令コード対応メモリ１６と、命
令レジスタの最上位側の命令コードをデコードして制御
信号を生成する命令デコーダ１５と、シフト量データを
出力すセレクタ１７と、前命令コード群をシフトして未
使用命令コード群を出力するバレルシフタ１３と、今回
の命令コード長と保持されている命令コード長の加算値
とを加算する加算器１８と、加算器の出力命令コード長
を保持するコード長レジスタ１９と、次フェッチ命令コ
ード群を上位側にシフトして連結命令コード群として出
力するバレルシフタ１２とから構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、情報処理装置並
びに命令コーディング方法及び命令デコーディング方法
に係り、詳しくは、命令コード長をビット単位で割り当
てることによって、命令ＲＯＭ（Read Only Memory）容
量の圧縮と、命令キャッシュにおけるミスヒット率の低
減を可能にした、情報処理装置並びに命令コーディング
方法及び命令デコーディング方法に関する。

【０００２】

【従来の技術】情報処理装置においては、コード化され
た命令を命令メモリに格納しておき、プログラムの進行
に応じて逐次、命令コードを読み出して、これをデコー
ドすることによって、命令の実行に必要な制御信号を生
成する方法がとられている。そして、この際の命令コー
ド長としては、バイト（８ビット）単位に選ばれるのが
一般であって、命令の種類が少ない場合には、１バイト
命令が用いられる。命令の種類が多く、そのためコード
長が１バイトを超える場合でも、例えば２バイト，４バ
イト等のようにバイト単位に設定し、又は、必要に応じ
て、バイト単位で命令コード長を変更する、可変長命令
コード方式が用いられている（例えば、特開昭５６−７
１１４１号公報，特開平８−１０１７７４号公報，特開
平１１−２４９３０号公報等参照）。

【０００３】図１７は、従来の命令デコード回路の構成
を示したものであって、最も単純な固定長１バイト命令
コード方式の場合を例示し、命令メモリ１０１と、命令
レジスタ１０２と、命令デコーダ１０３とから概略構成
されている。命令メモリ１０１は、１バイトの固定長命
令コードからなる命令セットを、プログラムに対応して
格納している。命令レジスタ１０２は、命令メモリ１０
１から１バイトごとに逐次読み出される命令コードを、
一時保持する。命令デコーダ１０３は、プログラムにお
いて用いられる命令セットに対応する復号化ロジック回
路が組み込まれていて、入力された命令コードをデコー
ドして、制御信号を出力する。次に、図１７を参照し
て、従来の命令デコード回路の動作を説明する。命令メ
モリ１０１は、プログラムの進行に応じて、格納されて
いる命令コードを、逐次１バイトづつ出力する。命令レ
ジスタ１０２は、命令メモリ１０１から読み出された１
バイトからなる命令コードを、一旦保持する。命令デコ
ーダ１０３は、命令レジスタ２から読み出された命令コ
ードをデコードして、命令の実行に必要な、プロセッサ
内部の動作を制御するための制御信号１０４を生成す
る。

【０００４】このように、従来の命令デコーディング方
法では、例えば、固定長１バイト命令コード方式の場
合、命令コード長は、命令の種類の多少にかかわらず８
ビット一定であった。そのため、命令メモリが、命令コ
ードを固定的に記憶するＲＯＭの場合も、又は、メイン
メモリから読み出された命令コード群を保持するキャッ
シュの場合も、１命令が占有する記憶領域は一定であっ
た。

【０００５】

【発明が解決しようとする課題】しかしながら、命令の
種類が少ない場合は、命令コード長として８ビット必要
としないことがあり、従って、常に１バイト固定長とし
た場合、命令ＲＯＭ容量が必要以上に増大し、命令コー
ドの格納効率が低下するという問題があった。また、こ
れと同時に、プログラムメモリから命令キャッシュに命
令コードを読み出す場合に、キャッシュの容量が限られ
ているので、読み出された命令コード中に、所望の命令
コードがないため、命令キャッシュの書き替えが必要に
なることがあるが、命令コードの格納効率が低い場合に
は、このようなミスヒット率が増大するという問題があ
った。

【０００６】この発明は、上述の事情に鑑みてなされた
ものであって、命令コード長をビット単位で設定し、使
用頻度の高い命令にビット長の短いコードを割り当てる
ことによって、命令ＲＯＭ容量の圧縮と、命令キャッシ
ュにおけるミスヒット率の低減を可能にした、情報処理
装置並びに命令コーディング方法及び命令デコーディン
グ方法を提供することを目的としている。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、情報処理装置に係り、プロ
グラム中で使用される命令セットに対して、命令の使用
頻度が高いほどビット長が１ビットを単位として短くな
るような符号化を行ってビット単位からなる可変長命令
コードを生成する命令コーディング装置を備えたことを
特徴としている。

【０００８】また、請求項２記載の発明は、情報処理装
置に係り、複数のビット単位からなる可変長命令コード
を命令記憶手段に格納し、命令使用時、該命令記憶手段
から対応する可変長命令コードを読み出してデコードし
て、対応する制御信号を生成する命令デコーディング装
置を備えたことを特徴としている。

【０００９】また、請求項３記載の発明は、情報処理装
置に係り、プログラム中で使用される命令セットに対し
て、命令の使用頻度が高いほどビット長が１ビットを単
位として短くなるような符号化を行ってビット単位から
なる可変長命令コードを生成する命令コーディング装置
と、複数のビット単位からなる可変長命令コードを命令
記憶手段に格納し、命令使用時、該命令記憶手段から対
応する可変長命令コードを読み出してデコードして、対
応する制御信号を生成する命令デコーディング装置とを
備えたことを特徴としている。

【００１０】また、請求項４記載の発明は、請求項１又
は３記載の情報処理装置に係り、上記命令コーディング
装置が、プログラムソースをコンパイルしてアセンブラ
ソースを生成するコンパイル手段と、該アセンブラソー
ス中における各命令の出現の頻度確率を検出する命令頻
度検出手段と、上記アセンブラソース中の各命令に対し
て、上記検出された頻度確率が高いほどビット長が１ビ
ットを単位として短くなるような符号化を行ってビット
単位からなる可変長命令コードを生成する符号化処理手
段とを備えてなることを特徴としている。

【００１１】また、請求項５記載の発明は、請求項４記
載の情報処理装置に係り、上記符号化処理手段が、エン
トロピー符号化によって、上記可変長命令コードを生成
することを特徴としている。

【００１２】また、請求項６記載の発明は、請求項５記
載の情報処理装置に係り、上記エントロピー符号化が、
ハフマン符号化であることを特徴としている。

【００１３】また、請求項７記載の発明は、請求項２又
は３記載の情報処理装置に係り、上記命令デコーディン
グ装置が、複数の可変長命令コードを格納して、フェッ
チ要求に応じて所定ビット長の次フェッチ命令コード群
を出力する命令記憶手段と、未使用命令コード群と連結
命令コード群とを連結して格納する命令コード保持手段
と、各可変長命令コードにおける命令コードとビット長
との対応関係を記憶する命令コード対応記憶手段と、該
命令コードとビット長との対応関係に応じて、上記命令
コード保持手段に格納されている命令コード群の最上位
側（又は最下位側）における１個の可変長命令コードを
読み出してデコードして制御信号を生成するとともに該
デコードした命令コード長を出力する命令コードデコー
ド手段と、上記デコードされた命令が分岐命令でないと
きはデコードされた命令コード長を選択し、分岐命令で
あるときは分岐先命令位置データを選択して出力するセ
レクト手段と、上記命令コード保持手段における前命令
コード群を上記セレクト手段の出力ビット長だけ上位側
（又は下位側）にシフトして上記未使用命令コード群と
して出力する第１のシフト手段と、デコードされた命令
コード長と、コード長保持手段に保持された命令コード
長とを加算して出力し、該加算結果が所定ビット長を超
えるときはキャリを発生して上記命令記憶手段に上記フ
ェッチ要求として出力するとともに桁上げ余りの命令コ
ード長を出力する加算手段と、上記加算手段の出力命令
コード長を保持するコード長保持手段と、上記命令記憶
手段から出力された次フェッチ命令コード群を上記加算
手段の出力命令コード長だけ上位側（又は下位側）にシ
フトして上記連結命令コード群として出力する第２のシ
フト手段とを備えてなることを特徴としている。

【００１４】また、請求項８記載の発明は、請求項７記
載の情報処理装置に係り、上記命令コード対応記憶手段
を複数備え、プログラムに対応してそれぞれの命令コー
ド対応記憶手段を切り替えて使用することによって、複
数のプログラムを並列処理可能にしたことを特徴として
いる。

【００１５】また、請求項９記載の発明は、請求項７記
載の情報処理装置に係り、上記各可変長命令コードにお
けるコードとビット長との対応関係の情報を、上記命令
コードデコード手段内に備えることによって、上記命令
コード対応記憶手段を省いた構成としたことを特徴とし
ている。

【００１６】また、請求項１０記載の発明は、命令コー
ディング方法に係り、プログラムソースをコンパイルし
てアセンブラソースを生成するステップと、該アセンブ
ラソース中における各命令の出現の頻度確率を検出する
ステップと、上記アセンブラソース中の各命令に対し
て、上記検出された頻度確率が高いほどビット長が１ビ
ットを単位として短くなるような符号化を行ってビット
単位からなる可変長命令コードを生成するステップとを
備えてなることを特徴としている。

【００１７】また、請求項１１記載の発明は、命令デコ
ーディング方法に係り、複数の可変長命令コードを格納
した命令記憶手段からフェッチ要求に応じて所定ビット
長の次フェッチ命令コード群を出力するステップと、未
使用命令コード群と連結命令コード群とを連結した可変
長命令コード群を命令コード保持手段に格納するステッ
プと、命令コード対応記憶手段に格納されている命令コ
ードとビット長との対応関係に応じて、上記命令コード
保持手段に格納されている命令コード群の最上位側（又
は最下位側）における１個の可変長命令コードを読み出
してデコードして制御信号を生成するとともに、該デコ
ードした命令コード長を出力するステップと、セレクト
手段によって、上記デコードされた命令が分岐命令でな
いときは前回デコードされた命令コード長を選択し、分
岐命令であるときは分岐先命令位置データを選択して出
力するステップと、上記命令コード保持手段における前
命令コード群を上記セレクト手段の出力ビット長だけ上
位側（又は下位側）にシフトして上記未使用命令コード
群として出力するステップと、加算手段において、デコ
ードされた命令コード長と、コード長保持手段に保持さ
れた加算結果の命令コード長とを加算して出力し、該加
算結果が所定ビット長を超えるときキャリを発生して上
記命令記憶手段に上記フェッチ要求として出力するとと
もに桁上げ余りの命令コード長を出力するステップと、
上記命令記憶手段から出力された次フェッチ命令コード
群を上記加算手段の出力命令コード長だけ上位側（又は
下位側）にシフトして上記連結命令コード群として出力
するステップとを備えてなることを特徴としている。

【００１８】

【作用】この発明の構成では、情報処理装置において、
命令コーディング装置を備えて、プログラム中で使用さ
れる命令セットに対して、命令の使用頻度が高いほどビ
ット長が１ビットを単位として短くなるような符号化を
行ってビット単位からなる可変長命令コードを生成し、
命令デコーディング装置を備えて、複数のビット単位か
らなる可変長命令コードを命令記憶手段に格納し、命令
使用時、上記命令記憶手段から対応する可変長命令コー
ドを読み出してデコードして、対応する制御信号を生成
するようにしたので、命令コード長をビット単位で設定
して、使用頻度の高い命令ほどビット長の短い命令コー
ドを割り当てるようにした可変長命令コードを用いるこ
とが可能になり、従って、プロセッサの性能を劣化させ
ることなく、命令コードの格納効率を向上させることが
できるようになる。このため、命令メモリがＲＯＭであ
る場合に、命令ＲＯＭの容量を圧縮することができ、ま
た、命令メモリが、プログラムメモリから命令を読み出
して保持する命令キャッシュである場合に、ミスヒット
によって、命令キャッシュの書き換えを行う頻度を少な
くすることができるようになる。

【００１９】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例である命
令コーディング装置の構成を示す図、図２は、この発明
の一実施例である命令デコーディング装置の構成を示す
図、図３は、命令コードのビット長の例を示す図、図４
は、次フェッチ命令コード群の例を示す図、図５は、命
令レジスタの内容の推移の例を示す図、図６は、命令フ
ォーマットの例を示す図、図７は、ＣＰＵ（Central Pr
ocessing Unit ）の命令セットの定義と、命令コードと
符号化対象ビットとの例を示す図、図８乃至図１４は、
命令コード割り当ての例を示す図、図１５は、命令コー
ドの出現頻度の例を示す図、図１６は、頻度に対応した
コード変換の例を示す図である。

【００２０】この例の命令コーディング装置は、図１に
示すように、コンパイル部１と、命令頻度検出部２と、
符号化処理部３とから概略構成されている。上記コンパ
イル部１は、高級言語で書かれたソースを、より低位の
アセンブラ言語に変換する。命令頻度検出部２は、プロ
グラムソースから、命令の出現頻度を検出する。符号化
処理部３は、アセンブラ言語で書かれたソースに対し
て、命令の出現頻度に応じてビット長が変化する符号化
を行って、命令コードを出力する。

【００２１】次に、図１を参照して、この例の命令コー
ディング装置の動作を説明する。ソース４に格納されて
いる、高級言語からなるプログラムは、コンパイル部１
でアセンブラ言語に変換されて、アセンブラソース５に
格納される。命令頻度検出部２は、アセンブラソース５
に格納されているアセンブラ言語からなるプログラムに
おける、各命令の出現頻度を検出する。符号化処理部３
は、アセンブラソース５に格納されているアセンブラ言
語からなるプログラムに対して、ハフマン符号化等のエ
ントロピー符号化を行って、機械語プログラムからなる
オブジェクトコード６を生成するとともに、出現頻度の
高い命令ほどビット長の短いコードを割り当てた、ビッ
ト単位の可変長命令コードからなる命令コードテーブル
７を生成する。なお、エントロピー符号化時には、イミ
ディエート値（即値），ディスプレースメント値（アド
レス変位値），分岐先命令位置データを考慮するものと
する。

【００２２】また、この例の命令デコーディング装置
は、図２に示すように、命令メモリ１１と、バレルシフ
タ１２，１３と、命令レジスタ１４と、命令デコーダ１
５と、命令コード対応メモリ１６と、セレクタ１７と、
加算器１８と、コード長レジスタ１９とから概略構成さ
れている。命令メモリ１１は、複数の可変長命令コード
を格納している命令ＲＯＭ、又はプログラムメモリから
予め読み出された所定量の可変長命令コード群を格納す
る命令キャッシュからなっていて、命令フェッチ要求が
あったとき、所定ビット長の可変長命令コード群を次フ
ェッチ命令コード群として出力する。バレルシフタ１２
は、命令メモリ１１から一度に読み出し可能なビット長
の幅を持つシフタからなり、命令メモリ１１から読み出
された次フェッチ命令コード群を、シフト量データに応
じて上位側（又は下位側）にシフトさせて、連結命令コ
ード群として出力する。バレルシフタ１３は、バレルシ
フタ１２と同じビット幅を持つシフタであって、命令レ
ジスタ１４に格納されていた前命令コード群を、シフト
量データに応じて上位側（又は下位側）にシフトさせ
て、未使用命令コード群として出力する。

【００２３】命令レジスタ１４は、命令メモリ１１から
一度に読み出し可能なビット長の２倍のビット長の幅を
持つレジスタからなっていて、バレルシフタ１３から出
力された未使用命令コード群と、バレルシフタ１２から
出力された連結命令コード群とを連結して格納する。命
令デコーダ１５は、可変長命令コードを入力とし、命令
コード対応メモリ１６の内容を参照して、制御情報を生
成するとともに、今回デコードした命令コード長を出力
する。命令コード対応メモリ１６は、可変長命令コード
とプロセッサ内への制御信号の生成を対応付ける情報
が、予め格納されている。セレクタ１７は、命令コード
長と、分岐先命令位置データとを切り替えて、シフト量
データとして出力する。。加算器１８は、命令メモリ１
１から一度に読み出し可能なビット長の幅を持ち、命令
コード長と、コード長レジスタ１９の値とを加算して、
バレルシフタ１２のシフト量を計算して出力するととも
に、加算器出力が所定ビット長を超えて、命令レジスタ
１４が次フェッチ命令コード群を連結可能になったと
き、キャリを発生して命令フェッチ要求として命令メモ
リ１１に出力し、桁上げ余りの命令コード長をバレルシ
フタ１２のシフト量として出力する。コード長レジスタ
１９は、命令メモリ１１から一度に読み出し可能なビッ
ト長の幅を持ち、現在までのバレルシフタ１２のシフト
量の加算結果を記憶する。

【００２４】以下、図２を参照して、この例の命令デコ
ーディング装置の動作について説明する。命令メモリ１
１は、命令フェッチ要求２０が発生したとき、次クロッ
クで、１６ビットからなる次フェッチ命令コード群２１
を読み出す。次フェッチ命令コード群２１は、バレルシ
フタ１２において、加算器１８から与えられるシフト量
データ２２に応じて、上位側（又は下位側）にシフトさ
れて、連結命令コード群２３を生じる。ここで、シフト
量データ２２は、加算器１８において、今回デコードさ
れた命令コード長２８と、コード長レジスタ１９に保持
されていた前回までにデコードされた命令コード長の累
算値との和に相当するビット長からなっている。ただ
し、この和が１６ビットを超えたときは、加算器１８
は、キャリを出力するとともに、加算値として、桁上げ
余りである１６ビット未満の端数値のビット長を出力す
る。このとき、加算器１８から出力されたキャリは、命
令フェッチ要求２０として命令メモリ１１に与えられる
ことによって、読み出された次フェッチ命令コード群２
１が、バレルシフタ１２において、前述の端数値のビッ
ト長シフトされて、連結命令コード群２３を生じる。

【００２５】一方、前回デコード時の命令レジスタ１４
の内容である前命令コード群２４はバレルシフタ１３に
おいて、セレクタ１７から与えられるシフト量データ２
５に応じて、上位側（又は下位側）にシフトされること
によって、デコードずみの前命令を削除されて、未使用
命令コード群２６として出力される。この際のシフト量
としては、セレクタ１７において、命令を分岐しないと
きは今回デコードされた命令コード長２８が選択され、
命令を分岐するときは分岐先命令位置データ２９が選択
されることによって、シフト量データ２５が生成され
る。

【００２６】バレルシフタ１３から出力された未使用命
令コード群２６に対して、バレルシフタ１２から出力さ
れた連結命令コード群２３が連結されて、命令レジスタ
１４に格納される。この際のバレルシフタ１２のシフト
量と、バレルシフタ１３のシフト量とは等しいので、命
令レジスタ１４の内容は、前回セットされていた前命令
コード群２４のうち、デコードされなかった未使用命令
コード群の後に、連結命令コード群を、隙間なく連結し
た命令コード群からなっている。

【００２７】命令コード対応メモリ１６には、可変長命
令コードから、プロセッサ内への制御信号２７を生成す
る際における対応付けを示す情報として、命令ごとの、
命令コードとそのビット長、及命令コードに対応する制
御信号のデータが、プログラム実行前に予め格納されて
いる。命令デコーダ１５は、命令レジスタ１４にセット
されている命令コード群のうちから、命令コードとその
ビット長とによって決定される、最上位側（又は最下位
側）に位置する１個の可変長命令コードを入力して、デ
コードすることによって、制御信号２７を生成するとと
もに、今回デコードした命令コード長２８を出力する。

【００２８】以下、図３乃至図５を参照して、この例の
命令デコーディング装置における、可変長命令コードの
デコード処理の例を説明する。いま、命令メモリ１１に
格納されている、命令１〜命令９からなる可変長命令コ
ード群をデコードするものとし、各命令が、それぞれ、
図３に示すようなビット長を有するものとする。最初、
命令メモリ１１から、図４に示すｎ回目フェッチとｎ＋
１回目フェッチとによって、１６ビットずつ２回読み出
すことによって、命令レジスタ１４に、図５（１）に示
すように、命令１〜命令５が格納され、命令デコーダ１
５において、命令レジスタ１４の最上位側（又は最下位
側、以下省略）にある、４ビットの命令１がデコードさ
れる。 デコード終了時、命令レジスタ１４における前
命令コード群２４は、バレルシフタ１３において、命令
コード長２８に応じて、セレクタ１７から出力されるビ
ット長に対応するシフト量データ２５によって、命令１
のビット長に対応して上位側（又は下位側、以下省略）
に４ビットシフトされる。これによって、未使用コード
群２６において命令１が削除されるとともに、シフト量
に応じて、コード長レジスタ１９にビット長４が格納さ
れる。

【００２９】次に、図５（２）に示すように、未使用命
令コード群２６が、命令レジスタ１４に格納されること
によって、命令デコーダ１５において、命令レジスタ１
４の最上位側にある８ビットの命令２がデコードされ
る。デコード終了時、命令レジスタ１４における前命令
コード群２４は、バレルシフタ１３において、セレクタ
１７から出力されるシフト量データ２５によって、命令
２のビット長に対応して、上位側に８ビットシフトされ
る。これによって、未使用命令コード群２６において命
令２が削除されるとともに、加算器１８において、今回
のシフト量と、コード長レジスタ１９からの前回のシフ
ト量とが加算されて、コード長レジスタ１９にビット長
１２が格納される。

【００３０】次に、図５（３）に示すように、未使用命
令コード群２６が命令レジスタ１４に格納され、命令デ
コーダ１５において、命令レジスタ１４の最上位側にあ
る１０ビットの命令３がデコードされる。デコード終了
時、命令レジスタ１４における前命令コード群２４は、
バレルシフタ１３において、シフト量データ２５によっ
て、命令３のビット長に対応して、上位側に１０ビット
シフトされる。これによって、未使用命令コード群２６
におて命令３が削除されるとともに、加算器１８におい
て、今回のシフト量と、コード長レジスタ１９からの前
回までのシフト量とが加算される。このとき、加算器１
８は、加算結果が１６ビットを超えたので、キャリを発
生するとともに、加算結果から１６ビットを減じた桁上
げ余りを出力するので、コード長レジスタ１９にビット
長６が格納される。この際、キャリによって、命令メモ
リ１１に命令フェッチ要求２０が入力されるので、図４
に示すように、ｎ＋２回目フェッチによる次フェッチ命
令コード群２１が出力され、バレルシフタ１２におい
て、加算器１８からのシフト量データ２２によって、上
位側に６ビットシフトされて、連結命令コード群２３を
生じる。

【００３１】次に、図５（４）に示すように、命令レジ
スタ１４に、バレルシフタ１３からの未使用命令コード
群２６と、バレルシフタ１２からの連結命令コード群２
３とが格納される。この際、バレルシフタ１３における
シフト量と、バレルシフタ１２におけるシフト量とは等
しいので、命令レジスタ１４には、バレルシフタ１３か
らの未使用命令コード群の後に、バレルシフタ１２から
の連結命令コード群が、隙間なく配列されて格納され
る。命令デコーダ１５において、命令レジスタ１４の最
上位側にある４ビットの命令４がデコードされる。デコ
ード終了時、命令レジスタ１４における前命令コード群
２４は、バレルシフタ１３において、シフト量データ２
５によって、命令４のビット長に対応して、上位側に４
ビットシフトされる。これによって、未使用命令コード
群２６において命令４が削除されるとともに、加算器１
８において、今回のシフト量と、コード長レジスタ１９
からの前回のシフト量とが加算されて、コード長レジス
タ１９にビット長１０が格納される。

【００３２】次に、図５（５）に示すように、命令レジ
スタ１４に、未使用命令コード群２６が格納され、命令
デコーダ１５において、命令レジスタ１４の最上位側に
ある８ビットの命令５がデコードされる。デコード終了
時、命令レジスタ１４における前命令コード群２４は、
バレルシフタ１３において、シフト量データ２５によっ
て、命令５のビット長に対応して、上位側に８ビットシ
フトされる。これによって、未使用命令コード群２６に
おいて、命令５が削除されるとともに、加算器１８にお
いて、今回のシフト量と、コード長レジスタ１９からの
前回までのシフト量とが加算される。このとき、加算器
１８は、加算結果が１６ビットを超えたので、キャリを
発生するとともに、加算結果から１６ビットを減じた桁
上げ余りを出力するので、コード長レジスタ１９にビッ
ト長２が格納される。この際、キャリによって、命令メ
モリ１１に命令フェッチ要求２０が入力されるので、図
４に示すように、ｎ＋３回目フェッチによる次フェッチ
命令コード群２１が出力され、バレルシフタ１２におい
て、加算器１８からのシフト量データ２２によって、上
位側に２ビットシフトされて、連結命令コード群２３を
生じる。

【００３３】次に、図５（６）に示すように、命令レジ
スタ１４に、バレルシフタ１３からの未使用命令コード
群２６と、バレルシフタ１２からの連結命令コード群２
３とが格納される。この際、バレルシフタ１３における
シフト量と、バレルシフタ１２におけるシフト量とは等
しいので、命令レジスタ１４には、バレルシフタ１３か
らの未使用命令コード群の後に、バレルシフタ１２から
の連結命令コード群が、隙間なく配列されて格納され
る。命令デコーダ１５において、命令レジスタ１４の最
上位側にある１６ビットの命令６がデコードされる。デ
コード終了時、命令レジスタ１４における前命令コード
群２４は、バレルシフタ１３において、シフト量データ
２５によって、命令６のビット長に対応して、上位側に
１６ビットシフトされる。これによって、未使用命令コ
ード群２６において命令６が削除されるとともに、加算
器１８において、今回のシフト量と、コード長レジスタ
１９からの前回のシフト量とが加算される。このとき、
加算器は、加算結果が１６ビットを超えたので、キャリ
を発生するとともに、加算結果から１６ビットを減じた
桁上げ余りを出力するので、コード長レジスタ１９にビ
ット長２が格納される。この際、キャリによって、命令
メモリ１１に命令フェッチ要求２０が入力されるので、
図４に示すように、ｎ＋４回目フェッチによる次フェッ
チ命令コード群２１が出力され、バレルシフタ１２にお
いて、加算器１８からのシフト量データ２２によって、
上位側に２ビットシフトされて、連結命令コード群２３
を生じる。

【００３４】次に、図５（７）に示すように、命令レジ
スタ１４に、バレルシフタ１３からの未使用命令コード
群２６と、バレルシフタ１２とからの連結命令コード群
２３とが格納される。この際、バレルシフタ１３におけ
るシフト量と、バレルシフタ１２におけるシフト量とは
等しいので、命令レジスタ１４には、バレルシフタ１３
からの未使用命令コード群の後に、バレルシフタ１２か
らの連結命令コード群が、隙間なく配列されて格納され
る。命令デコーダ１５において、命令レジスタ１４の最
上位側にある６ビットの命令７がデコードされる。デコ
ード終了時、命令レジスタ１４における前命令コード群
２４は、バレルシフタ１３において、シフト量データ２
５によって、命令７のビット長に対応して、上位側に６
ビットシフトされる。これによって、未使用命令コード
群２６において命令７が削除されるとともに、加算器１
８において、今回のシフト量と、コード長レジスタ１９
からの前回のシフト量とが加算されて、コード長レジス
タ１９にビット長８が格納される。

【００３５】次に、図５（８）に示すように、命令レジ
スタ１４に、未使用命令コード群２６が格納され、命令
デコーダ１５において、命令レジスタ１４の最上位側に
ある８ビットの命令８がデコードされる。デコード終了
時、命令レジスタ１４における前命令コード群２４は、
バレルシフタ１３において、シフト量データ２５によっ
て命令８のビット長に対応して、上位側に８ビットシフ
トされる。これによって、バレルシフタ１３の内容から
命令８が削除されるとともに、加算器１８において、今
回の命令コード長と、前回までの命令コード長と加算さ
れる。このとき、加算器１８は、加算結果が１６ビット
になったので、キャリを発生するが、加算結果から１６
ビットを減じた桁上げ余りは０なので、コード長レジス
タ１９に格納されるビット長は０である。この際、キャ
リによって、命令メモリ１１に命令フェッチ要求２０が
入力されるが、このとき、命令メモリ１１は空になって
いるので、次フェッチ命令コード群２１は出力されな
い。

【００３６】次に、図５（９）に示すように、命令レジ
スタ１４に、バレルシフタ１３からの未使用命令コード
群２６が格納される。命令デコーダ１５において、命令
レジスタ１４の最上位側にある１０ビットの命令９がデ
コードされる。これによって、命令メモリ１１に格納さ
れていた、命令１〜命令９からなる可変長命令コード群
のデコード処理がすべて終了する。

【００３７】以下、図６乃至図１４を参照して、この例
における命令フォーマットと、命令セットの定義及び命
令コードの割り当てについて説明する。以下の例におい
ては、命令を取り扱う対象として、８ビット固定長命令
セットを用いるＣＰＵを想定する。また、ＣＰＵが使用
する８ビット長レジスタはｒｅｇ１〜ｒｅｇ３の４個と
し、その名称とコードの対応は、図６（ａ）に示される
ようなものである。また、ＣＰＵが条件の判断に用いる
フラグは、Ｚ（ゼロ），Ｃ（キャリ）の２種類とし、演
算命令の結果がゼロであったときはＺ＝１とし、そうで
ないときは、Ｚ＝０とする。また、演算命令の結果にお
いてキャリがあればＣ＝とし、そうでないときは、Ｃ＝
０とする。

【００３８】命令フォーマットとしては、図６（ｂ）に
示す、フォーマット１〜フォーマット４を仮定する。こ
れらのフォーマット中における、ｏｐ３〜ｏｐ０，ｄｔ
１〜ｄｔ０，ｓｃ１〜ｓｃ０，ｉｍ３〜ｉｍ０及びｄｓ
３〜ｄｓ０の内容は、図中に示される通りである。ま
た、以下の命令において、ｐｃはプログラムカウンタを
示し、Ｘ←ＹはＹの内容をＸに転送することを示す。ｒ
ｅｇＡはデスティネーションレジスタ、ｒｅｇＢはソー
スレジスタを示す。ここで、Ａ，Ｂは、０〜３を表す。
＃は算術論理演算子を示し、（アドレス）はアドレスの
示すメモリの内容を指す。

【００３９】フォーマット１の命令は、レジスタ転送命
令、例えば、ｒｅｇＡ←ｒｅｇＢ（ソースレジスタＢの
内容をデスティネーションレジスタＡへ転送）と、レジ
スタ間の演算命令、例えば、ｒｅｇＡ←ｒｅｇＡ＃ｒｅ
ｇＢ（レジスタＡの内容とレジスタＢの内容とを算術演
算して、演算結果をレジスタＡに格納）を表す。また、
フォーマット２の命令は、即値使用の演算命令、例え
ば、ｒｅｇＡ←ｒｅｇＡ＃即値（レジスタＡの内容と即
値との算術演算を行って、演算結果をレジスタＡに格
納）を表す。また、フォーマット３の命令は、レジスタ
に対する即値の格納命令、例えば、ｒｅｇ０（上位又は
下位４ビット）←即値（レジスタ０の上位４ビット又は
下位４ビットに即値を格納）を表す。

【００４０】また、フォーマット４の命令は、無条件分
岐命令、例えばｐｃ←ｐｃ＋アドレス修飾値（プログラ
ムカウンタの現在のアドレスから、現在のアドレスにア
ドレス修飾値を加算したアドレスに分岐）と、分岐命
令、例えば、ｉｆ条件成立ｔｈｅｎ ｐｃ←ｐｃ＋アド
レス修飾値（与えられた条件成立時、プログラムカウン
タの現在のアドレスから、現在のアドレスにアドレス修
飾値を加算したアドレスに分岐）と、メモリロード命
令、例えば、ｒｅｇ０←（ｒｅｇ１＋アドレス修飾値）
（メモリにおける、レジスタ１の値にアドレス修飾値を
加算したアドレスの内容を、レジスタ０に格納）と、メ
モリストア命令、例えば、（ｒｅｇ１＋アドレス修飾
値）←ｒｅｇ０（レジスタ０の内容を、メモリにおけ
る、レジスタ１の値にアドレス修飾値を加算したアドレ
スにストア）を表す。

【００４１】この例において想定するＣＰＵの命令セッ
トの定義は、図７（ａ）によって与えられる。そして、
ｏｐ３〜ｏｐ０によって示される命令コードと、命令フ
ァンクションとの対応、及びそれぞれの符号化対象ビッ
トとして、図７（ｂ）に示される通りの、１６種類の命
令が定義される。なお、この場合、符号化対象となるの
は、命令コード部及びレジスタ指定部のみであって、即
値，アドレス修飾値は符号化を行わないものとする。

【００４２】この例における、命令コードの割り当て
は、図８乃至図１４によって示される。なお，これら各
図において、ｉは即値を示し、ｄはアドレス修飾値を示
すものとする。図８においては、１６種類のレジスタ転
送命令について、その命令コードと命令ファンクション
（機能）との対応が示されている。図９においては、無
条件分岐命令と、メモリロード命令と、メモリストア命
令と、条件分岐命令（Ｚ＝１）と、条件分岐命令（Ｚ＝
０）と、条件分岐命令（Ｃ＝１）と、条件分岐命令（Ｃ
＝０）とについて、その命令コードと命令ファンクショ
ンとの対応が示されている。

【００４３】図１０においては、１６種類のレジスタ間
の算術加算命令について、その命令コードと命令ファン
クションとの対応が示されている。図１１においては、
１６種類のレジスタ間の算術減算命令について、その命
令コードと命令ファンクションとの対応が示されてい
る。図１２においては、１６種類のレジスタ間の論理積
命令について、その命令コードと命令ファンクションと
の対応が示されている。図１３においては、１６種類の
レジスタ間の論理和命令について、その命令コードと命
令ファンクションとの対応が示されている。図１４にお
いては、４種類の即値使用の算術加算命令と、４種類の
即値使用の算術減算命令と、下位４ビットに対するレジ
スタ即値格納命令と、上位４ビットに対するレジスタ即
値格納命令とについて、その命令コードと命令ファンク
ションとの対応が示されている。

【００４４】図１５においては、ＣＰＵに対する８ビッ
トの命令セットにおける、各命令コードの出現頻度の例
を示している。各命令コードに対する頻度確率は、図１
５に示される通りであって、これ以外の命令コードに対
する頻度確率は０であるとする。図１６においては、図
１５に示された命令セットにおける、それぞれ８ビット
の固定長命令コードを、頻度確率が高い命令コードほ
ど、短いビット長を割り当てるように、ビット単位の可
変長命令コードに変換したときの、可変長命令コードと
そのビット長との対応が図示のように定められていると
き、図１５に示された頻度確率の場合における、全可変
長命令コードに対する平均ビット長を示している。な
お、図中、ｐ^＊ １は、それぞれの可変長命令コードに
対する、頻度確率に応じた、ビット長の期待値を表し、
これを全可変長命令コードについて加算したものが、全
可変長命令コードに対する平均ビット長となる。図１６
の場合は、平均ビット長は、６．４６ビットであって、
８ビット固定長の場合と比較して、約２０パーセントの
効率化が図られたことになる。

【００４５】このように、この例の情報処理装置によれ
ば、命令コード長をビット単位で設定し、使用頻度の高
い命令ほどビット長の短い命令コードを割り当てるよう
にした可変長命令コードを用いるようにしたので、プロ
セッサの性能を劣化させることなく、命令コードの格納
効率を向上させることが可能となる。従って、命令メモ
リがＲＯＭである場合に、命令ＲＯＭの容量を圧縮する
ことができ、また、命令メモリが、プログラムメモリか
ら命令を読み出して保持する命令キャッシュである場合
に、ミスヒットによって、命令キャッシュの書き換えを
行う頻度を少なくすることができるようになる。

【００４６】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、複数のプ
ログラムが並列処理されるとき等のように、各可変長命
令コードが異なるプログラムが同時に実行される場合に
は、命令コード対応メモリ１６を複数設けて、各プログ
ラムに対応したメモリに切り替えて使用するようにすれ
ばよい。また、命令コード対応メモリ１６は、組み込み
用マイコン等のように、プログラムが単一であって、か
つ、命令コードが変化しない場合には、命令デコーダ１
５に、対応関係情報、すなわち本来、メモリに書き込む
べき情報を盛り込んだ回路構成とすることによって、こ
れを削除することも可能である。また、頻度確率が高い
命令ほどビット長の短い可変長命令コードを割り当てる
ための符号化方法としては、ハフマン符号化に限らず、
他のエントロピー符号化方法であってもよい。また、命
令を固定的に格納するメモリは、ＲＯＭに限らず、フラ
ッシュメモリであってもよい。また、一旦、固定長命令
コードを用いて作られたオブジェクトコードをもとに命
令頻度を検出して、頻度に応じて可変長命令コード割り
当てを行って、オブジェクトコードを作り直してもよ
い。

【００４７】

【発明の効果】以上説明したように、この発明によれ
ば、情報処理装置において、命令コード長をビット単位
で設定し、使用頻度の高い命令ほどビット長の短い命令
コードを割り当てた可変長命令コードを用いるようにし
たので、プロセッサの性能を劣化させることなく、命令
コードの格納効率を向上させることが可能になり、従っ
て、命令メモリとなる命令ＲＯＭの容量を圧縮すること
ができ、又は、命令メモリとなる命令キャッシュにおけ
るミスヒット率を低減して、ミスヒットによる書き換え
を減少させることができる。

【図面の簡単な説明】

【図１】この発明の一実施例である命令コーディング装
置の構成を示す図である。

【図２】この発明の一実施例である命令デコーディング
装置の構成を示す図である。

【図３】命令コードのビット長の例を示す図である。

【図４】次フェッチ命令コード群の例を示す図である。

【図５】命令レジスタの内容の推移の例を示す図であ
る。

【図６】命令フォーマットの例を示す図である。

【図７】想定するＣＰＵの命令セットの定義と、命令コ
ードと符号化対象ビットとの例を示す図である。

【図８】命令コード割り当ての例を示す図（１）であ
る。

【図９】命令コード割り当ての例を示す図（２）であ
る。

【図１０】命令コード割り当ての例を示す図（３）であ
る。

【図１１】命令コード割り当ての例を示す図（４）であ
る。

【図１２】命令コード割り当ての例を示す図（５）であ
る。

【図１３】命令コード割り当ての例を示す図（６）であ
る。

【図１４】命令コード割り当ての例を示す図（７）であ
る。

【図１５】命令コードの出現頻度の例を示す図である。

【図１６】頻度に対応したコード変換の例を示す図であ
る。

【図１７】従来の命令デコード回路の構成を示す図であ
る。

【符号の説明】 １ コンパイル部（コンパイル手段） ２ 命令頻度検出部（命令頻度検出手段） ３ 符号化処理部（符号化処理手段） １１ 命令メモリ（命令記憶手段） １２ バレルシフタ（第２のシフト手段） １３ バレルシフタ（第１のシフト手段） １４ 命令レジスタ（命令コード保持手段） １５ 命令デコーダ（命令コードデコード手段） １６ 命令コード対応メモリ（命令コード対応記憶
手段） １７ セレクタ（セレクト手段） １８ 加算器（加算手段） １９ コード長レジスタ（コード長保持手段）

Claims (11)

【特許請求の範囲】
1. 【請求項１】 プログラム中で使用される命令セットに
   対して、命令の使用頻度が高いほどビット長が１ビット
   を単位として短くなるような符号化を行ってビット単位
   からなる可変長命令コードを生成する命令コーディング
   装置を備えたことを特徴とする情報処理装置。
2. 【請求項２】 複数のビット単位からなる可変長命令コ
   ードを命令記憶手段に格納し、命令使用時、該命令記憶
   手段から対応する可変長命令コードを読み出してデコー
   ドして、対応する制御信号を生成する命令デコーディン
   グ装置を備えたことを特徴とする情報処理装置。
3. 【請求項３】 プログラム中で使用される命令セットに
   対して、命令の使用頻度が高いほどビット長が１ビット
   を単位として短くなるような符号化を行ってビット単位
   からなる可変長命令コードを生成する命令コーディング
   装置と、複数のビット単位からなる可変長命令コードを
   命令記憶手段に格納し、命令使用時、該命令記憶手段か
   ら対応する可変長命令コードを読み出してデコードし
   て、対応する制御信号を生成する命令デコーディング装
   置とを備えたことを特徴とする情報処理装置。
4. 【請求項４】 前記命令コーディング装置が、 プログラムソースをコンパイルしてアセンブラソースを
   生成するコンパイル手段と、該アセンブラソース中にお
   ける各命令の出現の頻度確率を検出する命令頻度検出手
   段と、 前記アセンブラソース中の各命令に対して、前記検出さ
   れた頻度確率が高いほどビット長が１ビットを単位とし
   て短くなるような符号化を行ってビット単位からなる可
   変長命令コードを生成する符号化処理手段とを備えてな
   ることを特徴とする請求項１又は３記載の情報処理装
   置。
5. 【請求項５】 前記符号化処理手段が、エントロピー符
   号化によって、前記可変長命令コードを生成することを
   特徴とする請求項４記載の情報処理装置。
6. 【請求項６】 前記エントロピー符号化が、ハフマン符
   号化であることを特徴とする請求項５記載の情報処理装
   置。
7. 【請求項７】 前記命令デコーディング装置が、 複数の可変長命令コードを格納して、フェッチ要求に応
   じて所定ビット長の次フェッチ命令コード群を出力する
   命令記憶手段と、未使用命令コード群と連結命令コード
   群とを連結して格納する命令コード保持手段と、 各可変長命令コードにおける命令コードとビット長との
   対応関係を記憶する命令コード対応記憶手段と、 該命令コードとビット長との対応関係に応じて、前記命
   令コード保持手段に格納されている命令コード群の最上
   位側（又は最下位側）における１個の可変長命令コード
   を読み出してデコードして制御信号を生成するとともに
   該デコードした命令コード長を出力する命令コードデコ
   ード手段と、 前記デコードされた命令が分岐命令でないときはデコー
   ドされた命令コード長を選択し、分岐命令であるときは
   分岐先命令位置データを選択して出力するセレクト手段
   と、 前記命令コード保持手段における前命令コード群を前記
   セレクト手段の出力ビット長だけ上位側（又は下位側）
   にシフトして前記未使用命令コード群として出力する第
   １のシフト手段と、 デコードされた命令コード長と、コード長保持手段に保
   持された命令コード長とを加算して出力し、該加算結果
   が所定ビット長を超えるときはキャリを発生して前記命
   令記憶手段に前記フェッチ要求として出力するとともに
   桁上げ余りの命令コード長を出力する加算手段と、 前記加算手段の出力命令コード長を保持するコード長保
   持手段と、 前記命令記憶手段から出力された次フェッチ命令コード
   群を前記加算手段の出力命令コード長だけ上位側（又は
   下位側）にシフトして前記連結命令コード群として出力
   する第２のシフト手段とを備えてなることを特徴とする
   請求項２又は３記載の情報処理装置。
8. 【請求項８】 前記命令コード対応記憶手段を複数備
   え、プログラムに対応してそれぞれの命令コード対応記
   憶手段を切り替えて使用することによって、複数のプロ
   グラムを並列処理可能にしたことを特徴とする請求項７
   記載の情報処理装置。
9. 【請求項９】 前記各可変長命令コードにおけるコード
   とビット長との対応関係の情報を、前記命令コードデコ
   ード手段内に備えることによって、前記命令コード対応
   記憶手段を省いた構成としたことを特徴とする請求項７
   記載の情報処理装置。
10. 【請求項１０】 プログラムソースをコンパイルしてア
    センブラソースを生成するステップと、該アセンブラソ
    ース中における各命令の出現の頻度確率を検出するステ
    ップと、前記アセンブラソース中の各命令に対して、前
    記検出された頻度確率が高いほどビット長が１ビットを
    単位として短くなるような符号化を行ってビット単位か
    らなる可変長命令コードを生成するステップとを備えて
    なることを特徴とする命令コーディング方法。
11. 【請求項１１】 複数の可変長命令コードを格納した命
    令記憶手段からフェッチ要求に応じて所定ビット長の次
    フェッチ命令コード群を出力するステップと、未使用命
    令コード群と連結命令コード群とを連結した可変長命令
    コード群を命令コード保持手段に格納するステップと、 命令コード対応記憶手段に格納されている命令コードと
    ビット長との対応関係に応じて、前記命令コード保持手
    段に格納されている命令コード群の最上位側（又は最下
    位側）における１個の可変長命令コードを読み出してデ
    コードして制御信号を生成するとともに、該デコードし
    た命令コード長を出力するステップと、セレクト手段に
    よって、前記デコードされた命令が分岐命令でないとき
    は前回デコードされた命令コード長を選択し、分岐命令
    であるときは分岐先命令位置データを選択して出力する
    ステップと、 前記命令コード保持手段における前命令コード群を前記
    セレクト手段の出力ビット長だけ上位側（又は下位側）
    にシフトして前記未使用命令コード群として出力するス
    テップと、 加算手段において、デコードされた命令コード長と、コ
    ード長保持手段に保持された加算結果の命令コード長と
    を加算して出力し、該加算結果が所定ビット長を超える
    ときキャリを発生して前記命令記憶手段に前記フェッチ
    要求として出力するとともに桁上げ余りの命令コード長
    を出力するステップと、 前記命令記憶手段から出力された次フェッチ命令コード
    群を前記加算手段の出力命令コード長だけ上位側（又は
    下位側）にシフトして前記連結命令コード群として出力
    するステップとを備えてなることを特徴とする命令デコ
    ーディング方法。