JPH0337723A - 情報処理装置 - Google Patents
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- JPH0337723A JPH0337723A JP1171785A JP17178589A JPH0337723A JP H0337723 A JPH0337723 A JP H0337723A JP 1171785 A JP1171785 A JP 1171785A JP 17178589 A JP17178589 A JP 17178589A JP H0337723 A JPH0337723 A JP H0337723A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラムで動作する情報処理装置に係り、特
に多数のレジスタを持つ情報処理装置に関するものであ
る。
に多数のレジスタを持つ情報処理装置に関するものであ
る。
本発明に関連する公知例としては、「モトローラＭＣ６
８０２０Ｕｓｅｒ’ｓ Ｍａｎｕａｌ、Ｐｒｅｎｔｉｃ
ｅ−Ｈａｌｌ Ｉｎｃ。
８０２０Ｕｓｅｒ’ｓ Ｍａｎｕａｌ、Ｐｒｅｎｔｉｃ
ｅ−Ｈａｌｌ Ｉｎｃ。
（１９８４ＡＰＰＥＮＤＩＸ Ｂ ｐ ｐ、１１０”ｌ
１２）Ｊを挙げることができる。
１２）Ｊを挙げることができる。
従来、公知例に示したようなマイクロプログラム方式の
情報処理装置（マイクロコンピュータ）は装置内部の複
数個のレジスタの内容を全て装置外部の記憶装置に退避
させる命令及び、逆に装置外部の記憶装置の内容を装置
内部の複数個のレジスタに回復する命令を持っていた。
情報処理装置（マイクロコンピュータ）は装置内部の複
数個のレジスタの内容を全て装置外部の記憶装置に退避
させる命令及び、逆に装置外部の記憶装置の内容を装置
内部の複数個のレジスタに回復する命令を持っていた。
この命令を用いることにより、一つのプログラムの実行
中に一時、処理を中断して全レジスタの内容を外部記憶
装置に退避した後、別のサブルーチン・プログラムを実
行する。その後、全レジスタの内容を外部記憶装置から
回復し、中断したプログラムを続行するということが可
能となる。
中に一時、処理を中断して全レジスタの内容を外部記憶
装置に退避した後、別のサブルーチン・プログラムを実
行する。その後、全レジスタの内容を外部記憶装置から
回復し、中断したプログラムを続行するということが可
能となる。
しかしながら、上記のような従来の情報処理装置では命
令中で指定した複数個のレジスタを一本のデータ・バス
を経由して順番に外部記憶装置に転送するためにレジス
タ数に比例した時間がかかつてしまうという問題があっ
た。これは、多数の専用レジスタを備えて高速化を図っ
た情報処理装置において特に著しい、又、このような多
数の専用レジスタを備えた情報処理装置のプログラムは
通常、たくさんのサブルーチンを組合せて作成するため
、レジスタの内容の退避と回復の回数が増加して問題は
さらに大きくなる。又、プログラムをアセンブリ言語を
用いて作成する場合、転送するレジスタ名を全て指定す
る必要があるためレジスタ数が多いと記述量が増加して
プログラムが理解しにくくなるという問題があった。
令中で指定した複数個のレジスタを一本のデータ・バス
を経由して順番に外部記憶装置に転送するためにレジス
タ数に比例した時間がかかつてしまうという問題があっ
た。これは、多数の専用レジスタを備えて高速化を図っ
た情報処理装置において特に著しい、又、このような多
数の専用レジスタを備えた情報処理装置のプログラムは
通常、たくさんのサブルーチンを組合せて作成するため
、レジスタの内容の退避と回復の回数が増加して問題は
さらに大きくなる。又、プログラムをアセンブリ言語を
用いて作成する場合、転送するレジスタ名を全て指定す
る必要があるためレジスタ数が多いと記述量が増加して
プログラムが理解しにくくなるという問題があった。
本発明の目的は、このような従来の問題を解決し、多数
のレジスタの内容の高速退避と高速回復を、ＷＭ潔なプ
ログラム記述で可能とする情報処理装置を提供すること
にある。
のレジスタの内容の高速退避と高速回復を、ＷＭ潔なプ
ログラム記述で可能とする情報処理装置を提供すること
にある。
上記課題を解決するため、本発明の情報処理装置は、複
数個のレジスタと各レジスタに付随する専用のデータ退
避用スタック複数個を持ち、かつ、これらの各レジスタ
のスタックの動作を直接制御するフィールドを命令コー
ド上に備えたことに特徴がある。又、スタック動作を行
わない方のレジスタを記述するスタック制御命令のアセ
ンブラ・ニーモニックを持つことにも特徴がある。
数個のレジスタと各レジスタに付随する専用のデータ退
避用スタック複数個を持ち、かつ、これらの各レジスタ
のスタックの動作を直接制御するフィールドを命令コー
ド上に備えたことに特徴がある。又、スタック動作を行
わない方のレジスタを記述するスタック制御命令のアセ
ンブラ・ニーモニックを持つことにも特徴がある。
本発明においては、各レジスタに付随する専用のデータ
退避用のスタックを設け、これらのスタックの動作を直
接制御する命令を備えた。これにより、レジスタの内容
を退避する場合、一つずつ順番に外部記憶装置に転送す
ることが不要となり、全てのレジスタの内容を同時に専
用のスタックに退避することができる。また、逆に全て
の専用スタックの内容を同時に各レジスタに回復するこ
とができる。さらに、命令コード上に各レジスタのスタ
ックの動作を指定するフィールドを備えているので、あ
る特定のレジスタだけ退避または回復をしないようにす
ることも可能である。これにより、メイン・ルーチンと
サブ・ルーチンの間の引き数のやり取りを効率良く行う
ことができる。又、通常全レジスタ数に比べて引数のや
り取りに用いるレジスタ数ははるかに少ないので退避や
回復をしない方のレジスタを指定するアセンブラ・ニー
モニックを使用することによってプログラムの記述量を
大幅に減らすことができる。
退避用のスタックを設け、これらのスタックの動作を直
接制御する命令を備えた。これにより、レジスタの内容
を退避する場合、一つずつ順番に外部記憶装置に転送す
ることが不要となり、全てのレジスタの内容を同時に専
用のスタックに退避することができる。また、逆に全て
の専用スタックの内容を同時に各レジスタに回復するこ
とができる。さらに、命令コード上に各レジスタのスタ
ックの動作を指定するフィールドを備えているので、あ
る特定のレジスタだけ退避または回復をしないようにす
ることも可能である。これにより、メイン・ルーチンと
サブ・ルーチンの間の引き数のやり取りを効率良く行う
ことができる。又、通常全レジスタ数に比べて引数のや
り取りに用いるレジスタ数ははるかに少ないので退避や
回復をしない方のレジスタを指定するアセンブラ・ニー
モニックを使用することによってプログラムの記述量を
大幅に減らすことができる。
以下、本発明の一実施例を第１図から第４図までを用い
て説明する。第１図は本発明の基本構成を示している。
て説明する。第１図は本発明の基本構成を示している。
第１図では説明を簡単にするために情報処理装置が４個
のレジスタを持ち、各々のレジスタが深さ２段のスタッ
クを持つ場合を扱うが、本発明はレジスタが何個であろ
うと、スタックが何段であろうとも適用可能である。第
１図は４個のレジスタ１、この４個のレジスタのそれぞ
れに付随する深さ２のスタック２及び命令デコーダ４か
ら構成される。また、説明のために命令コード３も合わ
せて示しである。命令コード３はスタックへの退避（以
後、ＰＵＳＨと呼ぶ。）、スタックからの回復（以後、
ＰＯＰと呼ぶ＃）のどちらの動作を行うかを指定するオ
ペコード部分とＰＵＳＨ，ＰＯＰを行わないレジスタを
指定する部分（この例では４個のレジスタに対応して４
ｂｉｔのフィールドからなる。）の２つの部分から構成
される。命令デコーダ４はこの命令コードをデコードし
て各レジスタのスタックを制御するＰＵＳＨ信号５．Ｐ
ＯＰ信号６を生成する。 ＰＵＳＨ信号５．ＰＯＰ信号
６は第５図に示す組合せの値をとる。ＰＵＳＨ信号５＝
１．ＰＯＰ信号６＝０の時、レジスタの内容がスタック
にＰＵＳＨされ、ＰＵＳＨ信号５＝Ｏ，ＰＯＰ信号６＝
１の時、スタックの内容がレジスタにＰＯＰされ、ＰＵ
ＳＨ信号５＝Ｏ，ＰＯＰ信号６＝０時はレジスタは、−
ＰＵＳＨもＰＯＰもされない、ＰＵＳＨ信号５＝１、Ｐ
ＯＰ信号６＝１という組合せは禁止されている。
のレジスタを持ち、各々のレジスタが深さ２段のスタッ
クを持つ場合を扱うが、本発明はレジスタが何個であろ
うと、スタックが何段であろうとも適用可能である。第
１図は４個のレジスタ１、この４個のレジスタのそれぞ
れに付随する深さ２のスタック２及び命令デコーダ４か
ら構成される。また、説明のために命令コード３も合わ
せて示しである。命令コード３はスタックへの退避（以
後、ＰＵＳＨと呼ぶ。）、スタックからの回復（以後、
ＰＯＰと呼ぶ＃）のどちらの動作を行うかを指定するオ
ペコード部分とＰＵＳＨ，ＰＯＰを行わないレジスタを
指定する部分（この例では４個のレジスタに対応して４
ｂｉｔのフィールドからなる。）の２つの部分から構成
される。命令デコーダ４はこの命令コードをデコードし
て各レジスタのスタックを制御するＰＵＳＨ信号５．Ｐ
ＯＰ信号６を生成する。 ＰＵＳＨ信号５．ＰＯＰ信号
６は第５図に示す組合せの値をとる。ＰＵＳＨ信号５＝
１．ＰＯＰ信号６＝０の時、レジスタの内容がスタック
にＰＵＳＨされ、ＰＵＳＨ信号５＝Ｏ，ＰＯＰ信号６＝
１の時、スタックの内容がレジスタにＰＯＰされ、ＰＵ
ＳＨ信号５＝Ｏ，ＰＯＰ信号６＝０時はレジスタは、−
ＰＵＳＨもＰＯＰもされない、ＰＵＳＨ信号５＝１、Ｐ
ＯＰ信号６＝１という組合せは禁止されている。
第１図の例では命令コード中の４ ｂｉｔフィールド内
のレジスタｂに対応するｂｉｔに１を立てているのでレ
ジスタｂのＰＵＳＨ信号５．ＰＯＩ）信号６は共に０と
なる。よってレジスタｂはＰＵＳＨもＰＯＰもされない
。レジスタし以外の３つのレジスタは命令コード中の４
ｂｉｔフィールド内の対応するｂｉｔにＯが立ってい
るのでＰＬＩＳＨ信号５゜ＰＯＰ信号６はオペコードの
内容をそのまま反映し、オペコードにＰＵＳＨ命令が指
定された時はＰＵＳＨ信号５＝ｌ、ＰＯＰ信号６＝０と
なり、オペコードにＰ ＯＩ−’命令が指定された時は
ＰＵＳＨ信号５＝Ｏ，ＰＯＰ信号６＝１となる。このた
め。
のレジスタｂに対応するｂｉｔに１を立てているのでレ
ジスタｂのＰＵＳＨ信号５．ＰＯＩ）信号６は共に０と
なる。よってレジスタｂはＰＵＳＨもＰＯＰもされない
。レジスタし以外の３つのレジスタは命令コード中の４
ｂｉｔフィールド内の対応するｂｉｔにＯが立ってい
るのでＰＬＩＳＨ信号５゜ＰＯＰ信号６はオペコードの
内容をそのまま反映し、オペコードにＰＵＳＨ命令が指
定された時はＰＵＳＨ信号５＝ｌ、ＰＯＰ信号６＝０と
なり、オペコードにＰ ＯＩ−’命令が指定された時は
ＰＵＳＨ信号５＝Ｏ，ＰＯＰ信号６＝１となる。このた
め。
第１図の例の場合レジスタｂ以外の３つのレジスタが同
時にオペコードの内容に従って１） Ｕ Ｓ １１又は
Ｐ ＯＰされることになる。
時にオペコードの内容に従って１） Ｕ Ｓ １１又は
Ｐ ＯＰされることになる。
次に、第１図の構成でＰＵＳＨ，Ｉ−’０１）命令を連
続して行った場合の４個のレジスタとこれらに冑随する
スタックの内容の変化を勤２ＩＡを用いて説明する。第
２図において、４個のレジスタとこれらに付随するスタ
ックの初期値はレジスタａにＡｌ、レジスタａに付随す
るスタックの先頭（深さ１のスタック）にＡＯ，レジス
タｂにＢｌ、レジスタｂに付随するスタックの先頭（深
さｌのスタック）にＢＯ，レジスタＣにＣ１，レジスタ
Ｃに付随するスタックの先Ｍ（深さｌのスタック）にＣ
Ｏ，レジスタｄにＤ工、レジスタｄに付随するスタック
の先頭（深さ工のスタック）にＤｏとなっている。尚、
第２図のスタック中の深さ２以上の部分に書かれている
横線は不定値を示している。
続して行った場合の４個のレジスタとこれらに冑随する
スタックの内容の変化を勤２ＩＡを用いて説明する。第
２図において、４個のレジスタとこれらに付随するスタ
ックの初期値はレジスタａにＡｌ、レジスタａに付随す
るスタックの先頭（深さ１のスタック）にＡＯ，レジス
タｂにＢｌ、レジスタｂに付随するスタックの先頭（深
さｌのスタック）にＢＯ，レジスタＣにＣ１，レジスタ
Ｃに付随するスタックの先Ｍ（深さｌのスタック）にＣ
Ｏ，レジスタｄにＤ工、レジスタｄに付随するスタック
の先頭（深さ工のスタック）にＤｏとなっている。尚、
第２図のスタック中の深さ２以上の部分に書かれている
横線は不定値を示している。
この初期状態で、まず図中に示しであるＰＵＳＨ命令を
発行すると、この命令ではＰＵＳＨＬないレジスタとし
てレジスタｂが指定しであるので、レジスタｂを除く３
つのレジスタを一斉にスタックにＰＵＳＨする。すなわ
ち、レジスタａ、ａ、ｄの内容がそれぞれのレジスタに
付随するスタックの先頭（深さ１のスタック）にＰＵＳ
Ｈされる。
発行すると、この命令ではＰＵＳＨＬないレジスタとし
てレジスタｂが指定しであるので、レジスタｂを除く３
つのレジスタを一斉にスタックにＰＵＳＨする。すなわ
ち、レジスタａ、ａ、ｄの内容がそれぞれのレジスタに
付随するスタックの先頭（深さ１のスタック）にＰＵＳ
Ｈされる。
この時同時に、レジスタａ、Ｑ、ｄに付随するスタック
の先頭（深さｌのスタック）に人っていた内容がそれぞ
れのスタックの次の深さのところに（深さ２のスタック
）にＰＵＳＨされる。レジスタａに関していえば、レジ
スタａの内容Ａ１が付随するスタックの先頭（深さ１の
スタック）にＰＵＳＨされ、この時同時に、スタックの
先頭（深さＩのスタック）に入っていた内容ＡＯがスタ
ックの次の深さのところに（深さ２のスタック）にＩ）
Ｕ Ｓ Ｈされる。
の先頭（深さｌのスタック）に人っていた内容がそれぞ
れのスタックの次の深さのところに（深さ２のスタック
）にＰＵＳＨされる。レジスタａに関していえば、レジ
スタａの内容Ａ１が付随するスタックの先頭（深さ１の
スタック）にＰＵＳＨされ、この時同時に、スタックの
先頭（深さＩのスタック）に入っていた内容ＡＯがスタ
ックの次の深さのところに（深さ２のスタック）にＩ）
Ｕ Ｓ Ｈされる。
この中間状態から、次に国中に示しであるＰＯＰ命令を
発行すると、この命令ではＰＯＰＬないレジスタとして
レジスタｄが指定しであるので、レジスタｄを除く３つ
のレジスタヘ一斉にスタックの内容をＰＯＰする。すな
わち、それぞれのレジスタに付随するスタックの先頭（
深さ１のスタック）の内容がレジスタａ 、 ｂ 、
ｃ Ｋ Ｐ ＯＰされる。
発行すると、この命令ではＰＯＰＬないレジスタとして
レジスタｄが指定しであるので、レジスタｄを除く３つ
のレジスタヘ一斉にスタックの内容をＰＯＰする。すな
わち、それぞれのレジスタに付随するスタックの先頭（
深さ１のスタック）の内容がレジスタａ 、 ｂ 、
ｃ Ｋ Ｐ ＯＰされる。
この時同時に、深さ２のスタックに入っていた内容がそ
れぞれのスタックの先頭（深さ王のスタック）にＰＯＰ
される。レジスタａに関していえば、凧随するスタック
の先頭（深さ１のスタック）の内容Ａｌがレジスタａに
ＰＯＰされ、この時同時に、深さ２のスタックに入って
いた内容ＡＯがスタックの先頭（深さ１のスタック）に
ＰＯＰされる。
れぞれのスタックの先頭（深さ王のスタック）にＰＯＰ
される。レジスタａに関していえば、凧随するスタック
の先頭（深さ１のスタック）の内容Ａｌがレジスタａに
ＰＯＰされ、この時同時に、深さ２のスタックに入って
いた内容ＡＯがスタックの先頭（深さ１のスタック）に
ＰＯＰされる。
次に、第１図の構成のスタック付きレジスタを持った情
報処理装置を用いてサブルーチンを含むプログラムを実
行する場合の詳細について説明する。ここで考えるプロ
グラムは第・３図のブロック構造を持つものとする。す
なわち、処理Ａという名前のプログラムは前半と後半に
分かれており、その間にサブルーチンＢがはさまってい
る構造となっている。このプログラムを実行した場合の
レジスタ及びスタックの内容の変化をマクロ的にたどっ
た図を第４図に示す。第４図は処理Ａの前半実行後から
、処理Ａの後半実行直前までの４つの時点におけるレジ
スタ１及びスタック２の内容を示している。又、７は実
行したスタック制御命令のアセンブラ・二−モニツクで
ある。ここで、ＷＰＵＳＨ／ＷＰＯＰはＷＩＴＯＵＴ
ＰＵＳＨの例ではレジスタａ）以外をＰＵＳＨ／ＰＯ
Ｐするというオペコードである。
報処理装置を用いてサブルーチンを含むプログラムを実
行する場合の詳細について説明する。ここで考えるプロ
グラムは第・３図のブロック構造を持つものとする。す
なわち、処理Ａという名前のプログラムは前半と後半に
分かれており、その間にサブルーチンＢがはさまってい
る構造となっている。このプログラムを実行した場合の
レジスタ及びスタックの内容の変化をマクロ的にたどっ
た図を第４図に示す。第４図は処理Ａの前半実行後から
、処理Ａの後半実行直前までの４つの時点におけるレジ
スタ１及びスタック２の内容を示している。又、７は実
行したスタック制御命令のアセンブラ・二−モニツクで
ある。ここで、ＷＰＵＳＨ／ＷＰＯＰはＷＩＴＯＵＴ
ＰＵＳＨの例ではレジスタａ）以外をＰＵＳＨ／ＰＯ
Ｐするというオペコードである。
さて以下、４つの時点を順番に説明する。尚、この第４
図の例においては、処理ＡとサブルーチンＢの間のデー
タのやりとりに用いるレジスタａはＰＵＳＨもＰＯＰも
行わない。
図の例においては、処理ＡとサブルーチンＢの間のデー
タのやりとりに用いるレジスタａはＰＵＳＨもＰＯＰも
行わない。
まず、最初の時点、すなわち処理Ａの前半実行後におい
て４つのレジスタの値がレジスタａがα。
て４つのレジスタの値がレジスタａがα。
レジスタｂがβ、レジスタＣがγ、レジスタｄがδであ
るとする。ここでレジスタａの値αはサブルーチンＢに
引き渡す引き数である。４つのレジスタａ、ｂ、ｃ、ｄ
に付随する４つのスタックの先頭には、それぞれｈ＋
１１ ｊｌ ｋが入っているものとする。又、その他の
スタックの内容はすべての不定とする。不定の値は先程
と同様に横棒で示しである。
るとする。ここでレジスタａの値αはサブルーチンＢに
引き渡す引き数である。４つのレジスタａ、ｂ、ｃ、ｄ
に付随する４つのスタックの先頭には、それぞれｈ＋
１１ ｊｌ ｋが入っているものとする。又、その他の
スタックの内容はすべての不定とする。不定の値は先程
と同様に横棒で示しである。
第二の時点はレジスタａを除いた３つのレジスタにＰＵ
ＳＨした直後である。レジスタミルレジスタｄの値及び
レジスタａに付随する全てのスタ奪ト？りの内容は不変
であり、レジスタｂ〜レジスタｄに付随するスタックの
先頭にそれぞれレジスタと同じ値が入力されている。又
、これら３つのスタックの先頭（深さ１の所）に入って
いた内容ｉ。
ＳＨした直後である。レジスタミルレジスタｄの値及び
レジスタａに付随する全てのスタ奪ト？りの内容は不変
であり、レジスタｂ〜レジスタｄに付随するスタックの
先頭にそれぞれレジスタと同じ値が入力されている。又
、これら３つのスタックの先頭（深さ１の所）に入って
いた内容ｉ。
ｊ、には深さ２の所に移動している。
第三の時点はサブルーチンＢ実行直後である。
サブルーチンＢが４つのレジスタ全てを用いて処理を行
うとしてサブルーチンＢ実行後において４つのレジスタ
のイ直がレジスタａがｐ、レジスタｂがｑ、レジスタＣ
がｒ、レジスタｄがＳに蛮化した様子が示しである。こ
こでレジスタａの（＋＋ｋｐはサブルーチンＢの処理結
果であり、処理Ａの後半に引き渡す値である。また、こ
の時もレジスタｂ〜レジスタｄに付随するスタック中に
は処理Ａの前半実行直後のそれぞれのレジスタ及び深さ
１のスタックの値が保存されたままになっている。
うとしてサブルーチンＢ実行後において４つのレジスタ
のイ直がレジスタａがｐ、レジスタｂがｑ、レジスタＣ
がｒ、レジスタｄがＳに蛮化した様子が示しである。こ
こでレジスタａの（＋＋ｋｐはサブルーチンＢの処理結
果であり、処理Ａの後半に引き渡す値である。また、こ
の時もレジスタｂ〜レジスタｄに付随するスタック中に
は処理Ａの前半実行直後のそれぞれのレジスタ及び深さ
１のスタックの値が保存されたままになっている。
最後の第四の時点は処理Ａの後半実行直前でレジスタａ
を除いた３つのレジスタにスタックからＰＯＰＬ、た直
後である。この時、４つのレジスタタａの内容ｐはサブ
ルーチンＢの処理結果であり。
を除いた３つのレジスタにスタックからＰＯＰＬ、た直
後である。この時、４つのレジスタタａの内容ｐはサブ
ルーチンＢの処理結果であり。
レジスタｂの内容β、レジスタＣの内容γ及び。
レジスタｄの内容δは処理Ａの前半実行直後のレジスタ
の値である。又、レジスタａ、ｂ、 ｃｔ ｄに付随す
る４つのスタックの先頭の値はｈｌｌｌｊｙｋとなり、
処理への前半実行直後の値にもどっている。すなわち、
処理Ａから見ればサブルーチンＢはレジスタａを介して
引き数αを受は取り。
の値である。又、レジスタａ、ｂ、 ｃｔ ｄに付随す
る４つのスタックの先頭の値はｈｌｌｌｊｙｋとなり、
処理への前半実行直後の値にもどっている。すなわち、
処理Ａから見ればサブルーチンＢはレジスタａを介して
引き数αを受は取り。
処理結果ｐを返しただけであり、他の３つのレジスタ及
び４つのスタックの先頭の内容には全く影響を与えてい
ないことになる。
び４つのスタックの先頭の内容には全く影響を与えてい
ないことになる。
このように、本発明を用いれば、多数のレジスタを持つ
情報処理装置でサブルーチンを含むプログラムを扱う場
合にサブルーチンがレジスタの値を書き換えることによ
ってメインルーチンに与える影響を避けることができる
。そして、この時レジスタの退避又は回復をｌ命令実行
サイクル中に完了できるため、レジスタ数が多くとも、
これに伴うオーバーヘッドは常に一定となる。このため
、サブルーチンを多用するプログラムを実行する場合、
実行速度が情報処理装置のレジスタ数に依存せず高速化
できるという大きな効果がある。又、第４図に示したＷ
ＰＵＳＨ／ＷＰＯＰという命令を用いると４つのレジス
タ内、退避する３つのレジスタでなく退避しない１つの
レジスタの方を指定すればよいため記述するオペランド
の数を３分の１に減らすことができる。一般にＮ個（Ｎ
は正の整数）のレジスタを持つ情報処理装置の場合、も
し引数の受は渡しに１個のレジスタしか用いないとすれ
ばオペランドの記述量を（Ｎ−１）分の１と大幅に減ら
すことができるためプログラムを非常に［深化できると
いう大きな効果がある。
情報処理装置でサブルーチンを含むプログラムを扱う場
合にサブルーチンがレジスタの値を書き換えることによ
ってメインルーチンに与える影響を避けることができる
。そして、この時レジスタの退避又は回復をｌ命令実行
サイクル中に完了できるため、レジスタ数が多くとも、
これに伴うオーバーヘッドは常に一定となる。このため
、サブルーチンを多用するプログラムを実行する場合、
実行速度が情報処理装置のレジスタ数に依存せず高速化
できるという大きな効果がある。又、第４図に示したＷ
ＰＵＳＨ／ＷＰＯＰという命令を用いると４つのレジス
タ内、退避する３つのレジスタでなく退避しない１つの
レジスタの方を指定すればよいため記述するオペランド
の数を３分の１に減らすことができる。一般にＮ個（Ｎ
は正の整数）のレジスタを持つ情報処理装置の場合、も
し引数の受は渡しに１個のレジスタしか用いないとすれ
ばオペランドの記述量を（Ｎ−１）分の１と大幅に減ら
すことができるためプログラムを非常に［深化できると
いう大きな効果がある。
以上説明したように、本発明の情報処理装置は、複数個
のレジスタがそれぞれ、専用のデータ退避用スタックを
持っているので全レジスタの内容の退避を同時に行うこ
とができる。このため、多数のレジスタを備えた情報処
理装置においてもレジスタ数に依存しない一定の時間で
全レジスタ内容を高速退避及び高速回復することが可能
となる。
のレジスタがそれぞれ、専用のデータ退避用スタックを
持っているので全レジスタの内容の退避を同時に行うこ
とができる。このため、多数のレジスタを備えた情報処
理装置においてもレジスタ数に依存しない一定の時間で
全レジスタ内容を高速退避及び高速回復することが可能
となる。
また、本発明の情報処理装置は命令コード上に各レジス
タのスタックの動作を直接制御するフィールドを持つた
め、ある特定のレジスタだけ退避または回復をしないよ
うに指定することもできる。
タのスタックの動作を直接制御するフィールドを持つた
め、ある特定のレジスタだけ退避または回復をしないよ
うに指定することもできる。
この機能を用いることにより、メインルーチンとサブル
ーチンの間の引き数のやり取りを効率良く行うことがで
きる。さらに１本発明の情報処理装置はスタック動作を
行わないレジスタの方を指定するアセンブラ・ニーモニ
ックを備えているためレジスタ数の多い情報処理装置に
おいても理解しやすい簡潔なプログラム記述が可能とな
る。
ーチンの間の引き数のやり取りを効率良く行うことがで
きる。さらに１本発明の情報処理装置はスタック動作を
行わないレジスタの方を指定するアセンブラ・ニーモニ
ックを備えているためレジスタ数の多い情報処理装置に
おいても理解しやすい簡潔なプログラム記述が可能とな
る。
第１図は本発明の一実施例を示す情報処理装置の構成図
、第２図は第上図の情報処理装置の基本的動作を説明す
る図、第３図は第１図の情報処理装置で実行するサブル
ーチンを含んだプログラムの構造図、第４図は第１図の
情報処理装置で第３図の構造のプログラムを実行した場
合のレジスタ及びスタックの内容の素化を示した図、第
５図は第１図の情報処理装置のブツシュおよびポツプ動
作を行う条件を示す図である。 １・・・レジスタ、 ２・・・スタック、 ３・・・命令コード、 ４・・・命令デコーダ。 竿 図 レゾ＾りえ しジ又ノｂ レシスｙｃ レジえりａ １ しシ゛入り ２ スタツグ ３ 今令コード レヅに９＾ しヅスｙｂ しゾ人りＣ しゾスタｄ レジ人タ スタッフ 了センフ“う・ニーモニ７フ
、第２図は第上図の情報処理装置の基本的動作を説明す
る図、第３図は第１図の情報処理装置で実行するサブル
ーチンを含んだプログラムの構造図、第４図は第１図の
情報処理装置で第３図の構造のプログラムを実行した場
合のレジスタ及びスタックの内容の素化を示した図、第
５図は第１図の情報処理装置のブツシュおよびポツプ動
作を行う条件を示す図である。 １・・・レジスタ、 ２・・・スタック、 ３・・・命令コード、 ４・・・命令デコーダ。 竿 図 レゾ＾りえ しジ又ノｂ レシスｙｃ レジえりａ １ しシ゛入り ２ スタツグ ３ 今令コード レヅに９＾ しヅスｙｂ しゾ人りＣ しゾスタｄ レジ人タ スタッフ 了センフ“う・ニーモニ７フ
Claims (1)
- 【特許請求の範囲】 １、複数個のレジスタを有する情報処理装置において、
前記複数個のレジスタの各々に付随する複数個のデータ
退避用記憶装置を設けたことを特徴とする情報処理装置
。 ２、特許請求の範囲第１項記載の情報処理装置において
、前記複数個のデータ退避用記憶装置を制御する命令を
備えたことを特徴とする情報処理装置。 ３、特許請求の範囲第２項記載の情報処理装置において
、前記複数個のデータ退避用記憶装置を独立に制御でき
るフィールドを命令コード上に持つことを特徴とする情
報処理装置。 ４、特許請求の範囲第３項記載の情報処理装置において
、前記複数個のレジスタの内、前記複数個のデータ記憶
装置との間でデータ転送を行わないレジスタの方を記述
するアセンブラ・ニーモニックを持つことを特徴とする
情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171785A JPH0337723A (ja) | 1989-07-05 | 1989-07-05 | 情報処理装置 |
| US07/545,290 US5241679A (en) | 1989-07-05 | 1990-06-27 | Data processor for executing data saving and restoration register and data saving stack with corresponding stack storage for each register |
| KR1019900010071A KR910003489A (ko) | 1989-07-05 | 1990-07-04 | 레지스터와 데이타 세이브용 스택의 사이에서 데이타의 세이브 및 회복을 실행하는 정보처리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171785A JPH0337723A (ja) | 1989-07-05 | 1989-07-05 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0337723A true JPH0337723A (ja) | 1991-02-19 |
Family
ID=15929642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1171785A Pending JPH0337723A (ja) | 1989-07-05 | 1989-07-05 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5241679A (ja) |
| JP (1) | JPH0337723A (ja) |
| KR (1) | KR910003489A (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP6212073B2 (ja) * | 2015-06-29 | 2017-10-11 | ファナック株式会社 | プログラムの内容に応じて格納先を自動選択する機能を備えた数値制御装置 |
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| US10884746B2 (en) | 2017-08-18 | 2021-01-05 | International Business Machines Corporation | Determining and predicting affiliated registers based on dynamic runtime control flow analysis |
| US10884747B2 (en) | 2017-08-18 | 2021-01-05 | International Business Machines Corporation | Prediction of an affiliated register |
| US11150904B2 (en) | 2017-08-18 | 2021-10-19 | International Business Machines Corporation | Concurrent prediction of branch addresses and update of register contents |
| US10908911B2 (en) | 2017-08-18 | 2021-02-02 | International Business Machines Corporation | Predicting and storing a predicted target address in a plurality of selected locations |
| US10534609B2 (en) | 2017-08-18 | 2020-01-14 | International Business Machines Corporation | Code-specific affiliated register prediction |
| US10719328B2 (en) | 2017-08-18 | 2020-07-21 | International Business Machines Corporation | Determining and predicting derived values used in register-indirect branching |
| US10884929B2 (en) | 2017-09-19 | 2021-01-05 | International Business Machines Corporation | Set table of contents (TOC) register instruction |
| US10725918B2 (en) | 2017-09-19 | 2020-07-28 | International Business Machines Corporation | Table of contents cache entry having a pointer for a range of addresses |
| US10705973B2 (en) | 2017-09-19 | 2020-07-07 | International Business Machines Corporation | Initializing a data structure for use in predicting table of contents pointer values |
| US11061575B2 (en) | 2017-09-19 | 2021-07-13 | International Business Machines Corporation | Read-only table of contents register |
| US10713050B2 (en) | 2017-09-19 | 2020-07-14 | International Business Machines Corporation | Replacing Table of Contents (TOC)-setting instructions in code with TOC predicting instructions |
| US10896030B2 (en) | 2017-09-19 | 2021-01-19 | International Business Machines Corporation | Code generation relating to providing table of contents pointer values |
| US10620955B2 (en) | 2017-09-19 | 2020-04-14 | International Business Machines Corporation | Predicting a table of contents pointer value responsive to branching to a subroutine |
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| US4740893A (en) * | 1985-08-07 | 1988-04-26 | International Business Machines Corp. | Method for reducing the time for switching between programs |
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-
1989
- 1989-07-05 JP JP1171785A patent/JPH0337723A/ja active Pending
-
1990
- 1990-06-27 US US07/545,290 patent/US5241679A/en not_active Expired - Fee Related
- 1990-07-04 KR KR1019900010071A patent/KR910003489A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003489A (ko) | 1991-02-27 |
| US5241679A (en) | 1993-08-31 |
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