JP2001503166A - フラッシュメモリカード - Google Patents

Abstract

(57)【要約】 １個または複数個のフラッシュメモリ（ＦＭＩ−ＦＭｎ）と、ホストコンピュータ（１４）に接続されるインタフェースを有し、ホストコンピュータに提示すべきカード属性情報をフラッシュメモリの所定の記憶位置に格納するコントローラ（１９）とを搭載したフラッシュメモリカード。

Description

【発明の詳細な説明】 フラッシュメモリカード 技術分野 本発明は、カード上に記憶媒体としてフラッシュメモリを搭載するフラッシュ メモリカードに関する。 背景技術 近年、ハードディスクやフロッピディスク等の磁気メモリに置き換わる半導体 メモリとして、フラッシュメモリ（フラッシュＥＥＰＲＯＭ）が注目されている 。これらのフラッシュメモリは、不揮発性で消費電力が少なく電気的に書き換え 可能な半導体メモリであり、軽量小型で耐震性が良いため、携帯機器等への用途 が拡大している。 このようなフラッシュメモリの代表的な用途にフラッシュメモリカードがある 。フラッシュメモリカードは、１枚のカード上に１個または複数個のフラッシュ メモリ（ＩＣチップ）を搭載したカードであり、一般的にはＰＣＭＣＩＡ準拠の ＰＣカードとして提供されている。 ＰＣカードは、標準に準拠したホストコンピュータ（たとえばパーソナルコン ピュータ）間でカードの互換性を高めるというＰＣＭＣＩＡの要請（規格）から 、カードのコンフィギュレーションやカードへのアクセスの仕方等を表示または 記述するＣＩＳ（Card Information Structure）情報というカード属性情報を持 たなくてはならない。 この種のフラッシュメモリカードには、フラッシュメモリだけでなく、ホスト システムと所定のインタフェースを介して接続され、かつカード上でフラッシュ メモリに対するデータの書込み／読出しを実行するコントローラや、このコント ローラの動作に必要なプログラムおよびデータを保持するためのＲＡＭやＲＯＭ 等も搭載されている。 従来のこの種フラッシュメモリカードでは、ＣＩＳ情報をカード上のＲＯＭに 他のソフトウェアと一緒に格納していた。ホストシステムのカードスロットにフ ラッシュメモリカードが挿入されると、ホストコンピュータは、最初にこのフラ ッシュメモリカードのＣＩＳ情報を検索する。フラッシュメモリカード 内では、コントローラが、ＣＩＳ情報をＲＯＭから読み出してホストから直接ア クセス可能なＲＡＭまたはレジスタにセットする。ホストコンピュータは、フラ ッシュメモリカードから取り込んだＣＩＳ情報に基づいてメモリ空間やＩ／Ｏ空 間の領域、割込みレベル等をカードに割り当て、以後カード上のフラッシュメモ リに対して随時書込み／読出しのアクセスを行う。 ところで、フラッシュメモリカードにおいては、ＣＩＳ情報の一部または全部 を書き換える必要も時としてある。たとえば、一次供給元のカードメーカが製作 したフラッシュメモリカードを二次供給元のカードベンダが自社のカードとして 配布する場合、ＣＩＳ情報のうち製品メーカ情報、製品名情報、製品バージョン 等の属性情報が変更されることになる。 しかるに、従来のフラッシュメモリカードでは、上記のようにＣＩＳ情報がＲ ＯＭ内に固定情報として格納されるため、ＣＩＳ情報の書換えは事実上不可能で あった。 また、従来のフラッシュメモリカードには、フラッシュメモリに蓄積されてい るデータを保護する機能、つまりフラッシュメモリへの新規データの書込みを禁 止するライトプロテクト機能がなかった。このため、保存しておかなくてはいけ ないデータの入ったフラッシュメモリカードにおいて、誤って新規なデータを上 書きしてしまい、大切なデータを消してしまうことがあった。 更に、フラッシュメモリ本体がアダプタに対して着脱可能なフラッシュメモリ カードでは、装着されるフラッシュメモリ本体に応じてＣＩＳ内容を変える必要 があった。 発明の簡単な概要 本発明は、特に部品点数やコストの増大を招くことなくカード属性情報を任意 に書換えできるようにしたフラッシュメモリカードを提供することを目的とする 。 さらに、本発明は、不所望な書込みを防止して記憶データを安全に保存できる ようにしたフラッシュメモリカードを提供することを目的とする。 本発明の第１曲面によると、１個または複数個のフラッシュメモリと、ホスト コンピュータに接続されるインタフェースを有し、前記ホストコンピュータ に提示すべきカード属性情報を前記フラッシュメモリの所定の記憶位置に格納す るコントローラとを搭載したフラッシュメモリカードが提供される。 また、上記フラッシュメモリカードにおいて、各フラッシュメモリの記憶領域 は所定数のブロックに分割され、カード属性情報を格納すべきフラッシュメモリ 内でアドレス順位の最も高いもしくは最も低い正常なブロックの中にカード属性 情報が格納される。 また、上記フラッシュメモリカードにおいて、各ブロックは所定数のページに 分割され、前記カード属性情報が格納されるべき前記ブロック内でカード属性情 報の一部または全部が変更される度毎に新たなカード属性情報が次のアドレスの ページに順次書き込まれる。 また、上記フラッシュメモリにおいて、同一のカード属性情報がカード属性情 報を格納すべき所定のフラッシュメモリ内の異なる記憶位置に多重に格納される 。 この発明の第２の曲面によると、１個または複数個のフラッシュメモリと、ホ ストコンピュータに接続できるインタフェースと、ホストコンピュータからのフ ラッシュメモリへのデータの書き込みを禁止するためのライトプロテクトを設け たフラッシュメモリカードが提供される。 また、第２の曲面によるフラッシュメモリにおいて、ホストコンビュータから の読出し要求に応じてフラッシュメモリ内の任意の記憶位置から読み出されたデ ータについてエラーの検出および訂正を行うエラー処理部と、前記エラー処理部 によりエラーが検出されたときはライトプロテクトが書込禁止化状態になってい るか否かに拘らずエラー処理部により訂正を施された読出しデータを空き状態に なっている別の記憶位置へ書き込むデータ移し替え部が設けられている。 図面の簡単な説明 図１は、本発明の一実施例によるフラッシュメモリカードの内部の回路構成を 示すブロック図である。 図２は、実施例におけるコントローラの内部の機能的構成を示すブロック図で ある。 図３は、フラッシュ・メモリ内の記憶領域のフォーマットを示す図である。 図４は、実施例におけるフラッシュ・メモリの内部の構成例を示す。 図５は、実施例においてコントローラが或るフラッシュ・メモリにデータを書 き込むときの動作を示すタイミング図である。 図６は、実施例においてコントローラが或るフラッシュ．メモリよりデータを 読み出すときの動作を示すタイミング図である。 図７は、ＣＩＳ情報（一部）のフォーマット例を示す図である。 図８は、実施例において最初のＣＩＳ情報の書込み（登録）のためのコントロ ーラの処理を示すフローチャートである。 図９は、実施例においてＣＩＳ情報の書換え（変更）のためのコントローラの 処理を示すフローチャートである。 図１０は、実施例においてホストからの要求に応じてフラッシュメモリカードの ＣＩＳ情報を提示するためのコントローラの処理を示すフローチャートである。 図１１は、実施例におげるライトプロテクト回路の構成例を示す回路図である。 図１２は、実施例におけるライトプロテクト回路のうちカード外側面に取付可能 な切換操作器および表示器の一例を示す略平面図である。 図１３は、実施例のフラッシュメモリカードに好適な保持具の一例を示す略平面 図である。 図１４Ａおよび１４Ｂは、実施例のフラッシュメモリカードに好適な保持具の別 の例を示す略平面図である。 図１５Ａおよび１５Ｂは、ホストコンピュータに接続される種々形態のフラッシ ュメモリカードを示す。 発明を実施する最良の態様 図１は、本発明の一実施例によるフラッシュメモリカード内の回路構成を示す 。このフラッシュメモリカードは、１枚のカード本体１２上に１チップのコント ローラ１０と、複数個（ｎ＋１個）のＮＡＮＤ型フラッシュメモリＦＭ０〜ＦＭ ｎと、ライトプロテクト回路１３とを搭載している。カード１２がホストコンビ ュータ１４のカードスロットに装着され、コントローラ１０は所定規 格のインタフェース、たとえばＰＣＭＣＩＡ−ＡＴＡまたはＩＤＥインタフェー ス１６を介してホストコンピュータ１４に接続される。フラッシュメモリＦＭ０ 〜ＦＭｎは同一構成および機能を有するメモリチップからなる。 コントローラ１０は、たとえば８ビット幅の内部バスＦＤ０〜７と、各々が全 てのフラッシュメモリＦＭ０〜ＦＭｎに共通である制御線ＦＣＬＥ、ＦＡＬＥ、 ＸＦＷＰ、ＸＦＷＥ−、ＸＦＲＥ−およびＸＦＢＳＹ−と、フラッシュメモリＦ Ｍ０〜ＦＭｎの総数に等しい本数、つまり（ｎ＋１）本の個別的な制御線ＸＦＣ ＥＯ−〜ＸＦＣＥｎ−とを介して、各フラッシュメモリＦＭ０〜ＦＭｎに接続さ れている。 内部バスＦＤ０〜７は、コントローラ１０と各フラッシュメモリＦＭ０〜ＦＭ ｎ間のコマンド、アドレスおよびデータの伝送に兼用される。上記共通制御線の うち、ＦＣＬＥは、バスＦＤ０〜７上のコマンドコードをフラッシュメモリＦＭ ０〜ＦＭｎにコマンドとして識別させるためのコマンドラッチイネーブル制御線 である。ＦＡＬＥは、バスＦＤ０〜７上のアドレスコードをフラッシュメモリＦ Ｍ０〜ＦＭｎにアドレスとして識別させるためのアドレスラッチイネーブル制御 線である。ＸＦＷＰは、フラッシュメモリＦＭ０〜ＦＭｎに書込みを強制的に禁 止させるためのライトプロテクト制御線である。ＸＦＷＥ−は、バスＦＤ０〜７ 上のコードまたはデータを各フラッシュメモリＦＭ０〜ＦＭｎに取り込ませるた めのライトイネーブル制御線である。ＸＦＲＥ−は、フラッシュメモリＦＭ〜０ ＦＭｎの出力ポートから読出しデータをバスＦＤ０〜７上に出力させるためのリ ード（出力）イネーブル制御線である。また、ＸＦＢＳＹ−は、フラッシュメモ リＦＭ０〜ＦＭｎが各々のビジー状態をコントローラ１０に知らせるためのビジ ー線である。 また、上記個別的な制御線ＸＦＣＥＯ−〜ＸＦＣＥｎ−は、各フラッシュメモ リＦＭ０〜ＦＭｎを個別的または独立的にチップイネーブル状態（動作可能状態 ）にするためのチップイネーブル制御線である。 ライトプロテクト回路１３は、後述するようにカード１２に取り付けられてい る手動式切換スイッチの操作に応じてライトプロテクト信号ＷＰＩＮをコントロ ーラ１０に与える。ライトプロテクト回路１３からのライトプロテクト信 号ＷＰＩＮがアクティブ状態（Ｈレベル）になると、コントローラ１０はライト プロテクトモードになり、ホスト１４からの書込み要求に受け付けない。 コントローラ１０は、ハードウェア的にはＣＰＵ、ＲＯＭ、ＲＡＭ、入出力イ ンタフェース回路等から構成されている。 図２に、コントローラ１０の内部の機能的構成をブロック図で示す。コントロ ーラ１０は、機能的には、本体インタフェース部２０、リセット処理部２２、ア ドレス変換部２４、コマンド処理部２６、フラッシュテーブル制御部２８、フラ ッシュコマンド発生部３０、エラー制御部３２およびフラッシュインタフェース 部３４を有している。 本体インタフェース部２０は、ホストコンピュータ１４から直接書込み／読出 し可能な種々のメモリまたはレジスタ類を内蔵しており、ホストコンピュータ１ ４のバスに所定規格のインタフェース、たとえばＰＣＭＣＩＡ−ＡＴＡインタフ ェースで接続される。ホストコンピュータ１４とコントローラ１０との間で受け 渡しされるＣＩＳ情報は、本体インタフェース部２０内のメモリまたはレジスタ で一時的に保持される。 このインタフェースにおいて、ホストコンピュータ１４から本体インタフェー ス部２０内の各レジスタを選択するために、アドレス信号Ａ０〜１０と制御信号 ＸＣＥ１−〜２−が用いられる。アドレスマップのメモリ空間とＩ／Ｏ空間の選 択に、ＸＲＥＧ−が用いられる。また、メモリ空間の書込み／読出しには制御信 号ＸＷＥ−／ＸＯＥ−が用いられ、Ｉ／Ｏ空間の書込み／読出しには制御信号Ｘ ＩＯＷＲ−／ＸＩＯＲＤ−が用いられる。本体インタフェース部２０からホスト コンピュータ１４に対しては、割込み要求信号ＸＩＲＥＱ−、入力アクノリッジ 信号ＸＩＮＰＡＣＫ−等が発せられる。本体インタフェース部２０には、ホスト コンピュータ１４からのコマンドをデコードする回路も含まれている。 リセット処理部２２は、外部からのリセット信号、たとえばＸＰＯＮＲＳＴに 応動してコントローラ１０内の各部をリセット状態にする処理のほか、リセット 解除後の初期化の処理を制御する。 アドレス変換部２４は、ホストコンピュータ１４が指定してくるＣＨＳ（シ リンダヘッドセクタ）モードの論理アドレスをフラッシュメモリカード内のＬＢ Ａ（論理ブロックアドレス）モードの論理アドレスに変換する。 コマンド処理部２６は、本体インタフェース部２０でデコードされたホストコ ンピュータ１４からのコマンドを実行するため、コントローラ１０内の各部を制 御する。 フラッシュテーブル制御部２８は、リセット処理部２２やコマンド処理部２６ 等からの要求により、アドレス変換テーブルおよび空きブロックテーブルの初期 化を行うとともに、ホストコンピュータ１４からのコマンドに応動してテーブル の検索ないし更新を行う。フラッシュテーブル制御部２８には、ＳＲＡＭからな るテーブルメモリが設けられ、このテーブルメモリ上にアドレス変換テーブルや 空きブロックテーブルが構築される。 フラッシュコマンド発生部３０は、フラッシュテーブル制御部２８やコマンド 処理部２６等からの要求により、フラッシュメモリＦＭ〜０ＦＭｎに対するコマ ンドコードおよびアドレス信号を発生する。 エラー制御部３２は、書込み時にＥＣＣ（Error Correcting code）を生成し 、そして読出し時にＥＣＣエラー制御を行う。また、エラー制御部３２はフェイ ル時やエラー時のブロック代替処理等を行う。 フラッシュインタフェース部３４は、共通バスＦＤ０〜７および各種制御線（ ＦＣＬＥ、ＦＡＬＥ等）を介してフラッシュメモリＦＭ０〜ＦＭｎとデータおよ び信号をやりとりする入出力ポートであり、共通バスＦＤ０〜７上でコマンド、 アドレスおよびデータを異なるタイミングで多重化するタイミング制御機能を有 している。 図３に、各フラッシュメモリＦＭｉ（１＝０−ｎ）内の記憶領域のフォーマッ トを示す。各フラッシュメモリＦＭｉの全記憶領域は複数個たとえば５１２個の ブロックＢＬ０〜ＢＬ５１１に分割され、各ブロックＢＬＪ（ｊ＝０〜５１１） は複数個、たとえば１６個のページまたはセクタＰＧ０〜ＰＧ１５に分割されて いる。通常、ブログラミング（書込み）や読出しはページ単位で行われ、消去は ブロック単位で行われる。 各ページＰＧｋ（ｋ＝０〜１５）は、所定容量、たとえば５１２バイトのデ ータ領域と、所定容量、たとえば１６バイトの冗長部とからなる。データ領域が ホストからのデータを格納する領域である。冗長部は幾つかのフィールド(field s)に区切られ、それぞれのフィールドに「データ訂正用ビット」、「変換テーブ ルアドレス」、「データステータス」、「ブロックステータス」等のデータが格 納される。 これらの冗長部データのうち、「データステータス」には当該ページの状態を 示すフラグが含まれている。本実施例では、後述するようにＣＩＳ情報の書き換 えが行われると、旧ＣＩＳ情報を格納しているページの冗長部の「データステー タス」に「エラーフラグ」がセットされるようになっている。また、「ブロック ステータス」には、チップ出荷前のブロック良否検査で当該ページの属するブロ ックが良品（正常）であるか不良（欠陥）品であるかを示す「ブロック良否フラ グ」がセットされる。 図４に、各フラッシュメモリＦＭｉの内部の構成例を示す。フラッシュメモリ アレイ４０は、マトリクス状に配置された多数のメモリセルから構成されている 。たとえば、図３のように１チップのフラッシュメモリＦＭｉが５１２個のブロ ックＢＬ０〜ＢＬ５１１を有し、各ブロックＢＬｊは１６個のページまたはペー ジＰＧ０〜ＰＧ１５からなり、各ページＰＧｋが５１２バイトのデータ領域と１ ６バイトの冗長部とからなる場合、メモリアレイ４０は８１９２（１６×５１２ ）行×５２８（５１２＋１６）列のメモリセルから構成され、３２メガバイトの 記憶容量を有する。 フラッシュメモリアレイ４０は、ページレジスタ４２およびゲート回路４４を 介して１ページ分（５２８バイト(byte)）の蓄積容量を有するＩ／Ｏバッファ４ ６に電気的に接続されており、メモリアレイ４０とＩ／Ｏバッファ４６との間で ページ単位の並列的なデーダ転送が行われるようになっている。このフラッシュ メモリＦＭｉでは、Ｉ／Ｏバッファ４６が実質上の出力ポートを構成する。 バスＦＤ０〜７上のコマンド、アドレスまたはデータは、グローバルバッファ ４８を介してそれぞれコマンドレジスタ５０、Ｘ，Ｙアドレスバッファ５２，５ ４およびＩ／Ｏバッファ４６にラッチされる。 コマンドレジスタ５０は、入力したコマンドをデコードした上でアドレスバッ ファ５２，５４ないしアドレスデコーダ５６，５８およびＩ／Ｏバッファ４６を 制御する。このコマンドレジスタ５０には、メモリ内の状態を示すステータス情 報を保持するステータスレジスタが含まれている。 Ｘアドレスバッファ５２は行アドレスＡＤＸを取り込み、Ｘアドレスデコーダ ５６はこの行アドレスＡＤＸをデコードしてメモリアレイ４０内の指定（選択） された行（ページ）をアクティブにする。Ｙアドレスバッファ５４は、列アドレ スＡＤＹを取り込み、Ｙアドレスデコーダ５８はこの列アドレスＡＤＹをデコー ドしてメモリアレイ４０内の指定（選択）された列のデータを転送するようゲー ト回路４４を制御する。 制御回路６０は、コントローラ１０からの制御信号ＦＣＬＥ、ＦＡＬＥ、ＦＷ Ｐ、ＸＦＣＥｉ−、ＸＦＷＥ−、ＸＦＲＥ−を入力し、各制御信号に応動してメ モリ内の各部を制御する。出力ドライバ６２は、Ｉ／Ｏバッファ４６にセットさ れている読出しデータをバスＦＤ０〜７上に送出する際にバスラインを駆動する 。 ここで、図５のタイミングチャートを参照し、本実施例のフラッシュメモリカ ードにおいてコントローラ１０が任意のフラッシュメモリＦＭｉにデータを書き 込む処理について説明する。なお、フラッシュメモリでは、通常、１回の書込み サイクルＴＷで１ページ分のデータが書き込まれる。 コントローラ１０は、フラッシュメモリＦＭｉにおける書込みサイクルＴＷの 全期間を通じてチップイネーブル制御信号ＸＦＣＥｉ−をアクティブ（Ｌレベル ）に保持し、フラッシュメモリＦＭｉをチップイネーブル（動作可能）状態に保 つ。 先ず、コントローラ１０は、コマンドラッチイネーブル制御信号ＦＣＬＥをア クティブ（Ｈレベル）にして、バスＦＤ０〜７上に所定コードのデータ入力コマ ンドＣＭＳを送出すると同時に、ライトイネーブル制御信号ＸＦＷＥ−をアクテ ィブ（Ｌレベル）とする。このコントローラ１０からのコマンド書込み操作に応 動して、フラッシュメモリＦＭｉはバスＦＤ０〜７上の該データ入力コマンドＣ ＭＳを取り込んで自己のコマンドレジスタ５０にラッチする。 次に、コントローラ１０は、アドレスラッチイネーブル制御信号ＦＡＬＥをア クティブ（Ｈレベル）にして、バスＦＤ０〜７上に所定ビット数の書込みアドレ スＡＤＷを１ないし３回に分割して送出し、その都度、ライトイネーブル制御信 号ＸＦＷＥ−をアクティブ状態（Ｌレベル）とする。 このコントローラ１０からのアドレス書込み操作に応動して、フラッシュメモ リＦＭｉはバスＦＤ０〜７上の該書込みアドレスＡＤＷを取り込んで自己のアド レスバッファ５２，５４にラッチする。この書込みアドレスＡＤＷは、フラッシ ュメモリＦＭｉ内で書込み先となるページを指定している。 次に、コントローラ１０は、コマンドラッチイネーブル制御信号ＦＣＬＥおよ びアドレスラッチイネーブル制御信号ＦＡＬＥをそれぞれ非アクティブ（Ｌレベ ル）にした状態で、バスＦＤ０〜７上に１ページ分（５２８バイト）の書込みデ ータＤＡＴＡＷを１バイトずつ送出し、その都度、ライトイネーブル制御信号Ｘ ＦＷＥ−をアクティブ状態（Ｌレベル）とする。フラッシュメモリＦＭｉは、ラ イトイネーブル制御信号ＸＦＷＥ−に応動してバスＦＤ０〜７上のデータＤＡＴ ＡＷを１バイトずつ取り込んでＩ／Ｏバッファ４６に格納する。 次に、コントローラ１０は、再びコマンドラッチイネーブル制御信号ＦＣＬＥ をアクティブ（Ｈレベル）にして、バスＦＤ０〜７上に所定コードのブログラム コマンドＣＭＰを送出すると同時に、ライトイネーブル制御信号ＸＦＷＥ−をア クティブ（Ｌレベル）とする。このコントローラ１０からのコマンド書込み操作 に応動して、フラッシュメモリＦＭＩはバスＦＤ０〜７上の該ブログラムコマン ドＣＭＰを取り込んでコマンドレジスタ５０にラッチし、ブログラミング動作を 開始する。 すなわち、フラッシュメモリＦＭｉは、該ブログラムコマンドＣＭＰをデコー ドし、該書込みアドレスＡＤＷで指定されるフラッシュメモリアレイ４０内の記 憶領域（ページ）に、Ｉ／Ｏバッファ４６に格納されている１ページ分（５２８ バイト）のデータを書き込む。このメモリ内のデータ書込み動作には、たとえば ３００μＳ程度の一定時間ｔＷＢを要する。フラッシュメモリＦＭｉは、このデ ータ書込み動作を開始すると、ビジー信号ＸＦＢＳＹ−をアクティブ（Ｌレベル ）とし、以後、データ書込み動作が終了するまで（一定時聞ｔｗ Ｂが経過するまで）このビジー状態を保持する。 フラッシュメモリＦＭｉにおいてデータ書込みのビジー時間ｔＷＢが終了する と、ビジー信号ＸＦＢＳＹ−が非アクティブ状態（Ｈレベル）に戻ったことを確 認してコントローラ１０は今回のフラッシュメモリＦＭｉにおけるデータ書込み （プログラミング）が良好に行われたか否かの検査を行う。 このブログラミング結果の良否検査を行うため、コントローラ１０は、コマン ドラッチイネーブル制御信号ＦＣＬＥをアクティブ（Ｈレベル）にして、バスＦ Ｄ０〜７上に所定コードのステータスレジスタ読取りコマンドＣＭＣを送出する と同時に、ライトイネーブル制御信号ＸＦＷＥ−をアクティブ（Ｌレベル）とす る。 このコントローラ１０からのコマンド書込み操作に応動して、フラッシュメモ リＦＭｉはバスＦＤ０〜７上からステータスレジスタ読取りコマンドＣＭＣを取 り込んで、このコマンドＣＭＣをデコードし、このコマンドＣＭＣに応答する。 すなわち、フラッシュメモリＦＭｉ内のコマンドレジスタ５０内のステータスレ ジスタにセットされている書込みステータスビットＩ／Ｏ０を、Ｉ／Ｏバッファ ４６を介してバスＦＤ０〜７上に送出する。 コントローラ１０は、リード（出力）イネーブル制御信号ＸＦＲＥ−をアクテ ィブ（Ｌレベル）にしてフラッシュメモリＦＭｉからの書込みステータスビット Ｉ／Ｏ０を受け取り、そのビット内容を基に今回の書込みサイクルＴＷにおける データ書込み（ブログラミング）が首尾よく行われたか否かを判定する。 次に、図６のタイミングチャートを参照して、本実施例のフラッシュメモリカ ードにおいてコントローラ１０が任意のフラッシュメモリＦＭｉより１ページ分 のデータを読み出すときの動作を説明する。 コントローラ１０は、読出しサイクルＴＲの全期間を通じて、チップイネーブ ル制御信号ＸＦＣＥｉ−をアクティブ（Ｌレベル）に保持し、フラッシュメモリ ＦＭｉをチップイネーブル（動作可能）状態に保つ。 先ず、コントローラ１０は、コマンドラッチイネーブル制御信号ＦＣＬＥをア クティブ（Ｈレベル）にして、バスＦＤ０〜７上に所定コードの読出しコマンド ＣＭＲを送出すると同時に、ライトイネーブル制御信号ＸＦＷＥ−をアク ティブ（Ｌレベル）とする。このコントローラ１０からのコマンド書込み操作に 応動して、フラッシュメモリＦＭｉはバスＦＤ０〜７上から該読出しコマンドＣ ＭＲを取り込んでコマンドレジスタ５０にラッチする。 次に、コントローラ１０は、アドレスラッチイネーブル制御信号ＦＡＬＥをア クティブ（Ｈレベル）にして、バスＦＤ０〜７上に所定ビット数の読出しアドレ スＡＤＲを１回ないし３回に分割して送出し、その都度ライトイネーブル制御信 号ＸＦＷＥ−をアクティブ状態（Ｌレベル）とする。このコントローラ１０から のアドレス書込み操作に応動して、フラッシュメモリＦＭｉはバスＦＤ０〜７上 の該読出しアドレスＡＤＲを取り込んで、メモリ内のデータ読出し動作を開始す る。 すなわち、フラッシュメモリＦＭｉは、入力した読出しコマンドＣＭＲおよび 読出しアドレスＡＤＲをデコードし、読出しアドレスＡＤＲで指定されるフラッ シュメモリアレイ４０内の記憶領域（ページ）より１ページ分（５２８バイト） のデータＤＡＴＡＲを読み出し、読み出したデータＤＡＴＡＲをＩ／Ｏバッファ ４６に転送（セット）する。このメモリ内の読出し動作にはたとえば２５μｓ程 度の一定時間ｔＲＢを要するため、フラッシュメモリＦＭｉはこの処理時間ｔＲ Ｂの間、ビジー信号ＸＦＢＳＹ−をアクティブ（Ｌレベル）に保持する。 フラッシュメモリＦＭｉ内の読出し動作が終了してビジー状態が解除されると （ＸＦＢＳＹ−がＨレベルに戻ると）、コントローラ１０はフラッシュメモリＦ Ｍｉ（７）Ｉ／Ｏバッファ４６にセットされている読出しデータＤＡＴＡＲの取 込みに取り掛かる。すなわち、コントローラ１０は、リード（出力）イネーブル 制御信号ＸＦＲＥ−を一定周期で繰り返し（５２８回）アクティブ（Ｌレベル） にすることにより、フラッシュメモリＦＭｉのＩ／Ｏバッファ４６より１ページ （５２８バイト）の読出しデータＤＡＴＡＲを１バイトずつバスＦＤ０〜７を介 して取り込む。 図７に、ＣＩＳ情報（一部）のフォーマット例を示す。図７に示す属性情報は 主としてカードのコンフィギュレーションに関するものであるが、これらの外に も「メモリアドレス長」、「Ｉ／Ｏアドレス範囲」、「割り込み条件情 報」等のアドレス方式に関する属性情報もあり、ＣＩＳ情報全体で、たとえば１ ２８バイトの情報量を有する。 次に、本実施例のフラッシュメモリカードにおいてＣＩＳ情報を書き込むとき の動作について説明する。 ＣＩＳ情報の書込みは、ホストコンピュータ１４より与えられる所定のコマン ドと所望のＣＩＳ情報に応じてコントローラ１０が実行するが、先ず、図８のフ ローチャートに基づき、最初のＣＩＳ情報を書き込むためのコン―トローラ１０ の処理を説明する。 コントローラ１０は、デフォルトとして第１番目のフラッシュメモリＦＭ０の 先頭ブロックＢＬ０の先頭ページＰＧ０を選択し、上記したような読出しサイク ル（図６）で該先頭ブロックＢＬ０の先頭ページＰＧ０よりデータを読み出す（ ステップＡ１，Ａ２）。 次に、コントローラ１０は、読み出したデータのうち冗長部の「ブロックステ ータス」情報に含まれる「ブロック良否フラグ」を参照し、この先頭ブロックＢ Ｌ０が良品か否かをチェックする（ステップＡ３）。先頭ブロックＢＬ０が不良 品であるときは、第１番目のフラッシュメモリＦＭ０の第２番目のブロックＢＬ １の先頭ページＰＧ０からデータを読み出し（ステップＡ４，Ａ２）、このブロ ックＢＬＩについても「ブロック良否フラグ」を基に良品ブロックか否かをチェ ックする（ステップＡ３）。このようにして、第１番目のフラッシュメモリＦＭ ０内でアドレス順位の最も高い（アドレス値の最も小さい）良品ブロックＢＬｊ を割り出す。 次に、この割り出したアドレス順位の最も高い良品ブロックＢＬｊの先頭ペー ジＰＧ０に、上記したような書込みサイクル（図５）でＣＩＳ情報を書き込む（ ステップＡ５）。 なお、この実施例では、ＣＩＳ情報のセキュリティを高めるため、フラッシュ インタフェース部３４内でＣＩＳ情報をコピーして同一のＣＩＳ情報を２つ用意 し、書込み先のブロックＢＬｊの先頭ページＰＧ０においてデータ領域の前半部 および後半部（各２５６バイト容量）にそれぞれ同一のＣＩＳ情報（１２８バイ ト）を二重に書き込むようにしている。 次に、図９のフローチャートにつき、ＣＩＳ情報の書換え（変更）のためのコ ントローラ１０の処理を説明する。 書換えの場合も、コントローラ１０は、先ずデフォルトとして第１番目のフラ ッシュメモリＦＭ０の先頭ブロックＢＬ０の先頭ページＰＧ０から検索を開始し 、冗長部の「ブロックステータス」情報に含まれる「ブロック良否フラグ」を基 に、第１番目のフラッシュメモリＦＭ０内でアドレス順位の最も高い良品ブロッ クＢＬｊを割り出す（ステップＢ１〜Ｂ４）。 この割り出したブロックＢＬｊの先頭ページＰＧ０には、ＣＩＳ情報が格納さ れている。ここで、コントローラ１０は、この先頭ページＰＧ０の冗長部の「デ ータステータス」に含まれている「エラーフラグ」を検査する（ステップＢ５） 。 １回目の書換えが終了するまでは、まだ最初（第１版）のＣＩＳ情報が現時の ＣＩＳ情報として機能しており、この先頭ページＰＧ０で「エラーフラグ」は立 っていない。この点を確認し、ページを更新して第２版のＣＩＳ情報の書込み先 として、当該ブロックＢＬｊ内の次（第２番目）のページＰＧ１に決定する（Ｂ ６）。 即ち、コントローラ１０は先頭ページから順次ページのエラーフラグの状態を 確認し、エラーフラグが立っていないページが現ＣＩＳ情報を格納したページで あると決定し、第２版のＣＩＳ情報の書き込み先として決定されたページの次の ページを決定する。 次にコントローラ１０は、ホストコンピュータ１４からのコマンドを基に今回 のＣＩＳ書換え（変更）はＣＩＳ情報の一部なのか全部なのかを判断する（ステ ップＢ７）。全部変更のときは、ホストコンピュータ１４から受け取ったＣＩＳ 情報（全部）をそのまま第２版のＣＩＳ情報とする。一部変更のときは、フラッ シュインタフェース部３４内で該先頭ページＰＧ０より読み出した現時（第１版 ）のＣＩＳ情報のうち変更の対象となる部分をホストコンピュータ１４から受け 取ったＣＩＳ情報（一部）で置換してＣＩＳ情報を更新し（ステップＢ８）、こ の更新したＣＩＳ情報を第２版のＣＩＳ情報とする。 次いで、コントローラ１０は、この第２版のＣＩＳ情報を上記のような書込 みサイクル（図５）で該ブロックＢＬｊ内の第２番目のページＰＧ１に書き込む （ステップＢ９）。これで、ＣＩＳ情報の１回目の書換えが終了する。なお、先 頭ページＰＧ０には第１版のＣＩＳ情報が旧ＣＩＳ情報として残っている。以後 、この旧ＣＩＳ情報への参照を禁止するため、後処理として先頭ページＰＧ０の 冗長部のデータステータス中のエラーフラグを立てる。 ２回目の書換えでは、最初にブロックＢＬｊの先頭ページＰＧ０がアクセスさ れるが、この先頭ページＰＧ０ではエラーフラグが立っているため、第２番目の ページＰＧ１からデータを読み出す（ステップＢ２，Ｂ３、Ｂ６）。その後は、 １回目の書換え時と同様の処理を行い（ステップＢ７〜Ｂ９）、今回は第３版の ＣＩＳ情報を第３番目のページＰ２のデータ領域の前半部と後半部とに二重に書 き込む。後処理として、第２番目のページＰＧ２でエラーフラグを立てる。３回 目以降の書換え処理も同様にして行う。 次に、図１０のフローチャートにつき、ホストコンピュータ１４からの要求に 応じて本フラッシュメモリカードのＣＩＳ情報を提示するためのコントローラ１ ０の処理を説明する。 この場合、コントローラ１０は、先ず、ＣＩＳ書換え処理のときと同様の検索 により、デフォルトとして指定されている第１番目のフラッシュメモリＦＭ０内 でアドレス順位の最も高い良品ブロックＢＬｊに属し、かつ現ＣＩＳ情報を格納 しているページＰＧｋを割り出す（ステップＣ１〜Ｃ６）。 次いで、コントローラ１０は、該検索したページＰＧｋのデータ領域の前半部 および後半部より読み出した二重の現ＣＩＳ情報のうちいずれか一方、たとえば パリティ検査にかけて正常の検査結果が得られた方を選択または抽出する（ステ ップＣ７）。この抽出した現ＣＩＳ情報を本体インタフェース部２０内の所定の メモリまたはレジスタ（たとえばアトリビュートメモリ）にセットして（ステッ プＣ８）、ホストコンピュータ１４へ提示する。 上記したように、本実施例のフラッシュメモリカードでは、ＣＩＳ情報を所定 のフラッシュメモリ内の所定の記憶位置に格納し、随時書換え可能としている。 本カードに搭載されているコントローラ１０が、所定の規約、すなわち“第１番 目のフラッシュメモリＦＭ０内でアドレス順位の最も高い良品ブロッ クに属し、かつ冗長部のデータステータスでエラービットが立っていないアドレ ス順位の最も高いページに現ＣＩＳ情報を格納する”という規約の下で、カード 内でのＣＩＳ情報の書込み、書換え、読出し等の一切の管理を行う。 このように、本実施例では、ＣＩＳ情報の保持にフラッシュメモリを利用する ので、ＣＩＳ用の特別の不揮発性メモリや端子を増やす必要はない。また、ホス トコンピュータ１４からすれば、本フラッシュメモリカードに対してＣＩＳ情報 を任意に書き換えることができる。 なお、上記の規約は一例であり、種々の変形が可能である。たとえば、ＣＩＳ 情報の格納場所となるブロックまたはページをアドレス順位の高い順ではなく低 い順に決定することも可能である。 次に、本実施例のフラッシュメモリカードにおけるライトプロテクト機能につ いて説明する。 図１に示したように、本フラッシュメモリカードにはライトプロテクト回路１ ３が搭載されている。図１１に、ライトプロテクト回路１３の構成例を示す。ま た、図１２に、ライトプロテクト回路１３のうちカード外側面に取付される切換 操作器および表示器の一例を示す。 図１１において、このライトプロテクト回路１３は、カード内電源電圧ＶＢの 端子とアース電位との間に直列接続された負荷抵抗７０と手動式切換スイッチ７ ２とを有し、それらの接続点Ｎよりライトプロテクト信号ＷＰＩＮを出力するよ うにしている。 フラッシュメモリカードがホストコンピュータ１４のカードスロットに挿入さ れと、ホストコンピュータ１４より電源電圧ＶＢが本カードに供給される。スイ ッチ７２が開いていると、本カード内で電源電圧ＶＢが立ち上がった時、接続点 Ｎの電位がＨレベルになり、アクティブ状態（Ｈレベル）のライトプロテクト信 号ＷＰＩＮがコントローラ１０に与えられる。しかし、スイッチ７２が閉じてい れば、電源電圧ＶＢが立ち上がっても、接続点Ｎの電位がＬレベルのままで、ラ イトプロテクト信号ＷＰＩＮは非アクティブ状態（Ｌレベル）に保持される。 接続点Ｎとアース電位との間には、インバータ７４と発光ダイオード７６と の直列回路、および２段のインバータ７８，８０と発光ダイオード８２との直列 回路も接続されている。ライトプロテクト信号ＷＰＩＮがアクティブ状態（Ｈレ ベル）の時は発光ダイオード９０がオンし、書込み禁止を表す色（たとえば赤） の光ＬＲを発する。ライトプロテクト信号ＷＰＩＮが非アクティブ状態（Ｌレベ ル）の時は発光ダイオード７６がオンし、書込み可能を表す色（たとえば緑）の 光ＬＧを発する。 図１２に示すように、手動式開閉スイッチ７２の操作部（可動接点）はたとえ ばスライド式つまみとしてカード本体１２の片面に取り付けられてよい。また、 両発光ダイオード７６，９０は、本カードがホストコンピュータ１４のカードス ロットに挿入されているときにユーザが点灯状態を目視できるように、カード端 子ビン９２とは反対側のカード端部に取り付けられてよい。 このように、本実施例では、カード本体１２に設けられたスイッチ７２の手動 操作に応じてカード内でライトプロテクト回路１３により電気的またはソフト的 に（ライトプロテクト信号ＷＰＩＮを通じて）ライトプロテクトがコントローラ １０にかけられる。 なお、図１１および図１２に示した構成は一実施例にすぎず、種々の変形が可 能である。たとえば、手動式切換スイッチ７２に代えて、カード本体１２上の所 定位置に接着／剥離可能な遮光性シールの有無を検出する光センサをカード１２ に内蔵することも可能である。この場合、カード本体１２の該所定位置に遮光性 シールを貼ると、カード内の光センサがこれを検知し、上記ライトプロテクト回 路１３に相当する回路よりアクティブなライトプロテクト信号ＷＰＩＮが出力さ れるように構成すればよい。また、カードにはライトプロテクトをかけるか否か のユーザの意思を表明するための印（たとえば開閉窓）を設け、ホストコンピュ ータ１４側、つまりカードスロット付近に、該カード側の印の状態を検出するセ ンサ（たとえば光センサ）やライトプロテクト回路、状態表示ランブ（７６、９ ０）等を設けることも可能である。 本フラッシュメモリカードで上記のようなライトプロテクトがかけられると、 コントローラ１０は、ホストコンピュータ１４からの書込み要求（コマンド）に 対してはアボート（要求却下）信号で返答し、書込み動作を行わない。 カード内では、たとえばライトプロテクト制御線ＸＦＷＰを通じてカード上の 各フラッシュメモリＦＭ０〜ＦＭｎにおける書込みを全面的に禁止することがで きる。しかし、一切の書込みを禁止すると、読出し時に不都合を来すことがある 。 本実施例のフラッシュメモリカードでは、データの読出し時にコントローラ１ ０内のフラッシュインタフェース部３４でＥＣＣエラーの検出を行うようになっ ている。ＥＣＣエラーを検出した場合、読出しデータの訂正を条件的に行うとと もに、訂正したデータを別の記憶位置へ移し替える。ライトプロテクトによって 一切の書込みを禁止したならば、このデータの移し替えが行えなくなる。 そこで、本実施例のライトプロテクト機能では、書込み禁止状態にしてあって も、フラッシュメモリ内またはフラッシュメモリ間でのデータ移し替えは例外的 に行えるようにしている。 なお、上記のようなＥＣＣエラー処理において、訂正データの移動先には、隣 のフラッシュメモリに存在する空きブロックＢＬｈが選ばれる。また、ＥＣＣエ ラーを出したページＰＧｋのデータだけでなく、同じブロックＢＬｊ内の他の全 てのページＰＧ０〜ＰＧＫ−１、ＰＧＫ＋１〜ＰＧｌ５のデータも該空きブロッ クＢＬｈ内の各対応ページへそれぞれ移し替えられる。 この１ブロック分のデータの移し替えに際して、コントローラ１０は、先ず移 動元のブロックＢＬｊから１ページ分のデータを上記のような読出しサイクル（ 図６）で読み出して、フラッシュインタフェース部３４内のバッファメモリに一 旦保持し、次いで上記のような書込みサイクル（図５）で空きブロックＢＬｈの 対応ページへ書き込む。このような１ページ分のデータ移し替え操作を全ページ ＰＧ０〜ＰＧ１５について繰り返し、ＥＣＣエラーを出したページＰＧｋのデー タについては移し替え途中のフラッシュインタフェース部３４内で訂正を施す。 上記のように、本実施例のフラッシュメモリカードは、カード自体にラィトプ ロテクト機能を設けたので、ホストコンピュータ１４からの不所望な書込み要求 に対してカード内の大事な記憶データを確実に保護することができる。 図１３ないし１４Ｂに、本実施例のフラッシュメモリカードに好適な保持具の 例を示す。図１３に示すフラッシュメモリカードでは、カード本体１２の端部、 好ましくはカード端子ピン９２とは反対側のカード端部に鎖紐９４が接続され、 この鎖紐９４の先端に係止部材、たとえばクリップ９６が取り付けられる。たと えばシャツの胸ポケットに本カードを入れておくときは、ポケットの上縁部にク リッブ９６を係止しておくことで、本カードが不所望にポケットの外に落ちても 、紛失するおそれはない。 図１４Ａ、１４Ｂに示す例は、カード本体１２に内蔵したリール９８に細紐１ ００を巻取可能に接続し（図１４Ａ）、細紐１００の先端に係止部材、たとえば クリップ９６を取り付けたフラッシュメモリカードである。カード本体１２の外 側面には、リール９８に連結された細紐巻取り用のつまみ１０２を回転可能に取 り付けてよい（図１４Ｂ）。クリッブ９６は、巻取り状態でカード本体１２に一 部収納されるか（図１４Ｂ）、あるいは収納されないまでも邪魔にならないよう カード１２と面一になるような厚みに形成されてよい。 上記した実施例のフラッシュメモリカードは、一般にＰＣＭＣＩＡ準拠のＰＣ カードとして提供される。しかし、本発明は、任意の形式のフラッシュメモリカ ードに適用可能であり、たとえばＳＳＦＤＣ（Solid State Floppy Disk Card） を着脱可能に搭載するフラッシュメモリカードも適用可能である。 ＳＳＦＤＣは、１チップのフラッシュメモリＦＭを内蔵する小型のカード単体 である。上記実施例のコントローラ１０に相当するコントローラを内蔵し、かつ ＰＣＭＣＩＡ準拠のカードスロットに挿入（接続）可能なアダプタカードを用意 し、このアダプタカードにＳＳＦＤＣを着脱可能に装着することで、ＰＣＭＣＩ Ａ準拠のフラッシュメモリカードを得ることができる。 例えば、図１５Ａに示すようにフラッシュメモリカード１１２はホストコンピ ュータ１１４に装着されるアダプタ１２０とこのアダプタ１２０に着脱可能なフ ラッシュメモリユニット１２１とにより構成される。アダプタ１２０には、ホス トコンピュータ１１４に接続され、フラッシュメモリの制御を行うコントローラ １１０が設けられる。フラッシュメモリユニット１２１には、ＣＩＳ情報が格納 された複数のフラッシュメモリＦＭ０〜ＦＭｎが内蔵されている。 図１５Ｂはコントローラを持たないアダプタ１３０とこのアダプタに着脱可能 なフラッシュメモリユニット１２１とで構成される。 上記のようなＳＳＦＤＣの用途として、たとえばディジタルスチルカメラの外 部記憶媒体が考えられる。ディジタルスチルカメラにＳＳＦＤＣをフィルム代わ りに装填し、そのカメラで撮った電子写真（画像情報）をＳＳＦＤＣに記録する 。記録済みのＳＳＦＤＣをカメラから取り出して、これを上記のようなアダプタ １３０に装着してＰＣＭＣＩＡ準拠のフラッシュメモリカードとし、このフラッ シュメモリカードをホスト（パーソナルコンピュータ）１４のカードスロットに 挿入し、ホストコンピュータ１４の画面上で電子写真を再生したり、レタッチソ フト等を用いて電子写真に所望の加工を施したり、所望の付記情報等を追加する ことが可能である。 このようなＳＳＦＤＣの用途においては、ディジタルスチルカメラとホストコ ンピュータ１４との間で互換性が要求される。本発明によれば、上記実施例と同 様の要領でＳＳＦＤＣにカメラ仕様のＣＩＳ情報を書き込んでおくことができる 。かかるＳＳＦＤＣを装着または搭載したフラッシュメモリカードをホストコン ピュータ１４のカードスロットに挿入すると、上記実施例と同様の仕方でホスト コンピュータ１４はフラッシュメモリカードから該ＳＳＦＤＣＯのＣＩＳ情報を 検索または参照することができる。ホストコンピュータ１４は、このＣＩＳ情報 を基に、該ＳＳＦＤＣとの互換性やこのＳＳＦＤＣに電子写真を記録したディジ タルスチルカメラとの互換性を初期段階でチェックすることができる。 以上説明したように、本発明のフラッシュメモリカードによれば、カード属性 情報をカード上のフラッシュメモリに記憶するようにしたので、部品点数やコス トの増大を招くことなくカード属性情報を任意に書き換えることが可能である。 また、カード自体にライトプロテクト機能を設けたので、ホスト側からの不所望 な書込み要求に対して、カード内の記憶データを安全に保護することができる。 さらに、フラッシュメモリ本体がアダプタに対して着脱可能なフラッシュメモリ カードでも、装着されるフラッシュメモリ本体に応じてＣＩＳ情報を書き換える 必要がない。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年５月２７日（１９９８．５．２７） 【補正内容】 請求の範囲 １．（補正後）少なくとも１個のフラッシュメモリと、 ホストコンピュータに接続されるインタフェースを有し、前記ホストコン ピュータに提示すべきカード属性情報を前記フラッシュメモリの所定の記憶位置 に格納するコントローラと、 で構成され、前記コントローラは、前記カード属性情報の少なくともいく らかが変化される毎に新たな属性情報を格納し、旧属性情報の参照を禁止するた め前記旧属性情報に対応する先頭ページにエラーフラグを設定する、フラッシュ メモリカード。 ２．前記カード属性情報と同一の情報が前記フラッシュメモリの記憶位置に記 憶され、前記カード属性情報を格納すべき記憶位置とは異なる前記フラッシュメ モリの記憶位置に格納される請求項１に記載のフラッシュメモリカード。 ３．前記フラッシュメモリは所定数のブロックに分割された記憶領域を有し、 前記カード属性情報が格納されるべき前記フラッシュメモリ内でアドレス順位の 最も高いもしくは最も低い正常なブロックに格納される請求項１に記載のフラッ シュメモリカード。 ４．前記フラッシュメモリは所定数のブロックに分割された記憶領域を有し、 前記ブロックの各々は前記ホストコンピュータに提示すべき先頭ページ領域を有 する複数のページ領域を有し、前記ページ領域の各々は前記ホストコンピュータ からのデータを格納するデータ領域と制御情報を格納する冗長部とを有するクレ ーム１のフラッシュメモリカード。 ５．前記冗長剖は、カードのコンフィギュレーションやカードがアクセスされ るアクセス方式を示すＣＩＳ情報を前記カード属性情報として格納する請求項４ に記載のフラッシュメモリカード。 ６．前記冗長部は、メモリアドレス長、Ｉ／Ｏアドレス範囲および割り込み条 件を示す情報をアクセス方式を示す前記ＣＩＳ情報として格納する請求項５に記 載のフラッシュメモリカード。 ７．前記コントローラは、同一のカード属性情報を前記カード属性情報を格納 すべき前記所定のフラッシュメモリ内の異なる記憶位置に格納する請求項４に記 載のフラッシュメモリカード。 ８．（削除） ９．前記コントローラは、同一のカード属性情報が前記カード属性情報を格納 すべき前記所定のフラッシュメモリ内の異なる記憶位置に格納する請求項１記載 のフラッシュメモリカード。 １０．（補正後）所定数のブロックに分割される記憶領域を有し、各ブロックは 前記ホストコンピュータに提示されるべきカード属性情報を記憶する先頭ページ を含む複数のページ領域に分割され、各ページ領域は前記ホストコンピュータか らのデータを格納するデータ領域と制御情報を格納する冗長部を有する、少なく とも１つのフラッシュメモリと、 前記フラッシュメモリの所定記憶位置に前記ホストコンピュータに提示す べきカード属性情報を格納するためにホストコンピュータに接続されるインター フェースを有し、複数のブロックの先頭ブロックから先頭ページを選択し、前記 先頭ブロックの冗長部のブロック良否フラグを参照してブロックの良否を判定し 、前記フラッシュメモリ内で最も高いまたは最も低いアドレス順位を持つ良品ブ ロックを抽出し、この抽出した良品ブロックの先頭ページに前記カード属性情報 を書き込む一連の処理を行うコントローラと、 で構成されるフラッシュメモリカード。 １１．前記コントローラは、カード属性情報として、カードのコンフィギュレー ションおよびカードがアクセスされるアクセス方式を示すＣＩＳ情報を前記冗長 部に格納する機能を有する請求項１０に記載のフラッシュメモリカード。 １２．前記コントローラは、アクセス方式を示すＣＩＳ情報としてメモリアドレ ス長、Ｉ／Ｏアドレス範囲および割り込み条件を示す情報を前記冗長部に格納す る請求項１１に記載のフラッシュメモリカード。 １３．前記コントローラは、前記カード属性情報と同一の情報を前記カード属性 情報が格納されるべき前記フラッシュメモリの記憶位置とは異なる記憶位置に格 納する機能を有する請求項４に記載のフラッシュメモリカード。 １４．前記コントローラは、前記カード属性情報の少なくともいくつかが変更さ れる毎に次のアドレスのページに新たな属性情報を格納する機能を有する請求項 １０に記載のフラッシュメモリカード。 １５．少なくとも１個のフラッシュメモリを収納するフラッシュメモリユニット と、前記ホストコンピュータに接続される前記コントローラを有し、前記フラッ シュメモリユニットに着脱可能なアダプタとにより構成される請求項１に記載の フラッシュメモリカード。 １６．前記少なくとも１個のフラッシュメモリを収納するフラッシュメモリユニ ットと、前記ホストコンピュータに接続され、前記フラッシュメモリユニットに 着脱可能なアダプタとにより構成される請求項１に記載のフラッシュメモリカー ド。 １７．（削除） １８．（削除） １９．前記カード属性情報が変化される毎に前記コントローラは前記旧カード属 性情報に対応する記録領域に無効フラグを立てる請求項１に記載のフラッシュメ モリ。 ２０．前記カード属性情報が変化される毎に前記コントローラは前記旧カード属 性情報に対応する記録領域に無効フラグを立てる請求項１０に記載のフラッシュ メモリ。 ２１．少なくとも１個のフラッシュメモリを収納するフラッシュメモリユニット と、前記ホストコンピュータに接続される前記コントローラを有し、前記フラッ シュメモリユニットに着脱可能なアダプタとにより構成される請求項１０に記載 のフラッシュメモリカード。 ２２．前記少なくとも１個のフラッシュメモリを収納するフラッシュメモリユニ ットと、前記ホストコンピュータに接続され、前記フラッシュメモリユニットに 着脱可能なアダプタとにより構成される請求項１０に記載のフラッシュメモリカ ード。

Claims (1)

1. 【特許請求の範囲】 １．少なくとも１個のフラッシュメモリと、 ホストコンピュータに接続されるインタフェースを有し、前記ホストコン ピュータに提示すべきカード属性情報を前記フラッシュメモリの所定の記憶位置 に格納するコントローラと、 により構成されるフラッシュメモリカード。 ２．前記カード属性情報と同一の情報が前記カード属性情報が格納されるべき 記憶位置とは異なる前記フラッシュメモリ内の記憶位置に格納される請求項１の フラッシュメモリカード。 ３．前記フラッシュメモリは所定数のブロックに分割された記憶領域を有し、 前記カード属性情報は前記カード属性情報が格納されるべき前記フラッシュメモ リ内で最も高いまたは最も低いアドレス順位を有する正常なブロックに格納され る請求項１のフラッシュメモリカード。 ４．前記フラッシュメモリは所定数のブロックに分割された記憶領域を有し、 前記ブロックの各々は前記ホストコンピュータに提示すべき前記カード属性情報 を格納する先頭ページ領域を含む複数のページ領域に分割され、前記ページ領域 の各々は前記ホストコンピュータからのデータを格納するデータ領域と制御情報 を格納する冗長部とを有する請求項１のフラッシュメモリカード。 ５．前記冗長部は、前記カード属性情報として、カードのコンフィギュレーシ ョンやカードへのアクセス方式を示すＣＩＳ情報を格納する部分を含む請求項４ のフラッシュメモリカード。 ６．前記冗長部は、アクセス方式を示すＣＩＳ情報としてメモリアドレス長、 Ｉ／Ｏアドレス範囲および割り込み条件を示す情報を格納する部分を含む請求項 ５のフラッシュメモリカード。 ７．前記コントローラは、前記カード属性情報と同一の情報を前記カード属性 情報が格納されるべき前記フラッシュメモリの記憶位置とは異なる記憶位置に格 納する機能を有する請求項４のフラッシュメモリカード。 ８．前記コントローラは、前記カード属性情報の少なくともいくつかが変更さ れる毎に次のアドレスのページに新たな前記カード属性情報を格納する機能 を有する請求項４のフラッシュメモリカード。 ９．前記コントローラは、前記カード属性情報と同一の情報を前記カード属性 情報が格納されるべき前記フラッシュメモリの記憶位置とは異なる記憶位置に格 納する機能を有する請求項８のフラッシュメモリカード。 １０．前記コントローラは、前記先頭ブロックから前記ブロックの先頭ページを 選択し、該先頭ブロックの冗長部のブロック良否フラグを参照して前記ブロック の良否を判定し、前記フラッシュメモリのアドレスの内で最も高い順位のアドレ スを有する良品ブロックを抽出し、この抽出した良品ブロックの先頭ページに前 記カード属性情報を書き込む一連の処理を行う機能を有する請求項４のフラッシ ュメモリカード。 １１．前記コントローラは、カード属性情報として、カードのコンフィギュレー シヨンやカードへのアクセス方式を示すＣＩＳ情報を前記冗長部に格納する機能 を有する請求項１０のフラッシュメモリカード。 １２．前記コントローラは、アクセス方式を示すＣＩＳ情報としてメモリアドレ ス長、Ｉ／Ｏアドレス範囲および割り込み条件を示す情報を前記冗長部に格納す る機能を有する請求項１１のフラッシュメモリカード。 １３．前記コントローラは、前記カード属性情報と同一の情報を前記カード属性 情報が格納されるべき前記フラッシュメモリの記憶位置とは異なる記憶位置に格 納する機能を有する請求項４のフラッシュメモリカード。 １４．前記コントローラは、前記カード属性情報の少なくともいくつかが変更さ れる毎に次のアドレスのページに新たな前記カード属性情報を格納する機能を有 する請求項１０のフラッシュメモリカード。 １５．前記少なくとも１個のフラッシュメモリを収納するフラッシュメモリユニ ットと、前記ホストコンピュータに接続される前記コントローラを有し、前記フ ラッシュメモリユニットに着脱可能なアダプタとにより構成される請求項１のフ ラッシュメモリカード。 １６．前記少なくとも１個のフラッシュメモリを収納するフラッシュメモリユニ ットと、前記ホストコンピュータに接続され、前記フラッシュメモリユニットに 着脱可能なアダプタとにより構成される請求項１のフラッシュメモリカー ド。 １７．少なくとも１個のフラッシュメモリと、 ホストコンピュータに接続されるインタフェースと、 前記ホストコンピュータからの前記フラッシュメモリへのデータの書込み を禁止するためのライトプロテクト手段と、 を搭載したフラッシュメモリカード。 １８．前記ホストコンピュータからの読出し要求に応じて前記フラッシュメモリ 内の任意の記憶位置から読み出されたデータについてエラーの検出および訂正を 行うエラー処理手段と、前記エラー処理手段によりエラーが検出されたときは前 記ライトプロテクト手段が書込禁止状態になっているか否かに拘らず前記エラー 処理手段により訂正を施された前記読出しデータを空き状態になっている別の記 憶位置へ書き込むデータ移し替え手段とを有する請求項１６のフラッシュメモリ カード。