JP2001501371A - 半導体読み出し専用メモリおよび半導体読み出し専用メモリの製造方法 - Google Patents

Abstract

(57)【要約】 ヴァーティカルトランジスタを有する半導体読み出し専用メモリ（ＲＯＭ）において、製造過程中にトレンチ（２）がアイソレータ材料（１２）で充填され、後にこのトレンチ（２）の上方でワード線およびデコーダ線が延在すべき個所のアイソレータ（１２）に、トレンチ（２）と同じ幅を有するホールがエッチングされる。続くマスキングプロセスではプログラミング要求にしたがって選択されたチャネル領域の導電率特性を相応のドーピングにより変更する。トレンチ（２）に残っているアイソレータ（１２）により、アイソレータ材料の下方の領域へのマスキングプロセスの作用が回避される。

Description

【発明の詳細な説明】 半導体読み出し専用メモリおよび半導体読み出し専用メモリの製造方法 本発明は、請求項１の上位概念記載の構成を有する半導体読み出し専用メモリ （ＲＯＭ）、およびこの半導体読み出し専用メモリの製造方法に関する。このよ うな半導体読み出し専用メモリではプログラミングは製造過程中のメモリトラン ジスタの適切な操作により行われる。 通常の場合この種のＲＯＭは複数の平行なビット線とこれに垂直に延在するワ ード線とから成る。ビット線はメモリトランジスタのソース端子およびドレイン 端子を介して延在しており、ワード線はそれぞれのメモリトランジスタの列のゲ ート端子を相互接続している。このような装置の微細化には物理的な限界が存在 する。全てのトランジスタのゲートは所定の最小長さを有しており、このためメ モリトランジスタが阻止された場合にソースとドレインの間の電流を止めるよう に確実なチョークオフが保証されている。さらにゲート電極間の最小間隔は製造 過程によっても定められている。 パッケージング密度を高めるためにすでに通常のＲＯＭの種々の修正が提案さ れている。 ドイツ連邦共和国特許出願公開第４２１４９２３号公報からＮＡＮＤ構造のマ スクＲＯＭ装置およびその製造方法が公知である。ここでは相互に平行に延在す る複数のトレンチがシリコン基板の表面のメモリトランジスタの領域に形成され ている。ＭＯＳメモリトランジスタはこの場合トレンチのサイドウォールをチャ ネル領域として利用する。このためにサイドウォール上に薄いゲート酸化物が堆 積され、その上にさらにゲート電極が堆積される。ビット線はトレンチ方向に対 して垂直に頂部と底部とを交互に通って延在している。ワード線はビット線に対 して正確な角度で配置されている。 ＲＯＭのプログラミングは、選択されたメモリトランジスタのチャネルが適切 な手段でマスクされたインプランテーションによりドーピングされて行われる。 これにより相応のドーピング物質とその濃度とを選択して、メモリトランジスタ の使用電圧が動作電圧の上方の値にまで高められる。ドーピングされたメモリト ランジスタはＲＯＭの読み出し過程において動作電圧の印加時に阻止され、一方 ドーピングされていないトランジスタは動作電圧の印加時に導通する。 別のプログラミング過程では、トレンチをアイソレータで充填し、導通するト ランジスタを形成すべき個所のトレンチサイドウォールでアイソレータにホール をエッチングする。これに続いて更なる製造ステップ でゲート酸化物がホールの壁に形成される。ゲート酸化物上にはポリシリコンが ゲート電極形成のために堆積される。ゲートが形成されなかったトレンチサイド ウォールの領域は、動作電圧の印加時に阻止されるセルを形成する。 ここで説明した２つのプログラミングプロセスは有効であるが、プロセスに特 有の問題を有している。 ドイツ連邦共和国特許出願公開第４２１４９２３号公報から公知のプログラミ ングプロセスではドーピング物質のインプランテーションひいては使用電圧の調 整がトレンチのサイドウォールに対して斜めの入射角で行われる。これは本発明 にとって重要である。選択的なインプランテーションに使用されるマスキングは フォト技術でのパターン化により行われ、インプランテーション過程後に除去さ れる。その後はインプランテーション位置はもはや認識できない。このため同様 に、続く製造ステップにおいて堆積すべきゲート酸化物およびゲート電極層をイ ンプランテーション位置に直接に配向することはできない。これにより不整合が 生じてゲートがチャネルのインプランテーション領域上に正確に配置されないお それが生じる。このため通常ならば動作電圧の印加時に阻止されるはずのメモリ トランジスタのチャネルの一部分が充分に高い導電性を有することがある。その 場合不所望のリーク電流が流れ、この電流によりＲＯＭの必要電力が増大するか 、またはプログラミングにエラーが生じる。さらにこのプログラミング形式では シャロウトレンチアイソレーション（ＳＴＩ）により形成されたメモリを用いて 簡単に集積することができない。トレンチはＳＴＩプロセスの終了後に独自のリ ソグラフィステップおよびエッチングステップで形成しなければならない。ゲー ト用のポリシリコンはトポグラフィを越えて延在し、リソグラフィやゲート面の パターン化を困難にする。 第２のプログラミングプロセスにも幾つかの問題点がある。プログラミングは フォト技術でパターン化されるレジストマスクを用いて行われる。このレジスト マスクはアイソレータ内のホールをエッチングすべき個所が開口されている。こ の場合にもプログラミングマスクのアラインメントが必ずしも正確に保持されな いという問題が生じる。トレンチがフォト技術から得られる最小幅Ｆを有する場 合、プログラミングマスクのアラインメントエラーがワード線の方向で発生し、 トレンチと開口部との間のオーバラップが本来のホールの断面よりも小さくなる 。これは例えばＦ／２よりもはるかに小さくなることがある。またトレンチ２内 でトランジスタを対向して配置すべき個所に、トレンチ幅全体（≧Ｆ）におよぶ ホールがエッチングされてしまうこともある。続くエッチングプロセスでは、大 きく異なる断面を有するホールをエッチングしなければならない。通常の酸化物 エッチングプロセスでは大 きなホールよりも小さなホールの方が緩慢にエッチングされるので、小さなホー ルでまだ適度な開口部が得られないうちに大きなホールではすでに下方のビット 線が強い影響を受ける。上方のビツト線でも、これらのビット線が付加的なカバ ー層によって保護されていない場合には不可避的にオーバーエッチされる。影響 を受けたビット線の抵抗は著しく高くなる。こうした技術的な限界により、達成 可能な最小のセル面積の拡大にはコスト上の欠点がある。 本発明の課題は、ヴァーティカルなトランジスタを有するＲＯＭとその製造方 法を提供して、セルファラインメントプログラミングを行えるようにすることで ある。 この課題は、請求項１、７の特徴部分に記載の構成を有するＲＯＭにより解決 される。有利な実施形態は従属請求項に記載されている。 本発明は特に有利には上述の２つのプログラミングプロセス専用の特徴に関連 している。 並列のトレンチを有するＲＯＭでは、トレンチ底部およびトレンチ頂部でトレ ンチの長手方向に延在するビット線と、これを横断して延在するワード線とが設 けられており、トレンチのサイドウォールに垂直に延在するトランジスタが構成 されている。トレンチはアイソレータによって充填されている。ここでトランジ スタが一方側のサイドウォールだけに設けられている トレンチ領域でもトランジスタが２つの側のサイドウォールに設けられているト レンチ領域でもアイソレータがトレンチの断面全休から除去されることによって 、自己調整的にプログラムされるＲＯＭが得られる。アイソレータは当該のトレ ンチ領域でトレンチの断面全体から除去されるので、アイソレータのない領域の 製造プロセス中にエッチングプロセスによってこの領域の断面が極端に偏ること による問題は生じない。アイソレータのない領域はエッチング時に均一に形成さ れ、ビット線へのエッチング侵入は最低限にまで抑圧される。 有利には本発明のＲＯＭでは全てのトレンチが同じ幅で形成され、トレンチ内 のアイソレータのない全ての領域が同じ大きさに形成される。これによりこれら の領域はきわめて正確にエッチングプロセスで形成され、ビット線で生じうる欠 陥は充分に回避される。 有利な実施形態によればプログラミング要求によって選択されたトランジスタ のチャネル領域の導電率は斜め方向のドープインプランテーションにより変更さ れる。ドープイオンは斜め上方から、インプランテーションを行うべきトレンチ サイドウォールの所定の領域へ到来する。インプランテーションを行わない領域 はマスクによって覆われる。 トレンチサイドウォールを覆うためにインプランテーションに対してレジスト マスクが使用される場合、 良好な結果が得られる。 適切な手段でトレンチのアイソレータのない領域がゲート構造体で充填される 。この領域のトレンチサイドウォールはプログラミング情報を有するチャネルと して利用されるので、この実施例でのトランジスタはアイソレータのないトレン チ領域に配置される。 有利には本発明のＲＯＭの構造形態により高い精度で均一に形成されるアイソ レータのない領域にゲートスタックが設けられる。 本発明によれば、トレンチの底部およびトレンチの頂部でトレンチの長手方向 に延在するビット線と、このビット線を横断して延在するワード線とを備えた並 列のトレンチを有しており、トレンチサイドウォールに垂直に延在するトランジ スタが設けられている、半導体読み出し専用メモリを形成するために、トレンチ をアイソレータで充填するステップと、後にトレンチを越えてワード線およびデ コーダ線が延在する個所のアイソレータにトレンチと同じ幅のホールをエッチン グするステップと、プログラミング要求に従って選択されたトランジスタのチャ ネル領域についてマスクプロセスで導電率特性を変更するステップと、チャネル 領域上にゲート構造体を堆積するステップとを有する方法が行われる。 本発明の製造プロセスによりビット線の充分な保護とセルファラインメントプ ログラミングとが保証され る。アイソレータのない領域は簡単に形成可能である。なぜならアイソレータ内 へエッチングすべきホールの断面が相互に大きく異なっているので問題が生じな いからである。アイソレータのない領域はエッチングによりきわめて均一に形成 される。これにより、小さい方のエッチング領域がまだ完全にエッチングされな いうちに比較的大きくエッチングすべき領域でオーバーエッチが生じてしまって 、その周囲の領域例えばビット線にエッチング侵入が生じることが回避される。 アイソレータのないトレンチ領域を製造した後にトレンチ内に残っているアイソ レータ充填物により、このアイソレータ充填物の下方に存在するトレンチ領域は 続くマスキングプロセスからの影響に対して効果的に保護される。このようにし てトレンチサイドウォールの導電率特性の変化は回避される。 本発明を以下に図に即して詳細に説明する。 図１には、製造過程中トレンチのアイソレータのない領域のエッチング後マス クプロセスを行う前の本発明のＲＯＭの部分図が示されている。 図２には、トレンチサイドウォールの斜め方向のドープインプランテーション が示されている。 半導体読み出し専用メモリ（ＲＯＭ）はシリコン基板１上に配設されている。 一方の方向で相互に平行に複数の直線状のトレンチ２が延在している。トレンチ ２はほぼ矩形の断面を有する。底部３は例えばサイド ウォール４の高さと同じ幅である。ただしもちろん他のサイズであってもよい。 トレンチ２間のウォール５は同様に矩形の断面を有する。この場合頂部６の幅は トレンチ２の幅とほぼ同じである。トレンチ方向７でビット線８、９が延在して いる。下方のビット線８はトレンチ底部３の上を延在しており、トレンチ２の全 幅を占めている。上方のビット線９は頂部６に延在しており同様にこの頂部６の 全幅を占めている。ビット線８、９は例えば拡散により形成される。これらのビ ット線はトレンチサイドウォール４の約１／４の高さに配設される。ただしこれ も別の幾何学的サイズであってよい。 横方向１０では図示されないワード線が延在している。ワード線はＲＯＭの製 造終了時に上方のビット線９の上部に配置される。ワード線はトレンチ２のワー ド線領域１１のウォール５を横断している。トレンチ２にはアイソレータ充填物 １２が存在する。図１に示されているＲＯＭの製造段階以前に行われる製造段階 ではトレンチ２がアイソレータ充填物１２によって上方のビット線９の上方縁部 まで完全に充填されている。この後図１に示されているＲＯＭの状態を達成する ために、ワード線とトレンチ２との交差領域のアイソレータ充填物１２がエッチ ングプロセスにより除去される。このエッチングプロセスによりＲＯＭ表面に直 方体形のホールが形成される。このホールは下方のビ ット線８に達し、トレンチ２と同じ幅を有する。このホールは下方のビット線８ の下部で、トレンチサイドウォール４の対向する２つの側と他の対向する２つの 側によってアイソレータ充填物から区切られている。 図１に示されている製造の中間状態に続く製造プロセスのステップが図２に示 されている。図２には選択されたトレンチサイドウォール４のプログラミングイ ンプランテーションが示されている。マスキングプロセスでは個々のトレンチサ イドウォール４が上方に配置されたレジストマスク１３によりインプランテーシ ョンに対してスクリーンされる。レジストマスク１３は通常の光化学的なプロセ スにより形成される。斜め上方のインプランテーション方向１４から、トレンチ サイドウォール４へドープイオンのインプランテーションが行われる。ドープイ オンはトランジスタの特性曲線を変化させ、このトランジスタのチャネルはイン プランテーションが行われたトレンチサイドウォール４内に延在している。トラ ンジスタのソースおよびドレインは下方のビット線８および上方のビット線９に より形成される。ゲートアイソレーションは図２には示されていない。ゲートア イソレーションはインプランテーション過程に続く製造ステップでトレンチサイ ドウォール４に堆積される。この場合まずゲート酸化物が堆積され、次にゲート 電極またはゲートスタックが堆積される。トランジスタはこれにより垂直方向に 延在する。ゲートの形成によりレジストマスク１３は再び除去される。当該のト ランジスタのチャネルを形成するトレンチサイドウォール４にインプランテーシ ョンが行われたか否かに依存してトランジスタは種々の特性曲線を有する。種々 の特性曲線に基づいて動作電圧が所定の場合に生じうるトランジスタの種々のス イッチング状態によりＲＯＭのプログラミング情報が形成される。 ゲートの形成後、このゲートは上方のビット線９を越えて横方向１０に延在す るワード線と導電接続される。

Claims (1)

1. 【特許請求の範囲】 １． 並列のトレンチを有しており、 トレンチの底部およびトレンチの頂部でトレンチの長手方向に延在するビッ ト線と、該ビット線を横断して延在するワード線とを備えており、 トレンチのサイドウォールに垂直に延在するトランジスタが設けられている 、 半導体読み出し専用メモリ（ＲＯＭ）において、 一方のトレンチサイドウォール（４）にただ１つのトランジスタが設けられ ている場合でも、対向する２つのトレンチサイドウォール（４）にそれぞれトラ ンジスタが設けられている場合でも、トレンチ領域のアイソレータ充填物（１２ ）がトレンチの全断面で除去されている、 ことを特徴とする半導体読み出し専用メモリ。 ２． 全てのトレンチ（２）は同じ幅を有しており、トレンチ（２）のアイソレ ータのない全ての領域は同じ大きさである、請求項１記載の半導体読み出し専用 メモリ。 ３． プログラミング要求に従って選択されたチャネル領域がドーピングにより チャネルの導電率特性が変化するように変更されている、請求項１または２記載 の半導体読み出し専用メモリ。 ４． 選択されたチャネル領域は付加的なドーピング 物質を有する、請求項３記載の半導体読み出し専用メモリ。 ５． アイソレータのない領域はゲート構造体により充填されている、請求項１ から４までのいずれか１項記載の半導体読み出し専用メモリ。 ６． ゲート構造体はゲート酸化物およびゲートスタックから成る、請求項５記 載の半導体読み出し専用メモリ。 ７． トレンチをアイソレータで充填するステップと、 後にトレンチの上方でワード線およびデコーダ線が延在する個所のアイソレ ータにトレンチと同じ幅のホールをエッチングするステップと、 プログラミング要求に従って選択されたトランジスタのチャネル領域につい てマスクプロセスでドーピングすることにより導電率特性を変更するステップと 、 チャネル領域上にゲート構造体を堆積するステップとを有する、 請求項１から６までのいずれか１項記載の半導体読み出し専用メモリの製造方 法。 ８． チャネル領域の導電率特性を斜め方向のドーピングインプランテーション により変更する、請求項７記載の半導体読み出し専用メモリの製造方法。 ９． マスクプロセスをレジストマスクを用いて行う 、請求項７または８記載の半導体読み出し専用メモリの製造方法。