JP2001358235A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 集積度の改善と動作の安定化を実現したＲＯ
Ｍを備えた半導体集積回路装置を提供する。 【解決手段】 第１と第２主ビット線の各々に対して複
数からなる副ビット線を設け、上記第１及び第２主ビッ
トの各々に対応して設けられた複数の副ビット線と交差
するよう複数のワード線を配置し、その交点に電流経路
を形成するかしないかの２つの記憶状態を持つようにさ
れた記憶素子を設け、上記第１主ビット線の一端側のメ
モリブロックに対応させ、上記第２主ビット線の一端側
にはリファレンス専用の副ビット線を設け、上記第２主
ビット線の他端側のメモリブロックに対応させ、上記第
１主ビット線の他端側にはリファレンス専用の副ビット
線を設け、上記リファレンス専用の副ビット線に接続さ
れるダミーの記憶素子の数を、上記メモリブロックの記
憶素子の半分の数にして各記憶素子のソースとドレイン
の両方を接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、主としてマスクＲＯＭ（リード・オンリー
・メモリ）を搭載したものに利用して有効な技術に関す
るものである。

【０００２】

【従来の技術】例えばそのチャネルに対する不純物の注
入が選択的に行われることにより、ワード線の選択レベ
ルに対してオン状態又はオフ状態となって論理“０”又
は“１”の記憶データを保持するようにされ、あるいは
ワード線の選択状態によってオン状態にされ、そのドレ
インがビット線に接続されるか否かによって“０”又は
“１”の記憶データを保持するようにされたＭＯＳＦＥ
Ｔ（金属酸化物半導体型電界効果トランジスタ。この明
細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果ト
ランジスタの総称とする）をメモリセルとする、いわゆ
るノア（ＮＯＲ）型のマスクＲＯＭがある。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って図８に示したようなＲＯＭを考えた。こ
のＲＯＭは、動作の高速化を図るためにビット線を主ビ
ット線と副ビット線の階層構造とするものである。つま
り、ビット線に接続されるメモリセルの数を減らしてビ
ット線容量を軽減し、ビット線に伝えられる読み出し信
号の変化を高速にするものである。１つの記憶素子の読
み出しのために、差動センスアンプの一対の入力端子に
対して２つの主ビット線Ｍｂ１とＭｂ２が選択される。
例えば、一方の主ビット線Ｍｂ１に設けられた１つの副
ビット線Ｓｂ１１に接続されたメモリセルのワード線を
選択状態にして読み出しを行なうとき、他方の主ビット
線Ｍｂ２に設けられ、上記副ビット線Ｓｂ１１とは異な
るメモリブロックの副ビット線Ｓｂ２２をリファレンス
用に選択する。つまり、副ビット線Ｓｂ２２に対応され
たワード線が全て非選択であるので、かかる副ビット線
Ｓｂ２２の寄生容量が主ビット線Ｍｂ２の寄生容量に加
えられてリファレンス電圧を得るために用いられる。

【０００４】図８の構成では、上記副ビット線の選択回
路が複雑になる。つまり、データ側の主ビット線の選択
された副ビット線と同じメモリブロック（ワード線が共
通化されるもの）に属するリファレンス側の主ビット線
に設けられる副ビット線を非選択とする。それとは逆
に、リファレンス側の主ビット線の選択された副ビット
線と同じメモリブロックに属するデータ側の主ビット線
に設けられる副ビット線を非選択とする。このように、
データ側とリファレンス側とで選択される副ビット線の
メモリブロックが異なり、副ビット線の選択／非選択の
組み合わせが複雑になってしまう。

【０００５】本願発明者等においては、上記のような階
層構造のビット線を持つＲＯＭの副ビット線の選択を単
純化するために、図９に示したようなメモリアレイを考
えた。つまり、一方の主ビット線Ｍｂ１においては、ビ
ット線方向のメモリアレイの一端側にリァレンス側専用
の副ビット線を設け、それに対応する他方の主ビットＭ
ｂ２には副ビット線を設けない。他方の主ビットＭｂ２
においては、ビット線方向のメモリアレイの他端側にリ
ファレンス側専用の副ビット線を設け、それに対応する
一方の主ビットＭｂ１には副ビット線を設けない。

【０００６】この構成では、上記メモリアレイの一端側
では主ビット線Ｍｂ１のリファレンス側専用の副ビット
線と、主ビット線Ｍｂ２の上記一端側の副ビット線とを
同じ選択信号Ｚ１により選択する。以下、同じ選択信号
Ｚ２により主ビット線Ｍｂ１では同図の上側（上記一端
側）の副ビット線を、主ビット線Ｍｂ２ではそれと１ブ
ロックずれた下側（上記他端側）の副ビット線を選択す
る。そして、上記メモリアレイの他端側では主ビット線
Ｍｂ２のリファレンス側専用の副ビット線と、主ビット
線Ｍｂ１の上記他端側の副ビット線とを同じ選択信号Ｚ
３により選択することができる。本願発明者において
は、このような階層構造のビット線を有するＲＯＭにお
いて、集積度の改善と動作の安定化を図ることを考え
た。

【０００７】この発明の目的は、集積度の改善と動作の
安定化を実現したＲＯＭを備えた半導体集積回路装置を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。第１と第２主ビット線の各々に対して
複数からなる副ビット線を設け、上記第１及び第２主ビ
ットの各々に対応して設けられた複数の副ビット線と交
差するよう複数のワード線を配置し、上記副ビット線に
ドレインが接続され、ゲートに上記ワード線の対応する
ものが接続され、ソースに第１電位が与えられ、上記ワ
ード線が選択状態のときに上記副ビット線と第１電位間
に電流経路を形成するかしないかの２つの記憶状態を持
つようにされた複数の記憶素子でメモリブロックを構成
し、同じ選択信号を受ける選択スイッチを中心にして、
上記第１主ビット線に接続される副ビット線を第１メモ
リブロックに対応させ、上記第２主ビット線に接続され
る副ビット線を上記第１メモリブロックと隣接する第２
メモリブロックに対応させて選択し、上記第１主ビット
線の一端側のメモリブロックに対応させ、上記第２主ビ
ット線の一端側にはリファレンス専用の副ビット線を設
け、上記第２主ビット線の他端側のメモリブロックに対
応させ、上記第１主ビット線の他端側にはリファレンス
専用の副ビット線を設け、上記リファレンス専用の副ビ
ット線に接続されるダミーの数を、上記メモリブロック
の記憶素子の半分の数にし、各記憶素子のソースとドレ
インの両方を接続する。

【０００９】第１と第２主ビット線の各々に対して複数
からなる副ビット線を設け、上記第１及び第２主ビット
の各々に対応して設けられた複数の副ビット線と交差す
るよう複数のワード線を配置し、上記副ビット線にドレ
インが接続され、ゲートに上記ワード線の対応するもの
が接続され、ソースに第１電位が与えられ、上記ワード
線が選択状態のときに上記副ビット線と第１電位間に電
流経路を形成するかしないかの２つの記憶状態を持つよ
うにされた複数の記憶素子でメモリブロックを構成し、
同じ選択信号を受ける選択スイッチを中心にして、上記
第１主ビット線に接続される副ビット線を第１メモリブ
ロックに対応させ、上記第２主ビット線に接続される副
ビット線を上記第１メモリブロックと隣接する第２メモ
リブロックに対応させて選択し、上記第１主ビット線の
一端側のメモリブロックに対応させ、上記第２主ビット
線の一端側にはリファレンス専用の副ビット線を設け、
上記第２主ビット線の他端側のメモリブロックに対応さ
せ、上記第１主ビット線の他端側にはリファレンス専用
の副ビット線を設け、上記リファレンス専用の副ビット
線に対応して各々ダミーワード線を設け、かかるダミー
ワード線をメモリセルアレイ部と他の回路との間のエッ
チング補正用領域として用いる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
マイクロコンピュータ（半導体集積回路装置）の一実施
例のブロック図が示されている。同図をもとに、まずこ
の実施例のマイクロコンピュータの構成及び動作の概要
について説明する。この実施例のマイクロコンピュータ
は、ＣＭＯＳ論理ゲートを基本素子とし、図１の各ブロ
ックを構成する回路素子は、公知のＣＭＯＳ集積回路の
製造技術により、単結晶シリコンのような１個の半導体
基板面上に形成される。

【００１１】図１において、この実施例のマイクロコン
ピュータは、特に制限されないが、ストアドプログラム
方式の中央処理装置ＣＰＵと、クロック発生回路を構成
するＰＬＬ回路と、内部バスを介して中央処理装置ＣＰ
Ｕに結合されるダイレクトメモリアクセスコントローラ
ＤＭＡと、リードオンリメモリ（ＲＯＭ）からなるメモ
リモジュールと、ワークエリアや一時記憶に用いられる
ランダムアクセスメモリＲＡＭと、タイマと、複数個か
らなる入出力ポートとから構成される。

【００１２】マイクロコンピュータには、外部電源端子
Ｖｃｃ／Ｖｓｓを介して、その動作電源となる電源電圧
及び接地電位がそれぞれ供給される。中央処理装置ＣＰ
Ｕには、外部端子ＳＴＢＹ／ＲＥＳを介してスタンバイ
信号ならびにリセット信号がそれぞれ供給される。クロ
ック発生回路ＰＬＬは、外部端子ＸＴＡＬ及びＥＸＴＡ
Ｌに水晶振動子が接続され、あるいはかかる端子からク
ロック信号が直接供給される。

【００１３】クロック発生回路ＰＬＬは、外部端子ＸＴ
ＡＬ及びＥＸＴＡＬに水晶振動子が接続された時、それ
により発振回路が動作して発振周波数信号に基づいて内
部クロック信号を形成し、外部端子ＸＴＡＬ又はＥＸＴ
ＡＬを介して外部からクロック信号が供給されるとき、
それと同期した内部クロック信号を形成して内部クロッ
ク信号を発生させる。中央処理装置ＣＰＵは、メモリモ
ジュールのＲＯＭに格納されたプログラムに従ってステ
ップ制御され、所定の演算処理を行うとともに、マイク
ロコンピュータの各部を統括・制御する。中央処理装置
ＣＰＵは、さらに、スタンバイ信号ＳＴＢＹあるいはリ
セット信号ＲＥＳに従って、マイクロコンピュータを選
択的にスタンバイ状態つまり待機状態とし、あるいは選
択的にリセットして初期状態とする。

【００１４】ダイレクトメモリアクセスコントローラＤ
ＭＡは、例えば中央処理装置ＣＰＵとリードオンリメモ
リＲＯＭ，ランダムアクセスメモリＲＡＭあるいは入出
力ポートとの間で直接かつ連続的に行われるデータ転送
を介助する。メモリモジュールは、後述するようなマス
クＲＯＭからなり、中央処理装置ＣＰＵのステップ動作
に必要なプログラムや固定データ等を格納する。さら
に、ランダムアクセスメモリＲＡＭは、例えばスタティ
ック型ＲＡＭ等の揮発性半導体メモリからなり、中央処
理装置ＣＰＵによる演算結果や制御データ等を格納す
る。

【００１５】タイマは、クロック発生回路ＰＬＬから供
給されるクロック信号に従って時間管理を行い、中央処
理装置ＣＰＵの割込み処理等に供する。また、入出力ポ
ートには、特に制限されないが、シリアルコミュニケー
ションインターフェイスＳＣＩを含み、外部の入出力装
置とマイクロコンピュータの中央処理装置ＣＰＵ又はラ
ンダムアクセスメモリＲＡＭ等との間のシリアルデータ
転送を高速サポートする。他の入出力ポートは、外部に
設けられた各種入出力装置との間の信号授受を介助する
インターフェイス装置として機能する。

【００１６】マイクロコンピュータの各部は、リードオ
ンリメモリＲＯＭやランダムアクセスメモリＲＡＭ等の
メモリモジュールとして形成されるブロックを除き、Ｃ
ＭＯＳ論理ゲートを基本素子として構成される。上記メ
モリモジュールにおいても、メモリセルアレイが形成さ
れる部分は、特に高密度に素子や配線が形成される。こ
の結果、１つの半導体基板上にメモリセルアレイのよう
な高密度で回路が形成される部分と、その周辺回路や前
記他の回路のように比較的配線や素子の密度が低く形成
される回路とが存在することとなる。

【００１７】図２には、上記メモリモジュール（マスク
ＲＯＭ）の一実施例の概略回路図が示されている。この
実施例のメモリモジュールは、前記ＲＯＭを構成するも
のであり、ＣＰＵのステップ動作に必要なプログラムや
固定データ等が格納される。この実施例のＲＯＭは、ビ
ット線ＢＬとワード線ＷＬの交点に設けられたメモリセ
ルＱＭからなるメモリセルアレイと、かかるメモリセル
アレイのワード線ＷＬ及びビット線ＢＬの選択信号を形
成するデコーダ・ドライバと、上記ビット線ＢＬを選択
するＹセレクタと、選択されたビット線ＢＬに読み出さ
れた信号をセンスするセンスアンプと、そのセンス信号
を増幅する出力回路と、これらの各回路の動作に必要な
タイミング信号を形成する制御回路とから構成される。

【００１８】同図において、メモリセルアレイは上記ビ
ット線ＢＬ、ワード線ＷＬ及びメモリセルＱＭのそれぞ
れが高密度で回路が形成される部分であり、それと隣接
して設けられるデコーダ・ドライバやＹセレクタは比較
的配線や素子の密度が低く形成される回路を構成するも
のとされる。このように高密度で形成される回路と低密
度で形成される回路との間にはエッチング補正用領域が
必要とされる。この実施例では、ビット線ＢＬが主ビッ
ト線と副ビットからなる階層ビット線とされ、後述する
ようにエッチング補正用領域がリファレンス用に設けら
れた副ビット線に対応したダミーワード線が利用され
る。

【００１９】図３には、この発明に係るマスクＲＯＭに
用いられるセンスアンプの一実施例の回路図が示されて
いる。センスアンプは、差動形態にされたＮチャンネル
型のＭＯＳＦＥＴＱ１とＱ２、上記ＭＯＳＦＥＴＱ１と
Ｑ２のドレイン側に設けられ、電流ミラー形態にされた
Ｐチャンネル型ＭＯＳＦＥＴＱ３，Ｑ４と、上記差動Ｍ
ＯＳＦＥＴＱ１とＱ２の共通ソース側に設けられ、動作
タイミング信号ＣＡＳにより動作する電流源として動作
するＮチャンネル型ＭＯＳＦＥＴＱ５を含むものとされ
る。上記センスアンプには、Ｙセレクタを構成するカラ
ムスイッチＭＯＳＦＥＴＱ６〜Ｑ９により選択された主
ビット線に読み出し電流を供給する電流源Ｉ１、Ｉ２が
設けられる。

【００２０】Ｙセレクタは、代表として例示的に示され
ている２つのＹ選択信号Ｙ１とＹ２よりオン状態にされ
るスイッチＭＯＳＦＥＴＱ６，Ｑ７とＱ８，Ｑ９により
構成され、スイッチＭＯＳＦＥＴＱ６〜Ｑ９に対応して
例示的に示されている主ビット線Ｍｂ１，Ｍｂ２とＭｂ
３，Ｍｂ４を一対として上記差動ＭＯＳＦＥＴＱ１とＱ
２の入力端子であるゲートと接続させる。

【００２１】例えば、選択信号Ｙ１によりスイッチＭＯ
ＳＦＥＴＱ６とＱ７がオン状態にされたときは、センス
アンプの入力端子に上記主ビット線Ｍｂ１とＭｂ２が接
続される。そして、上記主ビット線Ｍｂ１とＭｂ２には
ワード線の選択信号と副ビット線の選択信号によりそれ
ぞれ１つの副ビット線が接続され、一方の副ビット線に
は１つのメモリセルが選択され、他方の副ビット線はメ
モリセルが選択されないか、リファレンス専用の副ビッ
ト線とされる。この構成によって、上記主ビット線Ｍｂ
１とＭｂ２とはほぼ同じ寄生容量を持つようにされる。

【００２２】上記センスアンプ部に設けられた読み出し
電流源Ｉ１とＩ２は、特に制限されないが、選択ビット
線側には読み出し電流が供給され、リファレンス側には
その半分の読み出し電流が供給される。上記選択された
メモリセルがオン状態なら上記読み出し電流を吸収する
ようにメモリ電流が流れて選択側の主ビット線の電位は
プリチャージ電位よりも低下する。これに対して、リフ
ァレンス側の主ビット線の電位は、そのプリチャージ電
位よりも上記半分の読み出し電流に対応して上昇するの
で、その差分が差動ＭＯＳＦＥＴＱ１とＱ２により増幅
される。上記選択されたメモリセルがオフ状態なら選択
側の主ビット線の電位はリファレンス側のビット線に対
して２倍の読み出し電流が供給されるので相対的にハイ
レベルとされて、その差分が差動ＭＯＳＦＥＴＱ１とＱ
２により増幅される。上記電流源Ｉ１とＩ２は、選択ビ
ット線側とリファレンス側に対応して上記のような電流
となるよう電流値が変化させられ、あるいは接続が切り
換えられる。

【００２３】図４には、この発明に係るマスクＲＯＭの
一実施例の回路図が示されている。同図には、代表とし
て２つの主ビット線Ｍｂ１とＭｂ２と、２つの副ビット
線及び上記主ビット線Ｍｂ１とＭｂ２の各々に設けられ
た１つのリファレンス専用の副ビット線が代表として例
示的に示されている。上記リファレンス専用の副ビット
線は、前記図９で説明したように副ビット線の選択回路
の簡素化のために、主ビット線Ｍｂ１には一端側に設け
られ、主ビット線Ｍｂ２には他端側に設けられる。上記
リファレンス専用の副ビット線を含めてそれぞれの主ビ
ット線Ｍｂ１とＭｂ２には３つの副ビット線が設けられ
るので、それぞれの３つの副ビット線を選択するための
選択スイッチが設けられ、それぞれに対応して選択信号
Ｚ１〜Ｚ３が供給される。

【００２４】この実施例では、図面及び説明の都合上１
つの副ビット線には４つのメモリセルが割り当てられる
例が示されているが、実際には６４個や１２８個等のよ
うに多くのメモリセルが設けられる。上記４つのメモリ
セルを構成するＭＯＳＦＥＴのゲートはワード線に接続
されて、各副ビット線にからなるメモリブロックに対応
してＸ１〜Ｘ４、Ｘ５〜Ｘ８のようなワード線選択信号
が供給される。これに対して、リファレンス専用の副ビ
ット線に設けられるワード線は、ダミーワード線とされ
て回路の接地電位が与えられることにより、定常的に非
選択状態にされる。

【００２５】例えば、副ビット線選択信号Ｚ１が選択状
態にされると、同図において太い線が示したように主ビ
ット線Ｍｂ１にはリファレンス側専用の副ビット線と、
主ビット線Ｍｂ２にはワード線選択信号Ｘ１〜Ｘ４に対
応した副ビット線とがそれぞれ接続される。例えばワー
ド線選択信号Ｘ１が選択されると、それに対応したメモ
リセルのオン状態／オフ状態に対応した主ビット線Ｍｂ
２の電位変化が、リファレンス側専用の副ビット線が接
続された主ビット線Ｍｂ１の電位を参照電圧としてセン
スアンプがセンスによってセンスされる。上記のような
読み出し動作のために、主ビット線には図示しないがプ
リチャージ回路が設けられる。特に制限されないが、プ
リチャージ回路は、主ビット線及び選択の副ビット線を
電源電圧Ｖｃｃの１／２にプリチャージする。

【００２６】上記メモリセルの記憶状態は、ワード線の
選択レベルに対してオン状態／オフ状態の２通りにされ
る。あるいは、ワード線の選択レベル対して大きなメモ
リ電流を流すか小さなメモリ電流を流すかのいずれかで
あってもよい。いずれにしても、リファレンス側の主ビ
ット線との間で、上記メモリ電流の大小に対応した電位
差が生じるようなものであればよい。上記メモリセルの
オン状態／オフ状態あるいはメモリ電流の大小とする記
憶情報の書き込みは、特に制限されないが、メモリセル
を構成するＭＯＳＦＥＴのチャネル部分への選択的なイ
オン打ち込み法よる不純物導入により行なわれる。ある
いは、メモリセルを構成するＭＯＳＦＥＴのドレインを
上記副ビット線に接続させるか否かにより行なうように
するものであってもよい。この場合には、メモリセルの
しきい値電圧は全て同じでワード線の選択レベルによ
り、ＭＯＳＦＥＴがオン状態にされるように設定され
る。

【００２７】図５には、この発明に係るマスクＲＯＭの
一実施例のレイアウト図が示されている。同図は、前記
図４の実施例回路に対応したレイアウト図であり、同様
に代表として２つの主ビット線Ｍｂ１とＭｂ２に対し
て、２つの副ビット線及び上記主ビット線Ｍｂ１とＭｂ
２の各々に設けられた１つのリファレンス専用の副ビッ
ト線と、ワード線の副ビット線の交点に設けられたメモ
リセル及び副ビット線の選択スイッチＭＯＳＦＥＴが示
されている。メモリセルは、２つのメモリセルが対とさ
れ、ソースが共通の拡散層より構成される。それ故、か
かるソースを挟んで２つのワード線（Ｘ１とＸ２）、
（Ｘ３とＸ４）とが隣接して平行に延長される。

【００２８】副ビット線の選択スイッチＭＯＳＦＥＴ
は、主ビット線と副ビット線の両方と交差するようチャ
ネル幅が広く形成され、各交差部で主ビット線及び副ビ
ット線と接続される。つまり、副ビット線の選択信号Ｚ
１等が供給されるゲートを挟んで、両側に主ビット線に
接続されるコンタクトと、副ビット線に接続されるコン
タクトとが振り分けられて設けられる。これにより、副
ビット線の選択信号はワード線の延長方向に沿って直線
的に形成することができ、副ビット線の選択スイッチＭ
ＯＳＦＥＴのレイアウトの簡素化が可能になるものであ
る。

【００２９】この実施例では、図４及び図５から明らか
なように、副ビット線に設けられるメモリセルの数が、
前記のように４個であるときには、その半分の２個のメ
モリセルがリファレンス用の副ビット線に設けられる。
そして、メモリセルを構成するＭＯＳＦＥＴのソース，
ドレインの両方がリファレンス用の副ビット線に接続さ
れる。つまり、リファレンス専用の副ビット線に設けら
れるワード線は、ダミーワード線とされて回路の接地電
位が与えられることによりＭＯＳＦＥＴが常にオフ状態
であるので、上記のようにソース，ドレインの両方を接
続することにより、１つのメモリセル当たり２倍の寄生
容量がリファレンス用の副ビット線に接続される。これ
により、主ビット線の両側に設けられるリファレンス専
用の副ビット線に接続されるメモリセルの数を半減させ
ることができ、メモリセルアレイの高集積度を実現する
ことができる。つまり、前記のように実際に副ビット線
に接続されるメモリセルの数は、６４個や１２８個のよ
うに多数であるので、大幅な面積低減を図ることができ
る。

【００３０】図６には、この発明に係るマスクＲＯＭの
他の一実施例の回路図が示されている。同図において
も、前記実施例と同様に代表として２つの主ビット線Ｍ
ｂ１とＭｂ２と、２つの副ビット線及び上記主ビット線
Ｍｂ１とＭｂ２の各々に設けられた１つのリファレンス
専用の副ビット線が代表として例示的に示されている。
上記リファレンス専用の副ビット線は、前記図９で説明
したように副ビット線の選択回路の簡素化のために、主
ビット線Ｍｂ１には一端側に設けられ、主ビット線Ｍｂ
２には他端側に設けられる。上記リファレンス専用の副
ビット線を含めてそれぞれの主ビット線Ｍｂ１とＭｂ２
には３つの副ビット線が設けられるので、それぞれの３
つの副ビット線を選択するための選択スイッチが設けら
れ、それぞれに対応して選択信号Ｚ１〜Ｚ３が供給され
る。

【００３１】図７には、この発明に係るマスクＲＯＭの
他の一実施例のレイアウト図が示されている。同図は、
前記図６の実施例回路に対応したレイアウト図であり、
同様に代表として２つの主ビット線Ｍｂ１とＭｂ２に対
して、２つの副ビット線及び上記主ビット線Ｍｂ１とＭ
ｂ２の各々に設けられた１つのリファレンス専用の副ビ
ット線と、ワード線の副ビット線の交点に設けられたメ
モリセル及び副ビット線の選択スイッチＭＯＳＦＥＴが
示されている。前記同様にメモリセルは、２つのメモリ
セルが対とされ、ソースが共通の拡散層より構成され
る。副ビット線の選択スイッチＭＯＳＦＥＴも、主ビッ
ト線と副ビット線の両方と交差するようチャネル幅が広
く形成され、各交差部で主ビット線及び副ビット線と接
続される。

【００３２】図６及び図７から明らかなように、この実
施例のメモリセルの記憶状態は、メモリセルを構成する
ＭＯＳＦＥＴのドレインを上記副ビット線に接続させる
か否かにより行なうようにするものである。つまり、図
７において、図６の回路図に対応させて、ＭＯＳＦＥＴ
のドレインと副ビット線との間を接続するコンタクトが
形成されるか否かで記憶情報の設定が行なわれる。この
場合には、メモリセルのしきい値電圧は全て同じでワー
ド線の選択レベルにより、ＭＯＳＦＥＴがオン状態にさ
れるように設定される。

【００３３】このようにメモリセルを副ビット線に接続
されるか否かにより記憶状態を設定するものでは、副ビ
ット線に接続されるＭＯＳＦＥＴの数が異なる。これに
着目し、リファレンス側専用として用いられる副ビット
線には、それに対応した副ビット線に接続されるメモリ
セルの数に対応して、接続されるダミーのＭＯＳＦＥＴ
の数を合わせるようにするものである。これにより、メ
モリセルの読み出しが行なわれる副ビット線と、その参
照電圧を形成するリファレンス側専用の副ビット線の寄
生容量を一致させることができ、高速で安定した読み出
し動作を実現することができる。

【００３４】この実施例では、発明の理解を容易にする
ため、リファレンス側専用の副ビット線に接続されるダ
ミーメモリセルの数と、記憶情報が設定されたメモリセ
ルが接続された副ビット線に接続れるメモリセルの数を
同じくし、接続されるＭＯＳＦＥＴの数を合わせるよう
に示されているが、前記図４のようにダミーメモリセル
の数を半分にしてもよい。ただし、この場合には、図７
の実施例とは異なり、リファレンス側専用の副ビット線
に対応したダミーメモリセルに限って、ダミーのワード
線を挟んで同じ大きさのソース，ドレイン拡散層を形成
して置き、リファレンス側専用の副ビット線に接続され
るソース、ドレインの数が前記副ビット線に接続される
メモリセルの数に合わせるようにしてもよい。

【００３５】前記図４ないし図７に示された各実施例に
おいて、上記リファレンス側専用の副ビット線に対応し
て設けられるダミーのワード線は、ダミーワード線とさ
れて回路の接地電位が与えられることにより定常的に非
選択状態にされる。つまり、このダミーのワード線は実
質的な回路としての機能が不要である。そこで、前記の
ようにメモリセルアレイは高密度で回路が形成される部
分であり、それと隣接して設けられるデコーダ・ドライ
バやＹセレクタは比較的配線や素子の密度が低く形成さ
れる部分であり、両者の間にはエッチング補正用領域が
必要とされるが、このエッチング補正用領域をリファレ
ンス用に設けられた副ビット線に対応したダミーワード
線を利用するものである。これにより、メモリセルアレ
イとそれにビット線方向で隣接する周辺回路あるいは他
の回路ブロックとの間に設けられるエッチング補正用領
域を省略することができるので高集積化を図ることがで
きる。

【００３６】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 第１と第２主ビット線の各々に対して複数から
なる副ビット線を設け、上記第１及び第２主ビットの各
々に対応して設けられた複数の副ビット線と交差するよ
う複数のワード線を配置し、上記副ビット線にドレイン
が接続され、ゲートに上記ワード線の対応するものが接
続され、ソースに第１電位が与えられ、上記ワード線が
選択状態のときに上記副ビット線と第１電位間に電流経
路を形成するかしないかの２つの記憶状態を持つように
された複数の記憶素子でメモリブロックを構成し、同じ
選択信号を受ける選択スイッチを中心にして、上記第１
主ビット線に接続される副ビット線を第１メモリブロッ
クに対応させ、上記第２主ビット線に接続される副ビッ
ト線を上記第１メモリブロックと隣接する第２メモリブ
ロックに対応させて選択し、上記第１主ビット線の一端
側のメモリブロックに対応させ、上記第２主ビット線の
一端側にはリファレンス専用の副ビット線を設け、上記
第２主ビット線の他端側のメモリブロックに対応させ、
上記第１主ビット線の他端側にはリファレンス専用の副
ビット線を設け、上記リファレンス専用の副ビット線に
接続されるダミーの数を、上記メモリブロックの記憶素
子の半分の数にして各記憶素子のソースとドレインの両
方を接続することにより、集積度の改善と動作の安定化
を実現したＲＯＭを備えた半導体集積回路装置を得るこ
とができるという効果が得られる。

【００３７】（２） 第１と第２主ビット線の各々に対
して複数からなる副ビット線を設け、上記第１及び第２
主ビットの各々に対応して設けられた複数の副ビット線
と交差するよう複数のワード線を配置し、上記副ビット
線にドレインが接続され、ゲートに上記ワード線の対応
するものが接続され、ソースに第１電位が与えられ、上
記ワード線が選択状態のときに上記副ビット線と第１電
位間に電流経路を形成するかしないかの２つの記憶状態
を持つようにされた複数の記憶素子でメモリブロックを
構成し、同じ選択信号を受ける選択スイッチを中心にし
て、上記第１主ビット線に接続される副ビット線を第１
メモリブロックに対応させ、上記第２主ビット線に接続
される副ビット線を上記第１メモリブロックと隣接する
第２メモリブロックに対応させて選択し、上記第１主ビ
ット線の一端側のメモリブロックに対応させ、上記第２
主ビット線の一端側にはリファレンス専用の副ビット線
を設け、上記第２主ビット線の他端側のメモリブロック
に対応させ、上記第１主ビット線の他端側にはリファレ
ンス専用の副ビット線を設け、上記リファレンス専用の
副ビット線に対応して各々ダミーワード線を設け、かか
るダミーワード線をメモリセルアレイ部と他の回路との
間のエッチング補正用領域として用いることにより、集
積度の改善と動作の安定化を実現したＲＯＭを備えた半
導体集積回路装置を得ることができるという効果が得ら
れる。

【００３８】（３） 第１と第２主ビット線の各々に対
して複数からなる副ビット線を設け、上記第１及び第２
主ビットの各々に対応して設けられた複数の副ビット線
と交差するよう複数のワード線を配置し、上記副ビット
線にドレインが接続され、ゲートに上記ワード線の対応
するものが接続され、ソースに第１電位が与えられ、上
記ワード線が選択状態のときにオン状態にされ、上記副
ビット線に上記ドレインが接続されるか否かの２つの記
憶状態を持つようにされた複数の記憶素子でメモリブロ
ックを構成し、同じ選択信号を受ける選択スイッチを中
心にして、上記第１主ビット線に接続される副ビット線
を第１メモリブロックに対応させ、上記第２主ビット線
に接続される副ビット線を上記第１メモリブロックと隣
接する第２メモリブロックに対応させて選択し、上記第
１主ビット線の一端側のメモリブロックに対応させ、上
記第２主ビット線の一端側にはリファレンス専用の副ビ
ット線を設け、上記第２主ビット線の他端側のメモリブ
ロックに対応させ、上記第１主ビット線の他端側にはリ
ファレンス専用の副ビット線を設け、上記リファレンス
専用の副ビット線に接続されるダミーの数を、それに対
応されたメモリブロックの記憶素子と同じ数として、選
択側とリファレンス側の容量を一致させることにより、
集積度の改善と動作の安定化を実現したＲＯＭを備えた
半導体集積回路装置を得ることができるという効果が得
られる。

【００３９】（４） 第１と第２主ビット線の各々に対
して複数からなる副ビット線を設け、上記第１及び第２
主ビットの各々に対応して設けられた複数の副ビット線
と交差するよう複数のワード線を配置し、上記副ビット
線にドレインが接続され、ゲートに上記ワード線の対応
するものが接続され、ソースに第１電位が与えられ、上
記ワード線が選択状態のときにオン状態にされ、上記副
ビット線に上記ドレインが接続されるか否かの２つの記
憶状態を持つようにされた複数の記憶素子でメモリブロ
ックを構成し、同じ選択信号を受ける選択スイッチを中
心にして、上記第１主ビット線に接続される副ビット線
を第１メモリブロックに対応させ、上記第２主ビット線
に接続される副ビット線を上記第１メモリブロックと隣
接する第２メモリブロックに対応させて選択し、上記第
１主ビット線の一端側のメモリブロックに対応させ、上
記第２主ビット線の一端側にはリファレンス専用の副ビ
ット線を設け、上記第２主ビット線の他端側のメモリブ
ロックに対応させ、上記第１主ビット線の他端側にはリ
ファレンス専用の副ビット線を設け、上記リファレンス
専用の副ビット線に接続されるダミーの数を、それに対
応されたメモリブロックに設けらる記憶素子の半分の数
とし、副ビット線に接続されるそのドレイン及びソース
との数が上記メモリブロックの副ビット線に接続される
記憶素子のドレインの数と同じくして選択側とリファレ
ンス側の容量を一致させることにより、集積度の改善と
動作の安定化を実現したＲＯＭを備えた半導体集積回路
装置を得ることができるという効果が得られる。

【００４０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、副ビ
ット線に接続されるメモリセルの数は、種々の実施形態
を採ることができる。同様に主ビット線に接続される副
ビット線の数も種々の実施形態を採ることができる。主
ビット線には、負荷回路が設けられて、上記選択側のリ
ファレンス側の主ビット線に選択メモリセルの記憶情報
に対応した電圧差を発生させ、それをセンスアンプによ
り増幅するものであってもよい。この発明に係るＲＯＭ
は、１チップマイクロコンピュータ等に搭載されるもの
の他、各種デジタル半導体集積回路装置に搭載されるも
の、あるいは単独で１つの半導体集積回路装置で構成さ
れるものであってもよい。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。第１と第２主ビット線の各々に対して
複数からなる副ビット線を設け、上記第１及び第２主ビ
ットの各々に対応して設けられた複数の副ビット線と交
差するよう複数のワード線を配置し、上記副ビット線に
ドレインが接続され、ゲートに上記ワード線の対応する
ものが接続され、ソースに第１電位が与えられ、上記ワ
ード線が選択状態のときに上記副ビット線と第１電位間
に電流経路を形成するかしないかの２つの記憶状態を持
つようにされた複数の記憶素子でメモリブロックを構成
し、同じ選択信号を受ける選択スイッチを中心にして、
上記第１主ビット線に接続される副ビット線を第１メモ
リブロックに対応させ、上記第２主ビット線に接続され
る副ビット線を上記第１メモリブロックと隣接する第２
メモリブロックに対応させて選択し、上記第１主ビット
線の一端側のメモリブロックに対応させ、上記第２主ビ
ット線の一端側にはリファレンス専用の副ビット線を設
け、上記第２主ビット線の他端側のメモリブロックに対
応させ、上記第１主ビット線の他端側にはリファレンス
専用の副ビット線を設け、上記リファレンス専用の副ビ
ット線に接続されるダミーの数を、上記メモリブロック
の記憶素子の半分の数にして各記憶素子のソースとドレ
インの両方を接続することにより、集積度の改善と動作
の安定化を実現することができる。

【００４２】第１と第２主ビット線の各々に対して複数
からなる副ビット線を設け、上記第１及び第２主ビット
の各々に対応して設けられた複数の副ビット線と交差す
るよう複数のワード線を配置し、上記副ビット線にドレ
インが接続され、ゲートに上記ワード線の対応するもの
が接続され、ソースに第１電位が与えられ、上記ワード
線が選択状態のときに上記副ビット線と第１電位間に電
流経路を形成するかしないかの２つの記憶状態を持つよ
うにされた複数の記憶素子でメモリブロックを構成し、
同じ選択信号を受ける選択スイッチを中心にして、上記
第１主ビット線に接続される副ビット線を第１メモリブ
ロックに対応させ、上記第２主ビット線に接続される副
ビット線を上記第１メモリブロックと隣接する第２メモ
リブロックに対応させて選択し、上記第１主ビット線の
一端側のメモリブロックに対応させ、上記第２主ビット
線の一端側にはリファレンス専用の副ビット線を設け、
上記第２主ビット線の他端側のメモリブロックに対応さ
せ、上記第１主ビット線の他端側にはリファレンス専用
の副ビット線を設け、上記リファレンス専用の副ビット
線に対応して各々ダミーワード線を設け、かかるダミー
ワード線をメモリセルアレイ部と他の回路との間のエッ
チング補正用領域として用いることにより、集積度の改
善と動作の安定化を実現することができる。

【図面の簡単な説明】

【図１】この発明が適用されたマイクロコンピュータの
一実施例を示すブロック図である。

【図２】図１のメモリモジュール（マスクＲＯＭ）の一
実施例を示す概略回路図である。

【図３】この発明に係るマスクＲＯＭに用いられるセン
スアンプの一実施例を示す回路図である。

【図４】この発明に係るマスクＲＯＭの一実施例を示す
回路図である。

【図５】この発明に係るマスクＲＯＭの一実施例を示す
レイアウト図である。

【図６】この発明に係るマスクＲＯＭの他の一実施例を
示す回路図である。

【図７】この発明に係るマスクＲＯＭの他の一実施例を
示すレイアウト図である。

【図８】この発明に先立って検討された階層構造のビッ
ト線を持つＲＯＭの一例を示す回路図である。

【図９】本願発明者等において先に開発された階層構造
のビット線を持つＲＯＭの一例を示す回路図である。

【符号の説明】

ＲＡＭ…ランダムアクセスメモリ、ＤＭＡ…ダイレクト
メモリアクセスコントローラ、ＣＰＵ…中央処理装置、
ＰＬＬ…クロック発生回路、Ｑ１〜Ｑ９…ＭＯＳＦＥ
Ｔ、ＱＭ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット
線、Ｍｂ１，Ｍｂ２…主ビット線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤戸 正道 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 内山 智博 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 Ｆターム(参考） 5F083 CR01 GA09 GA11 KA06 LA10 LA12 LA16 LA20 ZA28

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１主ビット線と、 第２主ビット線と、 上記第１及び第２主ビット線の各々に対して設けられた
   複数からなる副ビット線と、 上記第１及び第２主ビット線の各々に対応して設けられ
   た複数の副ビット線と交差するよう配置された複数のワ
   ード線と、 上記副ビット線にドレインが接続され、ゲートに上記ワ
   ード線の対応するものが接続され、ソースに第１電位が
   与えられ、上記ワード線が選択状態のときに上記副ビッ
   ト線と第１電位間に電流経路を形成するかしないかの２
   つの記憶状態を持つようにされた複数の記憶素子からな
   るメモリブロックと、 上記各主ビット線の各々に対応して設けられた複数の副
   ビット線のうち１つの副ビット線を上記第１と第２主ビ
   ット線の各々に接続する副ビット線選択スイッチとを含
   むＲＯＭを備え、 上記副ビット線選択スイッチは、 同じ選択信号を受ける選択スイッチを中心にして、上記
   第１主ビット線に接続される副ビット線を第１メモリブ
   ロックに対応させ、上記第２主ビット線に接続される副
   ビット線を上記第１メモリブロックと隣接する第２メモ
   リブロックに対応させて選択するものであり、 同じ選択信号を受ける選択スイッチを中心にして、上記
   第１主ビット線の一端側に設けられた副ビット線のメモ
   リブロックに対応させ、上記第２主ビット線の一端側に
   設けられたリファレンス専用の副ビット線を選択するも
   のであり、 同じ選択信号を受ける選択スイッチを中心にして、上記
   第２主ビット線の他端側に設けられた副ビット線のメモ
   リブロックに対応させ、上記第１主ビット線の他端側に
   設けられたリファレンス専用の副ビット線を選択するも
   のであり、 上記リファレンス専用の副ビット線に接続されるダミー
   の数は、上記メモリブロックに設けられる記憶素子の半
   分の数であって、各記憶素子のソースとドレインの両方
   が接続されるものであることを特徴とする半導体集積回
   路装置。
2. 【請求項２】 第１主ビット線と、 第２主ビット線と、 上記第１及び第２主ビット線の各々に対して設けられた
   複数からなる副ビット線と、 上記第１及び第２主ビットの各々に対応して設けられた
   複数の副ビット線と交差するよう配置された複数のワー
   ド線と、 上記副ビット線にドレインが接続され、ゲートに上記ワ
   ード線の対応するものが接続され、ソースに第１電位が
   与えられ、上記ワード線が選択状態のときにオン状態に
   され、上記副ビット線に上記ドレインが接続されるか否
   かの２つの記憶状態を持つようにされた複数の記憶素子
   からなるメモリブロックと、 上記各主ビット線の各々に対応して設けられた複数の副
   ビット線のうち１つの副ビット線を上記第１と第２主ビ
   ット線の各々に接続する副ビット線選択スイッチとを含
   むＲＯＭを備え、 上記副ビット線選択スイッチは、 同じ選択信号を受ける選択スイッチを中心にして、上記
   第１主ビット線に接続される副ビット線を第１メモリブ
   ロックに対応させ、上記第２主ビット線に接続される副
   ビット線を上記第１メモリブロックと隣接する第２メモ
   リブロックに対応させて選択するものであり、 同じ選択信号を受ける選択スイッチを中心にして、上記
   第１主ビット線の一端側に設けられた副ビット線のメモ
   リブロックに対応させ、上記第２主ビット線の一端側に
   設けられたリファレンス専用の副ビット線を選択するも
   のであり、 同じ選択信号を受ける選択スイッチを中心にして、上記
   第２主ビット線の他端側に設けられた副ビット線のメモ
   リブロックに対応させ、上記第１主ビット線の他端側に
   設けられたリファレンス専用の副ビット線を選択するも
   のであり、 上記リファレンス専用の副ビット線に接続されるダミー
   の数は、上記メモリブロックに設けられる記憶素子に対
   応された数であって、かつ、そのゲートにはワード線の
   非選択レベルに対応した電位が固定的に与えられるとと
   もに、それに対応されたメモリブロックの記憶素子と同
   じ数のダミーのドレインが接続されることを特徴とする
   半導体集積回路装置。
3. 【請求項３】 第１主ビット線と、 第２主ビット線と、 上記第１及び第２主ビット線の各々に対して設けられた
   複数からなる副ビット線と、 上記第１及び第２主ビットの各々に対応して設けられた
   複数の副ビット線と交差するよう配置された複数のワー
   ド線と、 上記副ビット線にドレインが接続され、ゲートに上記ワ
   ード線の対応するものが接続され、ソースに第１電位が
   与えられ、上記ワード線が選択状態のときにオン状態に
   され、上記副ビット線に上記ドレインが接続されるか否
   かの２つの記憶状態を持つようにされた複数の記憶素子
   からなるメモリブロックと、 上記各主ビット線の各々に対応して設けられた複数の副
   ビット線のうち１つの副ビット線を上記第１と第２主ビ
   ット線の各々に接続する副ビット線選択スイッチとを含
   むＲＯＭを備え、 上記副ビット線選択スイッチは、 同じ選択信号を受ける選択スイッチを中心にして、上記
   第１主ビット線に接続される副ビット線を第１メモリブ
   ロックに対応させ、上記第２主ビット線に接続される副
   ビット線を上記第１メモリブロックと隣接する第２メモ
   リブロックに対応させて選択するものであり、 同じ選択信号を受ける選択スイッチを中心にして、上記
   第１主ビット線の一端側に設けられた副ビット線のメモ
   リブロックに対応させ、上記第２主ビット線の一端側に
   設けられたリファレンス専用の副ビット線を選択するも
   のであり、 同じ選択信号を受ける選択スイッチを中心にして、上記
   第２主ビット線の他端側に設けられた副ビット線のメモ
   リブロックに対応させ、上記第１主ビット線の他端側に
   設けられたリファレンス専用の副ビット線を選択するも
   のであり、 上記リファレンス専用の副ビット線に接続されるダミー
   の数は、上記メモリブロックに設けられる記憶素子の半
   分の数であって、かつ、そのゲートにはワード線の非選
   択レベルに対応した電位が固定的に与えられるととも
   に、それに対応されたメモリブロックの記憶素子と同じ
   数になるようダミーのドレインとソースとが接続される
   ことを特徴とする半導体集積回路装置。
4. 【請求項４】 第１主ビット線と、 第２主ビット線と、 上記第１及び第２主ビット線の各々に対して設けられた
   複数からなる副ビット線と、 上記第１及び第２主ビットの各々に対応して設けられた
   複数の副ビット線と交差するよう配置された複数のワー
   ド線と、 上記副ビット線にドレインが接続され、ゲートに上記ワ
   ード線の対応するものが接続され、ソースに第１電位が
   与えられ、上記ワード線が選択状態のときに上記副ビッ
   ト線と第１電位間に電流経路を形成するかしないかの２
   つの記憶状態を持つようにされた複数の記憶素子からな
   るメモリブロックと、 上記各主ビット線の各々に対応して設けられた複数の副
   ビット線のうち１つの副ビット線を上記第１と第２主ビ
   ット線の各々に接続する副ビット線選択スイッチとを含
   むＲＯＭを備え、 上記副ビット線選択スイッチは、 同じ選択信号を受ける選択スイッチを中心にして、上記
   第１主ビット線に接続される副ビット線を第１メモリブ
   ロックに対応させ、上記第２主ビット線に接続される副
   ビット線を上記第１メモリブロックと隣接する第２メモ
   リブロックに対応させて選択するものであり、 同じ選択信号を受ける選択スイッチを中心にして、上記
   第１主ビット線の一端側に設けられた副ビット線のメモ
   リブロックに対応させ、上記第２主ビット線の一端側に
   設けられたリファレンス専用の副ビット線を選択するも
   のであり、 同じ選択信号を受ける選択スイッチを中心にして、上記
   第２主ビット線の他端側に設けられた副ビット線のメモ
   リブロックに対応させ、上記第１主ビット線の他端側に
   設けられたリファレンス専用の副ビット線を選択するも
   のであり、 上記リファレンス専用の副ビット線に対応して設けられ
   る記憶素子のゲートにダミーワード線が設けられ、 上記ダミーワード線が形成される領域を上記ＲＯＭを構
   成するメモリブロックと、かかるＲＯＭの周辺回路又は
   ＲＯＭとともに１つの半導体基板上に形成される他の回
   路との間に設けられるエッチング補正用領域として用い
   ることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項４において、 上記リファレンス専用の副ビット線に接続されるダミー
   の数は、上記メモリブロックに設けられる記憶素子の半
   分の数であって、ダミーのソースとドレインの両方が接
   続されるものであることを特徴とする半導体集積回路装
   置。