JP2001356837A - クロック信号分配回路 - Google Patents
クロック信号分配回路Info
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- signal
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Abstract
(57)【要約】
【課題】 １：１のデューティ比を有するクロック信号
を、同一タイミングで分配することができるクロック信
号分配回路を提供する。 【解決手段】 樹枝状に接続された偶数段のインバータ
２，３，４，５は、立上がり時の遅延時間αが等しく、
かつ立下がり時の遅延時間βが等しくなるように設計さ
れている。初段のインバータ２の入力側に１：１のデュ
ーティ比を有するクロック信号ＣＫが入力されると、２
（α＋β）だけ遅延して１：１のデューティ比を有する
クロック信号が、４段目のインバータ５から出力されて
集積回路内の順序回路素子であるＦＦ（フリップ・フロ
ップ）６のクロック端子Ｃに供給される。
を、同一タイミングで分配することができるクロック信
号分配回路を提供する。 【解決手段】 樹枝状に接続された偶数段のインバータ
２，３，４，５は、立上がり時の遅延時間αが等しく、
かつ立下がり時の遅延時間βが等しくなるように設計さ
れている。初段のインバータ２の入力側に１：１のデュ
ーティ比を有するクロック信号ＣＫが入力されると、２
（α＋β）だけ遅延して１：１のデューティ比を有する
クロック信号が、４段目のインバータ５から出力されて
集積回路内の順序回路素子であるＦＦ（フリップ・フロ
ップ）６のクロック端子Ｃに供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路等におい
て、複数のラッチ回路等の順序回路素子に共通のクロッ
ク信号を同一タイミングで分配するクロック信号分配回
路に関するものである。
て、複数のラッチ回路等の順序回路素子に共通のクロッ
ク信号を同一タイミングで分配するクロック信号分配回
路に関するものである。
【０００２】
【従来の技術】従来の集積回路等では、複数のフリップ
・フロップ（以下、「ＦＦ」という）やラッチ回路等の
順序回路素子に共通のクロック信号を同一のタイミング
で分配するために、複数のバッファ増幅器を樹枝状に接
続すると共に、接続配線による遅延時間が一定になるよ
うに配線の幅や長さを考慮したクロック・ツリーによる
クロック信号分配回路が用いられている。また、バッフ
ァ増幅器は、集積回路の製造プロセスに対応した標準回
路素子ライブラリの中から、適切な駆動能力を有するバ
ッファ増幅器を選択して用いるようにしている。
・フロップ（以下、「ＦＦ」という）やラッチ回路等の
順序回路素子に共通のクロック信号を同一のタイミング
で分配するために、複数のバッファ増幅器を樹枝状に接
続すると共に、接続配線による遅延時間が一定になるよ
うに配線の幅や長さを考慮したクロック・ツリーによる
クロック信号分配回路が用いられている。また、バッフ
ァ増幅器は、集積回路の製造プロセスに対応した標準回
路素子ライブラリの中から、適切な駆動能力を有するバ
ッファ増幅器を選択して用いるようにしている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
クロック信号分配回路では、次のような課題があった。
各順序回路素子へ分配されるクロック信号の遅延時間が
同じになるように、バッファ増幅器が選択され、更にこ
れらを結ぶ接続配線の幅や長さが設計されている。これ
により、各順序回路素子に、ほぼ同一タイミングで立上
がるクロック信号を分配することができる。しかし、バ
ッファ増幅器の立上がり時の遅延時間と、立下がり時の
遅延時間が異なると、各順序回路素子に供給されるクロ
ック信号がレベル“Ｈ”である時間と、レベル“Ｌ”で
ある時間の比（以下、「デューティ比」という）が、
１：１にはならない。更に、集積回路の大規模化によっ
て、クロック・ツリーに使用されるバッファ増幅器の段
数が多くなると、遅延時間の差が拡大して、クロック信
号のデューティ比が１：１から大きくずれることがあっ
た。
クロック信号分配回路では、次のような課題があった。
各順序回路素子へ分配されるクロック信号の遅延時間が
同じになるように、バッファ増幅器が選択され、更にこ
れらを結ぶ接続配線の幅や長さが設計されている。これ
により、各順序回路素子に、ほぼ同一タイミングで立上
がるクロック信号を分配することができる。しかし、バ
ッファ増幅器の立上がり時の遅延時間と、立下がり時の
遅延時間が異なると、各順序回路素子に供給されるクロ
ック信号がレベル“Ｈ”である時間と、レベル“Ｌ”で
ある時間の比（以下、「デューティ比」という）が、
１：１にはならない。更に、集積回路の大規模化によっ
て、クロック・ツリーに使用されるバッファ増幅器の段
数が多くなると、遅延時間の差が拡大して、クロック信
号のデューティ比が１：１から大きくずれることがあっ
た。
【０００４】一方、集積回路の性能向上のために、クロ
ック信号の“Ｈ”期間、及び“Ｌ”期間の半相期間を利
用して制御回路を構成することが多い。半相期間を利用
した制御回路では、デューティ比が１：１であることを
前提としているので、実際に与えられるクロック信号の
デューティ比が１：１からずれると、所定の動作ができ
なくなるおそれがあった。
ック信号の“Ｈ”期間、及び“Ｌ”期間の半相期間を利
用して制御回路を構成することが多い。半相期間を利用
した制御回路では、デューティ比が１：１であることを
前提としているので、実際に与えられるクロック信号の
デューティ比が１：１からずれると、所定の動作ができ
なくなるおそれがあった。
【０００５】本発明は、前記従来技術が持っていた課題
を解決し、１：１のデューティ比を有するクロック信号
を、同一タイミングで分配することができるクロック信
号分配回路を提供するものである。
を解決し、１：１のデューティ比を有するクロック信号
を、同一タイミングで分配することができるクロック信
号分配回路を提供するものである。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、与えられたクロック信
号を複数段のバッファ増幅器を介して順序回路素子に分
配するクロック信号分配回路において、前記クロック信
号を偶数段の前記バッファ増幅器を介して前記順序回路
素子に供給するように該バッファ増幅器を樹枝状に接続
すると共に、前記各段のバッファ増幅器を、立上がり時
の遅延時間が等しくかつ立下がり時の遅延時間が等しい
反転増幅器で構成している。
に、本発明の内の第１の発明は、与えられたクロック信
号を複数段のバッファ増幅器を介して順序回路素子に分
配するクロック信号分配回路において、前記クロック信
号を偶数段の前記バッファ増幅器を介して前記順序回路
素子に供給するように該バッファ増幅器を樹枝状に接続
すると共に、前記各段のバッファ増幅器を、立上がり時
の遅延時間が等しくかつ立下がり時の遅延時間が等しい
反転増幅器で構成している。
【０００７】第１の発明によれば、以上のようにクロッ
ク信号分配回路を構成したので、次のような作用が行わ
れる。与えられたクロック信号は、樹枝状に接続された
偶数段の反転増幅器を介して順序回路素子に分配され
る。各反転増幅器の立上がり時の遅延時間は等しく設定
され、かつ立下がり時の遅延時間も等しく設定されてい
る。従って、偶数段の反転増幅器を介して順序回路素子
に分配されるクロック信号のトータルの立下がり時の遅
延時間と、立上がり時の遅延時間は等しくなり、与えら
れたクロック信号と同一のデューティ比を有するクロッ
ク信号が分配される。
ク信号分配回路を構成したので、次のような作用が行わ
れる。与えられたクロック信号は、樹枝状に接続された
偶数段の反転増幅器を介して順序回路素子に分配され
る。各反転増幅器の立上がり時の遅延時間は等しく設定
され、かつ立下がり時の遅延時間も等しく設定されてい
る。従って、偶数段の反転増幅器を介して順序回路素子
に分配されるクロック信号のトータルの立下がり時の遅
延時間と、立上がり時の遅延時間は等しくなり、与えら
れたクロック信号と同一のデューティ比を有するクロッ
ク信号が分配される。
【０００８】第２の発明は、与えられたクロック信号を
複数段のバッファ増幅器を介して順序回路素子に分配す
るクロック信号分配回路において、前記バッファ増幅器
の内の最終段のバッファ増幅器と前記順序回路素子との
間に、該バッファ増幅器の出力信号の立上がりまたは立
下がりタイミングで保持内容を交互に反転して出力する
ＦＦを設けている。
複数段のバッファ増幅器を介して順序回路素子に分配す
るクロック信号分配回路において、前記バッファ増幅器
の内の最終段のバッファ増幅器と前記順序回路素子との
間に、該バッファ増幅器の出力信号の立上がりまたは立
下がりタイミングで保持内容を交互に反転して出力する
ＦＦを設けている。
【０００９】第２の発明によれば、次のような作用が行
われる。与えられたクロック信号は、複数段のバッファ
増幅器を介して分配されてＦＦに与えられ、１／２に分
周されて順序回路素子に与えられる。ＦＦでは、例えば
入力信号の立上がりのタイミングで分周動作が行われる
ので、与えられた入力信号のデューティ比に関係なく、
常に１：１のデューティ比を持つ出力信号が得られる。
われる。与えられたクロック信号は、複数段のバッファ
増幅器を介して分配されてＦＦに与えられ、１／２に分
周されて順序回路素子に与えられる。ＦＦでは、例えば
入力信号の立上がりのタイミングで分周動作が行われる
ので、与えられた入力信号のデューティ比に関係なく、
常に１：１のデューティ比を持つ出力信号が得られる。
【００１０】第３の発明は、与えられたクロック信号を
複数段のバッファ増幅器を介して順序回路素子に分配す
るクロック信号分配回路において、前記複数段のバッフ
ァ増幅器の内の最終段のバッファ増幅器の出力信号を監
視し、該出力信号のデューティ比が１：１になるように
前記クロック信号のデューティ比を制御して該複数段の
バッファ増幅器の内の初段のバッファ増幅器に与えるデ
ューティ補正部を設けている。
複数段のバッファ増幅器を介して順序回路素子に分配す
るクロック信号分配回路において、前記複数段のバッフ
ァ増幅器の内の最終段のバッファ増幅器の出力信号を監
視し、該出力信号のデューティ比が１：１になるように
前記クロック信号のデューティ比を制御して該複数段の
バッファ増幅器の内の初段のバッファ増幅器に与えるデ
ューティ補正部を設けている。
【００１１】第３の発明によれば、次のような作用が行
われる。与えられたクロック信号は、デューティ補正部
によってデューティ比が制御されて初段のバッファ増幅
器に与えられる。このとき、デューティ補正部では、最
終段のバッファ増幅器の出力信号が監視され、この出力
信号のデューティ比が１：１になるようにクロック信号
のデューティ比が制御される。
われる。与えられたクロック信号は、デューティ補正部
によってデューティ比が制御されて初段のバッファ増幅
器に与えられる。このとき、デューティ補正部では、最
終段のバッファ増幅器の出力信号が監視され、この出力
信号のデューティ比が１：１になるようにクロック信号
のデューティ比が制御される。
【００１２】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示すクロック信号分配回路の構成
図である。このクロック信号分配回路は、クロック信号
発生器等から集積回路内の順序回路素子に分配するクロ
ック信号ＣＫが与えられる端子１を有している。端子１
には、樹枝状に接続された偶数段（例えば、４段）の反
転増幅器（例えば、インバータ）が接続されている。即
ち、端子１にはインバータ２の入力側が接続され、この
インバータ２の出力側に複数のインバータ３１，…，３
ｗの入力側が接続されている。インバータ３１〜３ｗの
出力側には、更に複数のインバータ４１，４ ２，…，４
ｘの入力側が接続され、これらのインバータ４１〜４ｘ
の出力側には、インバータ５１，５２，…，５ｙの入力
側が接続されている。
明の第１の実施形態を示すクロック信号分配回路の構成
図である。このクロック信号分配回路は、クロック信号
発生器等から集積回路内の順序回路素子に分配するクロ
ック信号ＣＫが与えられる端子１を有している。端子１
には、樹枝状に接続された偶数段（例えば、４段）の反
転増幅器（例えば、インバータ）が接続されている。即
ち、端子１にはインバータ２の入力側が接続され、この
インバータ２の出力側に複数のインバータ３１，…，３
ｗの入力側が接続されている。インバータ３１〜３ｗの
出力側には、更に複数のインバータ４１，４ ２，…，４
ｘの入力側が接続され、これらのインバータ４１〜４ｘ
の出力側には、インバータ５１，５２，…，５ｙの入力
側が接続されている。
【００１３】そして、４段目のインバータ５１〜５ｙの
出力側が、ＦＦ６１，６２，…，６ ｚ等の順序回路素子
のクロック端子に接続されている。これらのインバータ
２，３１〜３ｗ，４１〜４ｘ，５１〜５ｙは、すべて立
上がり時の遅延時間が同じ時間αとなり、また立下がり
時の遅延時間が同じ時間βとなるように設計されてい
る。
出力側が、ＦＦ６１，６２，…，６ ｚ等の順序回路素子
のクロック端子に接続されている。これらのインバータ
２，３１〜３ｗ，４１〜４ｘ，５１〜５ｙは、すべて立
上がり時の遅延時間が同じ時間αとなり、また立下がり
時の遅延時間が同じ時間βとなるように設計されてい
る。
【００１４】図２は、図１の動作を示す信号波形図であ
る。以下、この図２を参照しつつ、図１の動作を説明す
る。クロック信号ＣＫが立上がると、インバータ２から
出力される信号Ｓ２は時間βだけ遅れて立下がる。信号
Ｓ２はインバータ３１〜３ｗに共通に与えられているの
で、これらのインバータ３１〜３ｗから出力される信号
Ｓ３は、この信号Ｓ２の立下がりから時間αだけ遅れて
立上がる。従って、信号Ｓ３の立上がりは、クロック信
号ＣＫの立上がりよりも時間（α＋β）だけ遅延する。
る。以下、この図２を参照しつつ、図１の動作を説明す
る。クロック信号ＣＫが立上がると、インバータ２から
出力される信号Ｓ２は時間βだけ遅れて立下がる。信号
Ｓ２はインバータ３１〜３ｗに共通に与えられているの
で、これらのインバータ３１〜３ｗから出力される信号
Ｓ３は、この信号Ｓ２の立下がりから時間αだけ遅れて
立上がる。従って、信号Ｓ３の立上がりは、クロック信
号ＣＫの立上がりよりも時間（α＋β）だけ遅延する。
【００１５】一方、クロック信号ＣＫが立下がると、イ
ンバータ２から出力される信号Ｓ２は時間αだけ遅れて
立上がる。信号Ｓ２はインバータ３１〜３ｗに共通に与
えられているので、これらのインバータ３１〜３ｗから
出力される信号Ｓ３は、この信号Ｓ２の立上がりから時
間βだけ遅れて立下がる。従って、信号Ｓ３の立下がり
は、クロック信号ＣＫの立下がりよりも時間（α＋β）
だけ遅延する。
ンバータ２から出力される信号Ｓ２は時間αだけ遅れて
立上がる。信号Ｓ２はインバータ３１〜３ｗに共通に与
えられているので、これらのインバータ３１〜３ｗから
出力される信号Ｓ３は、この信号Ｓ２の立上がりから時
間βだけ遅れて立下がる。従って、信号Ｓ３の立下がり
は、クロック信号ＣＫの立下がりよりも時間（α＋β）
だけ遅延する。
【００１６】即ち、インバータ３１〜３ｗから出力され
る信号Ｓ３は、クロック信号ＣＫが時間（α＋β）だけ
遅延したものと同じ波形となる。同様に、インバータ５
１〜５ｙから出力される信号Ｓ５は、クロック信号ＣＫ
が時間２（α＋β）だけ遅延したものと同じ波形となっ
て、ＦＦ６１〜６ｚのクロック端子Ｃに分配される。
る信号Ｓ３は、クロック信号ＣＫが時間（α＋β）だけ
遅延したものと同じ波形となる。同様に、インバータ５
１〜５ｙから出力される信号Ｓ５は、クロック信号ＣＫ
が時間２（α＋β）だけ遅延したものと同じ波形となっ
て、ＦＦ６１〜６ｚのクロック端子Ｃに分配される。
【００１７】以上のように、この第１の実施形態のクロ
ック信号分配回路は、立上がり時の遅延時間が等しく、
かつ立下がり時の遅延時間が等しいインバータを偶数段
樹枝状に接続している。これにより、最終段のインバー
タの出力信号のデューティ比は、与えられたクロック信
号ＣＫのデューティ比に等しくなる。従って、与えられ
たクロック信号ＣＫのデューティ比を劣化させずに、集
積回路内の順序回路素子に分配することができるという
利点がある。
ック信号分配回路は、立上がり時の遅延時間が等しく、
かつ立下がり時の遅延時間が等しいインバータを偶数段
樹枝状に接続している。これにより、最終段のインバー
タの出力信号のデューティ比は、与えられたクロック信
号ＣＫのデューティ比に等しくなる。従って、与えられ
たクロック信号ＣＫのデューティ比を劣化させずに、集
積回路内の順序回路素子に分配することができるという
利点がある。
【００１８】（第２の実施形態）図３は、本発明の第２
の実施形態を示すクロック信号分配回路の構成図であ
る。このクロック信号分配回路は、クロック信号ＣＫが
与えられる端子１１を有している。端子１１には、樹枝
状に接続された複数段（例えば、３段）のバッファ増幅
器が接続されている。即ち、端子１１にはバッファ増幅
器１２の入力側が接続され、このバッファ増幅器の出力
側に複数のバッファ増幅器１３１，…，１３ ｘの入力側
が接続されている。バッファ増幅器１３１〜１３ｘの出
力側には、更に複数のバッファ増幅器１４１，１４２，
…，１４ｙの入力側が接続されている。これらのバッフ
ァ増幅器１３１〜１３ｘ，１４１〜１４ｙは、同じ遅延
時間になるように設計されている。
の実施形態を示すクロック信号分配回路の構成図であ
る。このクロック信号分配回路は、クロック信号ＣＫが
与えられる端子１１を有している。端子１１には、樹枝
状に接続された複数段（例えば、３段）のバッファ増幅
器が接続されている。即ち、端子１１にはバッファ増幅
器１２の入力側が接続され、このバッファ増幅器の出力
側に複数のバッファ増幅器１３１，…，１３ ｘの入力側
が接続されている。バッファ増幅器１３１〜１３ｘの出
力側には、更に複数のバッファ増幅器１４１，１４２，
…，１４ｙの入力側が接続されている。これらのバッフ
ァ増幅器１３１〜１３ｘ，１４１〜１４ｙは、同じ遅延
時間になるように設計されている。
【００１９】バッファ増幅器１４１〜１４ｙの出力側
は、リセット機能付きのＤ型ＦＦ１５ １，…，１５ｙの
クロック端子Ｃに接続されている。各ＦＦ１５１〜１５
ｙの反転出力端子／Ｑ（但し、「／」は反転を意味す
る）は、データ端子Ｄに接続され、１／２分周回路が構
成されている。ＦＦ１５１〜１５ｙの非反転出力端子Ｑ
は、集積回路内のＦＦ１６１，１６２，…，１６ｚ等の
順序回路素子のクロック端子に接続されている。
は、リセット機能付きのＤ型ＦＦ１５ １，…，１５ｙの
クロック端子Ｃに接続されている。各ＦＦ１５１〜１５
ｙの反転出力端子／Ｑ（但し、「／」は反転を意味す
る）は、データ端子Ｄに接続され、１／２分周回路が構
成されている。ＦＦ１５１〜１５ｙの非反転出力端子Ｑ
は、集積回路内のＦＦ１６１，１６２，…，１６ｚ等の
順序回路素子のクロック端子に接続されている。
【００２０】また、このクロック信号分配回路は、リセ
ット部２０を備えている。リセット部２０は、リセット
信号ＲＳＴが与えられる端子２１を有し、この端子２１
がＤ型ＦＦ２２のデータ端子Ｄに接続されている。ＦＦ
２２の非反転出力端子Ｑは、Ｄ型ＦＦ２３のデータ端子
Ｄに接続され、このＦＦ２３の非反転出力端子Ｑが３入
力の論理積ゲート（以下、「ＡＮＤ」という）２４の第
１の入力側に接続されている。ＡＮＤ２４の第２及び第
３の入力側は、ＦＦ２２の非反転出力端子Ｑ及び端子２
１に接続されている。ＦＦ２２，２３のクロック端子Ｃ
は端子１１に接続され、クロック信号ＣＫが与えられる
ようになっている。更に、ＡＮＤ２４の出力側は、各Ｆ
Ｆ１５１〜１５ｙのリセット端子Ｒに共通接続されてい
る。
ット部２０を備えている。リセット部２０は、リセット
信号ＲＳＴが与えられる端子２１を有し、この端子２１
がＤ型ＦＦ２２のデータ端子Ｄに接続されている。ＦＦ
２２の非反転出力端子Ｑは、Ｄ型ＦＦ２３のデータ端子
Ｄに接続され、このＦＦ２３の非反転出力端子Ｑが３入
力の論理積ゲート（以下、「ＡＮＤ」という）２４の第
１の入力側に接続されている。ＡＮＤ２４の第２及び第
３の入力側は、ＦＦ２２の非反転出力端子Ｑ及び端子２
１に接続されている。ＦＦ２２，２３のクロック端子Ｃ
は端子１１に接続され、クロック信号ＣＫが与えられる
ようになっている。更に、ＡＮＤ２４の出力側は、各Ｆ
Ｆ１５１〜１５ｙのリセット端子Ｒに共通接続されてい
る。
【００２１】図４は、図３の動作を示す信号波形図であ
る。以下、この図４を参照しつつ、図３の動作を説明す
る。まず、端子２１に“Ｈ”のリセット信号ＲＳＴが与
えられると共に、端子１１にクロック信号ＣＫが供給さ
れる。これにより、リセット部２０のＡＮＤ２４からリ
セット信号ＲＳが出力され、各ＦＦ１５１〜１５ｙがリ
セット状態になる。
る。以下、この図４を参照しつつ、図３の動作を説明す
る。まず、端子２１に“Ｈ”のリセット信号ＲＳＴが与
えられると共に、端子１１にクロック信号ＣＫが供給さ
れる。これにより、リセット部２０のＡＮＤ２４からリ
セット信号ＲＳが出力され、各ＦＦ１５１〜１５ｙがリ
セット状態になる。
【００２２】次に、端子２１に“Ｌ”が与えられてリセ
ット信号ＲＳＴが解除されると、ＡＮＤ２４から出力さ
れていたリセット信号ＲＳは“Ｌ”となり、各ＦＦ１５
１〜１５ｙは動作可能状態になる。
ット信号ＲＳＴが解除されると、ＡＮＤ２４から出力さ
れていたリセット信号ＲＳは“Ｌ”となり、各ＦＦ１５
１〜１５ｙは動作可能状態になる。
【００２３】端子１１に与えられたクロック信号ＣＫ
は、立上がり及び立下がり時に、それぞれ遅延を生じな
がら、バッファ１２，１３，１４を介して各ＦＦ１５１
〜１５ ｙのクロック端子Ｃに同じタイミングで入力され
る。各ＦＦ１５１〜１５ｙでは、クロック端子Ｃに入力
された信号の立上がりのタイミングで１／２に分周さ
れ、その分周された信号がＦＦ１６１〜１６ｚのクロッ
ク端子Ｃに分配される。
は、立上がり及び立下がり時に、それぞれ遅延を生じな
がら、バッファ１２，１３，１４を介して各ＦＦ１５１
〜１５ ｙのクロック端子Ｃに同じタイミングで入力され
る。各ＦＦ１５１〜１５ｙでは、クロック端子Ｃに入力
された信号の立上がりのタイミングで１／２に分周さ
れ、その分周された信号がＦＦ１６１〜１６ｚのクロッ
ク端子Ｃに分配される。
【００２４】以上のように、この第２の実施形態のクロ
ック信号分配回路は、クロック信号を１／２に分周して
ＦＦ１６１〜１６ｚに分配するＦＦ１５１〜１５ｙを有
している。これにより、与えられたクロック信号ＣＫの
デューティ比に関係なく、常に１：１のデューティ比を
持つクロック信号を、集積回路内の順序回路素子に分配
することができるという利点がある。
ック信号分配回路は、クロック信号を１／２に分周して
ＦＦ１６１〜１６ｚに分配するＦＦ１５１〜１５ｙを有
している。これにより、与えられたクロック信号ＣＫの
デューティ比に関係なく、常に１：１のデューティ比を
持つクロック信号を、集積回路内の順序回路素子に分配
することができるという利点がある。
【００２５】（第３の実施形態）図５は、本発明の第３
の実施形態を示すクロック信号分配回路の構成図であ
る。このクロック信号分配回路は、クロック信号ＣＫの
デューティ比を補正するデューティ補正部３０を備えて
いる。デューティ補正部３０は、クロック信号ＣＫが与
えられる端子３１を有し、この端子３１にＰＬＬ制御部
３２が接続されている。ＰＬＬ制御部３２は参照信号Ｒ
ＥＦとクロック信号ＣＫの位相差に基づいて選択信号Ｓ
ＥＬ１，ＳＥＬ２を出力すると共に、このクロック信号
ＣＫの位相を調整して１：１のデューティ比を持つクロ
ック信号ＣＫＯを生成して出力するものである。
の実施形態を示すクロック信号分配回路の構成図であ
る。このクロック信号分配回路は、クロック信号ＣＫの
デューティ比を補正するデューティ補正部３０を備えて
いる。デューティ補正部３０は、クロック信号ＣＫが与
えられる端子３１を有し、この端子３１にＰＬＬ制御部
３２が接続されている。ＰＬＬ制御部３２は参照信号Ｒ
ＥＦとクロック信号ＣＫの位相差に基づいて選択信号Ｓ
ＥＬ１，ＳＥＬ２を出力すると共に、このクロック信号
ＣＫの位相を調整して１：１のデューティ比を持つクロ
ック信号ＣＫＯを生成して出力するものである。
【００２６】ＰＬＬ制御部３２から出力されるクロック
信号ＣＫＯは、遅延素子（ＤＬＹ）３３の入力側に与え
られるようになっている。遅延素子３３の出力側には、
更に２段の遅延素子３４，３５が縦続接続されている。
遅延素子３３〜３５の出力側は、セレクタ３６の入力側
に接続されている。セレクタ３６の制御端子には、ＰＬ
Ｌ制御部３２から選択信号ＳＥＬ１が与えられるように
なっており、このセレクタ３６の出力側がＡＮＤ３７及
び論理和ゲート（以下、「ＯＲ」という）３８の一方の
入力側に接続されている。ＡＮＤ３７及びＯＲ３８の他
方の入力側には、ＰＬＬ制御部３２からクロック信号Ｃ
ＫＯが与えられるようになっている。更に、ＡＮＤ３７
及びＯＲ３８の出力側は、セレクタ３９の入力側に接続
され、このセレクタ３９の制御端子にはＰＬＬ制御部３
２から選択信号ＳＥＬ２が与えられるようになってい
る。
信号ＣＫＯは、遅延素子（ＤＬＹ）３３の入力側に与え
られるようになっている。遅延素子３３の出力側には、
更に２段の遅延素子３４，３５が縦続接続されている。
遅延素子３３〜３５の出力側は、セレクタ３６の入力側
に接続されている。セレクタ３６の制御端子には、ＰＬ
Ｌ制御部３２から選択信号ＳＥＬ１が与えられるように
なっており、このセレクタ３６の出力側がＡＮＤ３７及
び論理和ゲート（以下、「ＯＲ」という）３８の一方の
入力側に接続されている。ＡＮＤ３７及びＯＲ３８の他
方の入力側には、ＰＬＬ制御部３２からクロック信号Ｃ
ＫＯが与えられるようになっている。更に、ＡＮＤ３７
及びＯＲ３８の出力側は、セレクタ３９の入力側に接続
され、このセレクタ３９の制御端子にはＰＬＬ制御部３
２から選択信号ＳＥＬ２が与えられるようになってい
る。
【００２７】セレクタ３９の出力側には、樹枝状に接続
された複数段（例えば、３段）のバッファ増幅器が接続
されている。即ち、セレクタ３９の出力側にバッファ増
幅器４１の入力側が接続され、このバッファ増幅器４１
の出力側に複数のバッファ増幅器４２１，…，４２ｘの
入力側が接続されている。バッファ増幅器４２１〜４２
ｘの出力側には、更に複数のバッファ増幅器４３１，４
３２，…，４３ｙの入力側が接続されている。これらの
バッファ増幅器４２１〜４２ｘ，４３１〜４３ ｙは、同
じ遅延時間になるように設計されている。
された複数段（例えば、３段）のバッファ増幅器が接続
されている。即ち、セレクタ３９の出力側にバッファ増
幅器４１の入力側が接続され、このバッファ増幅器４１
の出力側に複数のバッファ増幅器４２１，…，４２ｘの
入力側が接続されている。バッファ増幅器４２１〜４２
ｘの出力側には、更に複数のバッファ増幅器４３１，４
３２，…，４３ｙの入力側が接続されている。これらの
バッファ増幅器４２１〜４２ｘ，４３１〜４３ ｙは、同
じ遅延時間になるように設計されている。
【００２８】バッファ増幅器４３１〜４３ｙの出力側
は、集積回路内のＦＦ４４１，４４２，…，４４ｚ等の
順序回路素子のクロック端子に接続されている。更に、
バッファ増幅器４３ｙの出力信号は、参照信号ＲＥＦと
してデューティ補正部３０のＰＬＬ制御部３２に与えら
れるようになっている。
は、集積回路内のＦＦ４４１，４４２，…，４４ｚ等の
順序回路素子のクロック端子に接続されている。更に、
バッファ増幅器４３ｙの出力信号は、参照信号ＲＥＦと
してデューティ補正部３０のＰＬＬ制御部３２に与えら
れるようになっている。
【００２９】図６は、図５中のＰＬＬ制御部３２におけ
る選択信号生成部の構成図である。この選択信号生成部
は、セレクタ３８，３９に対する選択信号ＳＥＬ１，Ｓ
ＥＬ２を生成するもので、立上がり位相比較器３２ａ、
立下がり位相比較器３２ｂ、及びパルス幅カウンタ３２
ｃで構成されている。立上がり位相比較器３２ａ及び立
下がり位相比較器３２ｂの一方の入力側にはクロック信
号ＣＫが与えられ、他方の入力側には参照信号ＲＥＦが
与えられるようになっている。立上がり位相比較器３２
ａの出力側（ＰＨＹ１）は、パルス幅カウンタ３２ｃの
一方の入力側に接続され、立下がり位相比較器３２ｂの
出力側（ＰＨＹ２）は、このパルス幅カウンタ３２ｃの
他方の入力側に接続されている。そして、パルス幅カウ
ンタ３２ｃから選択信号ＳＥＬ１，ＳＥＬ２が出力され
るようになっている。
る選択信号生成部の構成図である。この選択信号生成部
は、セレクタ３８，３９に対する選択信号ＳＥＬ１，Ｓ
ＥＬ２を生成するもので、立上がり位相比較器３２ａ、
立下がり位相比較器３２ｂ、及びパルス幅カウンタ３２
ｃで構成されている。立上がり位相比較器３２ａ及び立
下がり位相比較器３２ｂの一方の入力側にはクロック信
号ＣＫが与えられ、他方の入力側には参照信号ＲＥＦが
与えられるようになっている。立上がり位相比較器３２
ａの出力側（ＰＨＹ１）は、パルス幅カウンタ３２ｃの
一方の入力側に接続され、立下がり位相比較器３２ｂの
出力側（ＰＨＹ２）は、このパルス幅カウンタ３２ｃの
他方の入力側に接続されている。そして、パルス幅カウ
ンタ３２ｃから選択信号ＳＥＬ１，ＳＥＬ２が出力され
るようになっている。
【００３０】図７（ａ）〜（ｅ）は、図５及び図６の動
作を示す信号波形図である。以下、これらの図７（ａ）
〜（ｅ）を参照しつつ、図５及び図６の動作を説明す
る。ＰＬＬ制御部３２は、このクロック信号分配回路の
主要制御部であり、端子３１にクロック信号ＣＫが入力
されると、参照信号ＲＥＦとの位相調整が行われる。そ
して、ＰＬＬ制御部３２内部で１：１のデューティ比を
持つクロック信号ＣＫＯが生成され、遅延素子３３、Ａ
ＮＤ３７及びＯＲ３８に出力される。
作を示す信号波形図である。以下、これらの図７（ａ）
〜（ｅ）を参照しつつ、図５及び図６の動作を説明す
る。ＰＬＬ制御部３２は、このクロック信号分配回路の
主要制御部であり、端子３１にクロック信号ＣＫが入力
されると、参照信号ＲＥＦとの位相調整が行われる。そ
して、ＰＬＬ制御部３２内部で１：１のデューティ比を
持つクロック信号ＣＫＯが生成され、遅延素子３３、Ａ
ＮＤ３７及びＯＲ３８に出力される。
【００３１】クロック信号ＣＫＯは、縦続接続された遅
延素子３３〜３５で順次遅延され、これらの遅延素子３
３〜３５の出力信号Ｎ１，Ｎ２，Ｎ３がセレクタ３６に
与えられる。
延素子３３〜３５で順次遅延され、これらの遅延素子３
３〜３５の出力信号Ｎ１，Ｎ２，Ｎ３がセレクタ３６に
与えられる。
【００３２】図６の選択信号生成部では、立上がり位相
比較器３２ａによって、クロック信号ＣＫＯと参照信号
ＲＥＦとの位相差が立上がりエッジで検出され、パルス
幅カウンタ３２ｃに与えられる。この時の信号波形を、
参照信号ＲＥＦがクロック信号ＣＫＯに対して進み位相
の場合として図７（ａ）に示す。
比較器３２ａによって、クロック信号ＣＫＯと参照信号
ＲＥＦとの位相差が立上がりエッジで検出され、パルス
幅カウンタ３２ｃに与えられる。この時の信号波形を、
参照信号ＲＥＦがクロック信号ＣＫＯに対して進み位相
の場合として図７（ａ）に示す。
【００３３】同様に、立下がり位相比較器３２ｂにおい
て、クロック信号ＣＫＯと参照信号ＲＥＦとの位相差が
立下がりエッジで検出され、パルス幅カウンタ３２ｃに
与えられる。この時の信号波形を、参照信号ＲＥＦがク
ロック信号ＣＫＯに対して進み位相の場合として図７
（ｂ）に示す。
て、クロック信号ＣＫＯと参照信号ＲＥＦとの位相差が
立下がりエッジで検出され、パルス幅カウンタ３２ｃに
与えられる。この時の信号波形を、参照信号ＲＥＦがク
ロック信号ＣＫＯに対して進み位相の場合として図７
（ｂ）に示す。
【００３４】図７（ｃ）は、パルス幅カウンタ３２ｃに
おいて、図７（ａ），（ｂ）の信号波形の位相差の論理
和をとった波形である。論理和の結果がプラスであれ
ば、セレクタ３９に対する選択信号ＳＥＬ２として、Ａ
ＮＤ３７を選択するための信号が出力される。逆に、論
理和の結果がマイナスであれば、セレクタ３９の選択信
号ＳＥＬ２として、ＯＲ３８を選択するための信号が出
力される。
おいて、図７（ａ），（ｂ）の信号波形の位相差の論理
和をとった波形である。論理和の結果がプラスであれ
ば、セレクタ３９に対する選択信号ＳＥＬ２として、Ａ
ＮＤ３７を選択するための信号が出力される。逆に、論
理和の結果がマイナスであれば、セレクタ３９の選択信
号ＳＥＬ２として、ＯＲ３８を選択するための信号が出
力される。
【００３５】図７（ｄ）は、パルス幅カウンタ３２ｃに
おいて、パルス数をカウントする様子を示している。パ
ルス幅をカウントするには、遅延素子３３等の遅延時間
をサンプリング周波数としてカウントする。図７（ｄ）
の場合には、１周期内に合計６パルスがカウントされて
いる。このカウント値の１／２がセレクタ３６に対する
制御信号ＳＥＬ１として出力される。カウント値を１／
２にするのは、クロック信号ＣＫＯとＡＮＤ３７、或い
はクロック信号ＣＫＯとＯＲ３８の回路の出力におい
て、遅延素子３３等の遅延時間の２倍の効果が得られる
からである。この場合は、カウント値が６であるので、
選択信号ＳＥＬ１の値は３となり、図７（ｅ）に示すよ
うに、出力信号Ｎ３が選択される。
おいて、パルス数をカウントする様子を示している。パ
ルス幅をカウントするには、遅延素子３３等の遅延時間
をサンプリング周波数としてカウントする。図７（ｄ）
の場合には、１周期内に合計６パルスがカウントされて
いる。このカウント値の１／２がセレクタ３６に対する
制御信号ＳＥＬ１として出力される。カウント値を１／
２にするのは、クロック信号ＣＫＯとＡＮＤ３７、或い
はクロック信号ＣＫＯとＯＲ３８の回路の出力におい
て、遅延素子３３等の遅延時間の２倍の効果が得られる
からである。この場合は、カウント値が６であるので、
選択信号ＳＥＬ１の値は３となり、図７（ｅ）に示すよ
うに、出力信号Ｎ３が選択される。
【００３６】セレクタ３６では、選択信号ＳＥＬ１に基
づいて、出力信号Ｎ１〜Ｎ３の中の１つ（ここでは、Ｎ
３）が選択され、セレクタ３９では選択信号ＳＥＬ２に
よってＡＮＤ３７が選択され、このセレクタ３９の信号
Ｙがバッファ増幅器４１へ与えられる。信号Ｙは、樹枝
状に接続されたバッファ増幅器４１，４２１〜４２ｘ，
４３１〜４３ｙを介して、ＦＦ４４１〜４４ｚのクロッ
ク端子に供給される。更に、最終段のバッファ増幅器４
３ｙの出力信号は、参照信号ＲＥＦとしてＰＬＬ制御部
３２へフィードバックされる。
づいて、出力信号Ｎ１〜Ｎ３の中の１つ（ここでは、Ｎ
３）が選択され、セレクタ３９では選択信号ＳＥＬ２に
よってＡＮＤ３７が選択され、このセレクタ３９の信号
Ｙがバッファ増幅器４１へ与えられる。信号Ｙは、樹枝
状に接続されたバッファ増幅器４１，４２１〜４２ｘ，
４３１〜４３ｙを介して、ＦＦ４４１〜４４ｚのクロッ
ク端子に供給される。更に、最終段のバッファ増幅器４
３ｙの出力信号は、参照信号ＲＥＦとしてＰＬＬ制御部
３２へフィードバックされる。
【００３７】ＰＬＬ制御部３２では、フィードバックさ
れた参照信号ＲＥＦが、デューティ比１：１の波形と比
較される。もしも、参照信号ＲＥＦのデューティ比が
１：１でない場合には、図６の選択信号生成部におい
て、選択信号ＳＥＬ１，ＳＥＬ２が変更される。そし
て、参照信号ＲＥＦのデューティ比が１：１になった時
点で、選択信号ＳＥＬ１，ＳＥＬ２が固定される。
れた参照信号ＲＥＦが、デューティ比１：１の波形と比
較される。もしも、参照信号ＲＥＦのデューティ比が
１：１でない場合には、図６の選択信号生成部におい
て、選択信号ＳＥＬ１，ＳＥＬ２が変更される。そし
て、参照信号ＲＥＦのデューティ比が１：１になった時
点で、選択信号ＳＥＬ１，ＳＥＬ２が固定される。
【００３８】以上のように、この第３の実施形態のクロ
ック信号分配回路は、末端のＦＦ４４等の順序回路素子
に供給されるクロック信号を、参照信号ＲＥＦとしてフ
ィードバックさせ、末端でのデューティ比が１：１にな
るように調整するデューティ補正部３０を有している。
これにより、常に１：１のデューティ比を持つクロック
信号を、集積回路内の順序回路素子に分配することがで
きるという利点がある。
ック信号分配回路は、末端のＦＦ４４等の順序回路素子
に供給されるクロック信号を、参照信号ＲＥＦとしてフ
ィードバックさせ、末端でのデューティ比が１：１にな
るように調整するデューティ補正部３０を有している。
これにより、常に１：１のデューティ比を持つクロック
信号を、集積回路内の順序回路素子に分配することがで
きるという利点がある。
【００３９】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） 図１では、樹枝状にインバータを４段接続して
いるが、偶数段であれば何段でも良い。 （ｂ） 図３及び図５では、樹枝状にバッファ増幅器を
３段接続しているが、何段でも良い。また、バッファ増
幅器に代えてインバータを用いても良い。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） 図１では、樹枝状にインバータを４段接続して
いるが、偶数段であれば何段でも良い。 （ｂ） 図３及び図５では、樹枝状にバッファ増幅器を
３段接続しているが、何段でも良い。また、バッファ増
幅器に代えてインバータを用いても良い。
【００４０】（ｃ） 図３中のリセット部２０の構成
は、図示したものに限定されない。即ち、ＦＦ１５１〜
１５ｙを同時にリセットすることができれば、どのよう
な回路構成でも良い。 （ｄ） 図５中のデューティ補正部３０の構成は、図示
したものに限定されない。例えば、遅延素子３３〜３５
の数を増やして、きめ細かくまたは広範囲にデューティ
比を調整するように構成することもできる。
は、図示したものに限定されない。即ち、ＦＦ１５１〜
１５ｙを同時にリセットすることができれば、どのよう
な回路構成でも良い。 （ｄ） 図５中のデューティ補正部３０の構成は、図示
したものに限定されない。例えば、遅延素子３３〜３５
の数を増やして、きめ細かくまたは広範囲にデューティ
比を調整するように構成することもできる。
【００４１】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、立上がり時の遅延時間が等しく、かつ立下が
り時の遅延時間が等しい反転増幅器を偶数段樹枝状に接
続してクロック信号分配回路を構成している。これによ
り、順序回路素子にデューティ比１：１のクロック信号
を分配することができる。
によれば、立上がり時の遅延時間が等しく、かつ立下が
り時の遅延時間が等しい反転増幅器を偶数段樹枝状に接
続してクロック信号分配回路を構成している。これによ
り、順序回路素子にデューティ比１：１のクロック信号
を分配することができる。
【００４２】第２の発明によれば、複数段のバッファ増
幅器を介して分配されたクロック信号を、立上がりまた
は立下がりタイミングで保持内容を交互に反転して、順
序回路素子に供給するフリップ・フロップを設けてい
る。これにより、クロック信号は、デューティ比１：１
の信号に分周されて順序回路素子に与えられる。
幅器を介して分配されたクロック信号を、立上がりまた
は立下がりタイミングで保持内容を交互に反転して、順
序回路素子に供給するフリップ・フロップを設けてい
る。これにより、クロック信号は、デューティ比１：１
の信号に分周されて順序回路素子に与えられる。
【００４３】第３の発明によれば、最終段のバッファ増
幅器の出力信号を監視し、その出力信号のデューティ比
が１：１になるようにクロック信号のデューティ比を制
御して初段のバッファ増幅器に与えるデューティ補正部
を設けている。これにより、最終段のバッファ増幅器の
出力信号のデューティ比を１：１に補正することができ
る。
幅器の出力信号を監視し、その出力信号のデューティ比
が１：１になるようにクロック信号のデューティ比を制
御して初段のバッファ増幅器に与えるデューティ補正部
を設けている。これにより、最終段のバッファ増幅器の
出力信号のデューティ比を１：１に補正することができ
る。
【図１】本発明の第１の実施形態を示すクロック信号分
配回路の構成図である。
配回路の構成図である。
【図２】図１の動作を示す信号波形図である。
【図３】本発明の第２の実施形態を示すクロック信号分
配回路の構成図である。
配回路の構成図である。
【図４】図３の動作を示す信号波形図である。
【図５】本発明の第３の実施形態を示すクロック信号分
配回路の構成図である。
配回路の構成図である。
【図６】図５中のＰＬＬ制御部３２における選択信号生
成部の構成図である。
成部の構成図である。
【図７】図５及び図６の動作を示す信号波形図である。
２〜５ インバータ ６，１５，１６，４４ ＦＦ（フリップ・フロップ） １２〜１４，４１〜４３ バッファ増幅器 ２０ リセット部 ３０ デューティ補正部
Claims (3)
- 【請求項１】 与えられたクロック信号を複数段のバッ
ファ増幅器を介して順序回路素子に分配するクロック信
号分配回路において、 前記クロック信号を偶数段の前記バッファ増幅器を介し
て前記順序回路素子に供給するように該バッファ増幅器
を樹枝状に接続すると共に、前記各段のバッファ増幅器
を、立上がり時の遅延時間が等しくかつ立下がり時の遅
延時間が等しい反転増幅器で構成したことを特徴とする
クロック信号分配回路。 - 【請求項２】 与えられたクロック信号を複数段のバッ
ファ増幅器を介して順序回路素子に分配するクロック信
号分配回路において、 前記バッファ増幅器の内の最終段のバッファ増幅器と前
記順序回路素子との間に、該バッファ増幅器の出力信号
の立上がりまたは立下がりタイミングで保持内容を交互
に反転して出力するフリップ・フロップを設けたことを
特徴とするクロック信号分配回路。 - 【請求項３】 与えられたクロック信号を複数段のバッ
ファ増幅器を介して順序回路素子に分配するクロック信
号分配回路において、 前記複数段のバッファ増幅器の内の最終段のバッファ増
幅器の出力信号を監視し、該出力信号のデューティ比が
１：１になるように前記クロック信号のデューティ比を
制御して該複数段のバッファ増幅器の内の初段のバッフ
ァ増幅器に与えるデューティ補正部を設けたことを特徴
とするクロック信号分配回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181017A JP2001356837A (ja) | 2000-06-16 | 2000-06-16 | クロック信号分配回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181017A JP2001356837A (ja) | 2000-06-16 | 2000-06-16 | クロック信号分配回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001356837A true JP2001356837A (ja) | 2001-12-26 |
Family
ID=18682006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000181017A Pending JP2001356837A (ja) | 2000-06-16 | 2000-06-16 | クロック信号分配回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001356837A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007336003A (ja) * | 2006-06-12 | 2007-12-27 | Nec Electronics Corp | クロック分配回路、半導体集積回路、クロック分配回路の形成方法及びそのプログラム |
-
2000
- 2000-06-16 JP JP2000181017A patent/JP2001356837A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007336003A (ja) * | 2006-06-12 | 2007-12-27 | Nec Electronics Corp | クロック分配回路、半導体集積回路、クロック分配回路の形成方法及びそのプログラム |
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