JP2001351980A - 半導体集積回路及びそのレイアウトに関する設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 デカップリングコンデンサ単体での広域遮断
フィルタの機能を上回るフィルタ効果が期待できる半導
体集積回路を提供する。 【解決手段】 半導体集積回路内に形成された柱状構造
物と、前記柱状構造物を取り囲む複数のソレノイド状構
造物を備え、かつ、すべてのソレノイド状構造物を直列
に接続し、直列に接続したソレノイド状構造物の両端を
半導体回路装置電源端子とデカップリングコンデンサに
接続することで広域遮断フィルタを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源配線を流れる
電流に含まれる高周波成分を除去するための半導体集積
回路及び当該半導体集積回路を用いた半導体装置及びそ
のレイアウト方法に関する。

【０００２】

【従来の技術】従来の半導体集積回路では、トランジス
タ動作時に発生するパルス電流が、電源配線を経由して
半導体集積回路の外部へと漏れ出してしまうため、これ
がプリント基板状の電源ノイズ、及びそこから放射され
る電磁波ノイズの大きな原因となっていた。かかるノイ
ズを抑制する技術として、半導体集積回路内においてデ
カップリングコンデンサを電源配線に対して並列に接続
することで、ノイズ源である高周波電流成分を接地へと
逃がし、トランジスタ動作時に発生するパルス電流の半
導体集積回路の外部への流出を防ぐという手法が良く用
いられている。

【０００３】

【発明が解決しようとする課題】しかしながら、かかる
従来の方法では、デカップリングコンデンサの容量がデ
カップリングコンデンサの設置面積に比例しているため
に、チップの面積との関係からデカップリングコンデン
サの設置面積が十分に確保できず、十分な容量を確保で
きないという問題点があった。また、小面積の半導体集
積回路においては、デカップリングコンデンサの合計容
量も減少してしまうことから、広域遮断フィルタとして
の効果が小さくなってしまうという問題点もあった。

【０００４】本発明は上記問題点を解決するべく、デカ
ップリングコンデンサ単体での広域遮断フィルタの機能
を上回るフィルタ効果が期待できる半導体集積回路を提
供することを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に本発明にかかる半導体集積回路は、半導体集積回路内
に形成された柱状構造物と、柱状構造物を取り囲む複数
のソレノイド状構造物を備え、かつ、すべてのソレノイ
ド状構造物を直列に接続し、直列に接続したソレノイド
状構造物の両端を半導体回路装置電源端子とデカップリ
ングコンデンサに接続することを特徴とする。

【０００６】かかる構成により、半導体回路内にインダ
クタンスが形成され、デカップリングコンデンサととも
にＬＣフィルタを電源配線に組み込むことができる。そ
の結果、従来の構成と比べ高周波に対するフィルタ効果
を高めることが可能となる。

【０００７】また、本発明にかかる半導体集積回路は、
柱状構造物が半導体基板に対して垂直に位置し、ソレノ
イド状構造物が半導体基板に対して水平に位置すること
が好ましい。あるいは、柱状構造物が半導体基板に対し
て水平に位置し、ソレノイド状構造物が半導体基板に対
して垂直に位置することが好ましい。半導体回路内にイ
ンダクタンスを形成するためである。

【０００８】また、本発明にかかる半導体集積回路は、
柱状構造物が半導体基板に対して垂直に位置し、ソレノ
イド状構造物が半導体基板に対して水平に位置する半導
体集積回路と、柱状構造物が半導体基板に対して水平に
位置し、ソレノイド状構造物が半導体基板に対して垂直
に位置する半導体集積回路を任意の組合せで直列に接続
して構成されることが好ましい。インダクタンスを直列
に接続することで、高周波に対するフィルタ効果をさら
に高めるためである。

【０００９】また、本発明にかかる半導体集積回路は、
柱状構造物が絶縁物であるか、あるいは磁性体であるこ
とが好ましい。ソレノイドを構成すれば所期の目的を達
成できるとともに、磁性体を柱状構造物に用いること
で、少ない設置面積であっても高いインダクタンス値を
得ることができるからである。同様の理由から、本発明
にかかる半導体集積回路は、ソレノイド状構造物が金属
であることが好ましい。

【００１０】次に、本発明にかかる半導体集積回路のレ
イアウト設計方法は、回路ブロックの一辺の長さである
ブロック長及びデカップリングコンデンサからキャパシ
タンス値を読み取る工程と、キャパシタンス値から、要
求される周波数において要求される減衰量を実現できる
ＬＣフィルタを構成するためのインダクタンス値を求め
る工程と、半導体集積回路の設置面積を、半導体集積回
路内に形成された柱状構造物を取り囲む複数のソレノイ
ド状構造物の柱状構造物への総巻き数と、インダクタン
ス値から算出する工程と、ブロック長及び設置面積に基
づいて、複数のモデルパターンに対してワンチップレイ
アウトデータの総面積を算出し、総面積が最小になるモ
デルパターンを選択する工程と、モデルパターンにした
がって、半導体集積回路を用いたインダクタンスセルを
作成し、インダクタンスセルを含めた配置配線を行う工
程を含むことを特徴とする。

【００１１】かかる構成により、半導体回路内にインダ
クタンスが形成され、デカップリングコンデンサととも
にＬＣフィルタを電源配線に組み込むことができる。そ
の結果、従来の構成と比べ高周波に対するフィルタ効果
を高めることが可能となる。

【００１２】

【発明の実施の形態】（実施の形態１）以下、本発明の
実施の形態１にかかる半導体集積回路について、図面を
参照しながら説明する。ここでは、説明を簡単化するた
め、３層金属配線プロセスについて説明する。

【００１３】まず、柱上構造物が半導体基板に対して垂
直に位置する半導体集積回路について説明する。図１
は、本発明の実施の形態にかかる半導体集積回路の配線
層ごとのレイアウトを示した模式図であり、図１（ａ）
は第１層配線層における平面断面図を、図１（ｂ）は第
２層配線層における平面断面図を、図１（ｃ）は第３層
配線層における平面断面図を、それぞれ示す。

【００１４】図１において、１０１は第１層金属配線
を、２０１は第２層金属配線を、３０１は第３層金属配
線を、それぞれ示しており、４０１は柱状構造物を示し
ている。

【００１５】第１層金属配線１０１の末端にはビアホー
ル１０２が形成されている。同様に第２層金属配線２０
１の末端にはビアホール２０２が形成されており、ビア
ホール１０２とビアホール２０２は第１層第２層間ビア
４０２によって接続されている。同様に、第２層金属配
線２０１の末端の他端にはビアホール２０３が形成さ
れ、第３層金属配線３０１の末端にはビアホール３０２
が形成されており、ビアホール２０３とビアホール３０
２は第１層第２層間ビア４０３によって接続されてい
る。

【００１６】図２は、図１で示した各層ごとの半導体集
積回路を組み立てた時の模式図である。図２において、
１０１は第１層金属配線を、２０１は第２層金属配線
を、３０１は第３層金属配線を、それぞれ示す。また、
４０１は柱状構造物自体を、４０２は第１層第２層ビア
を、４０３は第２層第３層ビアを、それぞれ示してい
る。

【００１７】図２からも分かるように、金属配線１０
１、２０１、３０１が、柱状構造物４０１の周囲に巻き
つけられていることから、図２のような構成において
は、ソレノイドコイルが形成されているものと考えられ
る。

【００１８】このようなソレノイドコイルを半導体回路
の金属配線に組み込むことにより、任意の配線にインダ
クタンス成分を付加することが可能となる。そして、構
成する配線層の層数の増減によって巻き数を増減させる
か、ソレノイドコイルの断面積を増減することで、磁束
の量を大小させることができ、ソレノイドコイルのイン
ダクタンスの増減を容易に行うことができる。

【００１９】次に、柱上構造物が半導体基板に対して水
平に位置する半導体集積回路について説明する。図３
は、本発明の実施の形態にかかる半導体集積回路におけ
る配線層ごとのレイアウトを示した模式図であり、図３
（ａ）は第１層配線層の平面断面図を、図３（ｂ）は第
２層配線層の平面断面図を、図３（ｃ）は第３層配線層
の平面断面図を、それぞれ示している。また、１１１は
第１層金属配線を、２１１は第２層金属配線を、３１１
は第３層金属配線を、それぞれ示している。

【００２０】第１層金属配線１１１の末端には第１層第
２層間ビアホール１１３が形成され、第２層金属配線２
１１の末端には第１層第２層間ビア４１２と第２層第３
層ビア４１３を差し込むビアホール２１２が形成されて
おり、第３層金属配線３１１の末端には第２層第３層間
ビアホール３１２が形成されている。ビアホール１１２
とビアホール２１２は第１層第２層間ビア４１２により
接続されている。同様に、ビアホール２１２とビアホー
ル３１２は第２層第３層間ビア４１３により接続されて
いる。

【００２１】図４は、図３で示した各層ごとの半導体集
積回路を組み立てた時の模式図である。図４において、
１１１は第１層金属配線を、２１１は第２層金属配線
を、３１１は第３層金属配線を、それぞれ示す。また、
４１２は第１層第２層間ビアを、４１３は第２層第３層
間ビアを、それぞれ示している。なお、柱状構造物４１
１の記載は省略しているが、図３（ｂ）に示すように、
第１層金属配線１１１、第２層金属配線２１１、第３層
金属配線３１１で囲まれた内部の空間上を突刺するよう
な状態で半導体基板に水平に位置している。

【００２２】図４からも分かるように、金属配線が図２
と同様の螺旋構造を有していることから、図４に示すよ
うな構成においてもソレノイドコイルが形成されている
と考えることができる。

【００２３】したがって、上述したような構成を有する
半導体集積回路は、ソレノイドコイルを形成しているこ
とから、インダクタンスを有し、そのインピーダンスの
大きさは、当該柱状構造物へのソレノイド状構造物の巻
き数と柱状構造物の断面積に比例するものである。

【００２４】また、図１及び図２に示すような柱上構造
物が半導体基板に対して垂直に位置する半導体集積回路
同士、あるいは図３及び図４に示すような柱上構造物が
半導体基板に対して水平に位置する半導体集積回路同士
を接続することも考えられる。図５は、本発明の実施の
形態にかかる半導体集積回路の接続方法を示した断面図
である。図５において、１１００は金属配線を示し、１
１０１で示された柱上構造物が半導体基板に対して垂直
に位置する半導体集積回路同士を接続するものである。

【００２５】また、図１及び図２に示すような柱上構造
物が半導体基板に対して垂直に位置する半導体集積回路
と図３及び図４に示すような柱上構造物が半導体基板に
対して水平に位置する半導体集積回路を接続することも
考えられる。図６も本発明の実施の形態にかかる半導体
集積回路の接続方法を示した断面図であるが、図５の場
合と相違し、１１０１は柱上構造物が半導体基板に対し
て垂直に位置する半導体集積回路であり、１１０２は柱
上構造物が半導体基板に対して水平に位置する半導体集
積回路である。１１００は金属配線であり、柱上構造物
が半導体基板に対して垂直に位置する半導体集積回路１
１０１と柱上構造物が半導体基板に対して水平に位置す
る半導体集積回路１１０２を接続している。なお、図５
及び図６において、半導体集積回路１１０１と半導体集
積回路１１０２の位置を入れ替えても同様に接続するこ
とが可能である。

【００２６】図５及び図６に示すように、複数の半導体
集積回路を組み合わせて接続することにより、一つ一つ
のインダクタンスを直列に接続することが可能となる。
したがって、インダクタンスを複数用意し、直列に接続
することで、インダクタンスの値をより大きくすること
が可能となる。

【００２７】また、かかるインダクタンスとデカップリ
ングコンデンサによる容量を組み合わせることで、ＬＣ
広域遮断フィルタを半導体回路上に実現することができ
る。このフィルタを電源配線に組み込むことで、従来の
デカップリングコンデンサより高いノイズ除去フィルタ
を構築することが可能となる。

【００２８】さらに、柱状構造物は、ソレノイドコイル
の磁心として機能するため、柱状構造物を磁性体に置き
換えた半導体集積回路を使用すれば、より少ない設置面
積であっても高いインダクタンス値を得ることが可能と
なる。

【００２９】次に、かかるインダクタンスを、実際の集
積回路に組み込む方法について説明する。まず、本実施
の形態におけるデカップリングコンデンサについて説明
する。

【００３０】デカップリングコンデンサは、半導体回路
内に形成され、導電性材料で構成された２枚の平板が、
絶縁性材料で構成された一枚の平板を挟み込む形をなし
ている。例えば導電性材料として金属配線を用い、絶縁
性材料として酸化膜を用いたコンデンサ、もしくは２枚
の導電性材料のうち、一枚は金属であり、もう一枚は導
電性半導体基板を用い、絶縁性材料としてポリシリコン
又は酸化膜を用いたコンデンサ等が考えられる。デカッ
プリングコンデンサは、その両端の端子について、一方
の端子は電源配線、もう一方の端子は接地配線に接続さ
れている。

【００３１】図７は、本発明の実施の形態にかかる半導
体集積回路を用いた半導体回路装置のレイアウトに関す
る説明図である。図７において、７０１は半導体回路装
置の電源端子を示し、７０２は第３層配金属配線を示し
ている。７０３１及び７０３２は、それぞれ柱上構造物
が半導体基板に対して垂直に位置する半導体集積回路、
もしくは柱上構造物が半導体基板に対して水平に位置す
る半導体集積回路を示している。

【００３２】また、７０４は半導体回路装置内部の電源
配線を、７０５は電源配線と基板の間に形成されたデカ
ップリングコンデンサを、７０６は半導体集積回路７０
３１と半導体集積回路７０３２とを接続している第１層
配線を、それぞれ示している。

【００３３】図７のように、半導体集積回路７０３１及
び７０３２は、第１層配線７０６によって直列に接続さ
れている。そして、直列に接続された半導体集積回路７
０３１及び７０３２は、第３層配金属配線７０２を介し
て電源配線に直列に接続される。

【００３４】このように、デカップリングコンデンサと
電源端子の間にインダクタンスを設置することで、電源
端子の出力インピーダンスを高め、高周波電源電流のデ
カップリングコンデンサへの流出を促進することができ
る。

【００３５】図８は、図７で示されるレイアウトを回路
図で示したものである。図８において、８０１はインダ
クタンスを示し、図７における半導体集積回路７０３１
によって形成される。また、８０２はデカップリングコ
ンデンサを示し、図７におけるデカップリングコンデン
サ７０５によって形成される。

【００３６】さらに、８０３は半導体回路装置内部側の
電源―接地端子対を、８０４は半導体回路装置外部側の
電源―接地端子対を、それぞれ示している。図８からも
分かるように、端子対８０３から見ると、インダクタン
ス８０１とデカップリングコンデンサ８０２によって広
域遮断フィルタが形成されていることがわかる。

【００３７】なお、説明を簡単にするために３層金属配
線プロセスに限定して説明してきたが、上述したような
効果は任意の層数を持つ多層金属配線プロセスについて
も成立する。また、ソレノイドを形成する構造物の形状
は図１から図４、あるいは図７に示すような四角形に限
定されるものではなく、柱状構造物を取り囲みソレノイ
ドを形成する形ならどのような形状であっても良い。

【００３８】次に、図７に示すようなレイアウトにおけ
るフィルタ効果について、図８に示す回路に基づいて考
察する。ここでは、例えば６層金属配線プロセスで作成
された半導体回路の電源配線に、図７及び図８で示すよ
うな広域遮断フィルタを組みこむ場合を考える。

【００３９】また、インダクタンスを形成する半導体集
積回路は、図１及び図２に示すような半導体基板に対し
て垂直な柱状構造物を持つタイプの半導体集積回路と
し、柱状構造物の材料は、磁性体である鉄を用いるもの
とする。

【００４０】最初に、インダクタンスの値を求める。半
導体回路の形状が１辺６０００μｍの正方形として、そ
のうち５％の領域をインダクタンスの柱状構造物の断面
積が占めるとする。

【００４１】円筒状ソレノイドの、インダクタンスの値
は、（数１）で求める。

【００４２】

【数１】Ｌ＝μｎ²Ｓ／ｌ （数１）において、Ｌはソレノイドのインダクタンス
を、ｎは巻き数を、Ｓは断面積を、ｌはソレノイドの長
さを、それぞれ示す。（数１）を近似的に使用し、ｌを
２．５μｍとし、鉄心の初期透磁率を３００、ｎを５と
して計算すると、インダクタンスＬ＝３．４ｍＨという
値が得られる。

【００４３】次に、求めたインダクタンスＬを図８に代
入し、ＬＣ広域遮断フィルタの伝送特性式を求める。Ｃ
の値は、デカップリングコンデンサの容量の総和であ
り、ここでは２００ｐＦとする。また、ＬＣ広域遮断フ
ィルタの周波数ｆに対する伝播特性αは（数２）であら
わされる。

【００４４】

【数２】Coshα ＝ ２πｆ√（LC） ただしｆ ＞ １／｛√（LC）｝ （数２）より、ｆ＝１２ＭＨｚの時α＝−６ｄB、ｆ＝
６００ＭＨｚの時α＝−１０ｄBとなり、ＥＭＩノイズ
の主要因となる１０ＭＨｚ以上の電流ノイズに対して強
力なフィルタ効果を発揮できることがわかる。例えば、
インダクタンスを形成しないときの伝搬特性は、ｆ＝１
０ＭＨｚでα＝―２ｄB程度なことと比較すれば、イン
ダクタンスセルの効果は十二分に大きいものと考えられ
る。

【００４５】以上のように本実施の形態によれば、図１
及び図２で示したような柱上構造物が半導体基板に対し
て垂直に位置するソレノイドを直列に接続したものを、
図７に示すように半導体回路装置内の電源配線に直列に
接続し、デカップリングコンデンサ７０５と組み合わせ
ることにより、ＥＭＩの主要因である１０ＭＨｚ以上の
電流ノイズに対して有効な広域遮断フィルタを形成する
ことが可能となる。かかる効果は、図３及び図４で示し
たような柱上構造物が半導体基板に対して水平に位置す
るソレノイドを直列に接続したものであっても同様であ
る。

【００４６】次に、図１及び図２で示したような柱上構
造物が半導体基板に対して垂直に位置する半導体集積回
路を用いた半導体装置について説明する。ここでは、説
明を簡単化するため、６層金属配線プロセスを用いるこ
ととする。

【００４７】まず、図９は柱上構造物が半導体基板に対
して垂直に位置する半導体集積回路を用いた半導体装置
を示した概略図である。図９において、９０１は入出力
ブロック設置領域を、９０２はメモリやコア等から構成
されたロジック部設置領域を、９０３は入出力ブロック
設置領域９０１の周囲を巡る電源・設置配線を、それぞ
れ示す。デカップリングコンデンサは、ロジック部設置
領域９０２と電源・設置配線９０３に設置されている。
９０４は入出力ブロック設置領域９０１とロジック部設
置領域９０２を結ぶ配線を設置する配線チャネル領域を
示し、さらに半導体集積回路が設置されている。

【００４８】図１０には、配線チャネル領域９０４の断
面図を示している。図１０において、１０１０は半導体
基板を、１０１１は第１層金属配線層を、１０１２は第
２層金属配線層を、１０１３は第３層金属配線層を、１
０１４は第４層金属配線層を、１０１５は第５層金属配
線層を、それぞれ示す。また、１０１６は酸化物を、１
０１７は柱状構造物を、それぞれ示す。

【００４９】図１０において、第１層金属配線層１０１
１及び第２層金属配線層１０１２は、入出力ブロック設
置領域９０１とロジック部設置領域９０２を結ぶ配線で
ある。一方、第３層金属配線層１０１３、第４層金属配
線層１０１４及び第５層金属配線層１０１５は、本発明
の実施の形態にかかる半導体集積回路のソレノイド部分
を構成している。

【００５０】そのため、電源配線は電源・設置配線９０
３から半導体回路装置の電源端子に至るまでに、すべて
の半導体集積回路を通過することになる。すると、半導
体回路装置内部で発生した電源電流は、電源・設置配線
９０３から図１０に示す半導体集積回路を通過してから
入出力ブロック設置領域９０１へ到達する経路か、もし
くは図１０に示す半導体集積回路に到達する前にデカッ
プリングコンデンサに落ち込む経路のいずれかのルート
を通過することになる。

【００５１】これによって、配線チャネル領域９０４の
サイズや形状を変更しても、ロジック部設置領域９０２
の配置配線構造には何ら影響を及ぼさないことから、イ
ンダクタンスの設置の自由度が高いレイアウトをするこ
とが可能となる。

【００５２】なお、図９及び図１０に示す半導体装置
は、図３及び図４で示したような半導体基板に対して水
平な柱状構造物を有する半導体集積回路であっても実現
することが可能である。また、ここでは説明の便宜上、
６層配線としているが、二層以上の任意の層数を持つ半
導体集積回路であれば同様の効果が期待できる。

【００５３】次に、上述したような半導体集積回路のレ
イアウト設計方法について説明する。図１１には、本発
明の実施の形態にかかる半導体集積回路のレイアウト方
法のフローチャートを示している。

【００５４】図１１において、まず、インダクタンスを
設置したいワンチップレイアウトデータ３０００を用意
する。３０００には、デカップリングコンデンサが含ま
れている。そのワンチップレイアウトの概略図を図１２
に示す。

【００５５】図１２において、３１０１はセルブロック
及びブロック間配線チャネルを備えた回路ブロックを示
す。また、３１０２は入出力セルブロックを示し、３１
０３はワンチップレイアウト３１００から回路ブロック
３１０１と入出力セルブロック３１０２を省いた領域で
あり、回路ブロック３１０１と入出力セルブロック３１
０２を接続する信号配線及び電源配線が存在する周辺配
線ブロックである。また、３１０４及び３１０５は、そ
れぞれ回路ブロック３１０１の縦の長さと横の長さを示
している。

【００５６】最初に、工程３００１において、ワンチッ
プレイアウトデータ３０００の中から、回路ブロック３
１０１のレイアウトデータ、及び縦横の辺の長さ３１０
４及び３１０５を抽出する。これらのデータは回路ブロ
ックレイアウト３００２で示されている。

【００５７】次に、工程３００３で、ワンチップレイア
ウト３０００に含まれているデカップリングコンデンサ
の設置数から、電源配線に並列に接続されているキャパ
シタンス値３００４を算出する。

【００５８】次に、工程３００７において、キャパシタ
ンス値３００４に基づいて、電源回路に接続するインダ
クタンス値を求める。電源回路へのインダクタンスの接
続方法については、図１３に示すようになる。図１３に
おいて、３１１０は電源の入出力セルを示し、３１１１
は図１０で述べた半導体集積回路であって、インダクタ
ンスを形成しており、電源の入出力セル３１１０と直列
に接続されている。また、半導体集積回路３１１１は第
１層と第２層の二つの層を除いた配線層で構成されてい
る。

【００５９】さらに、３１１２は第３層から第１層まで
を結ぶコンタクトを示し、半導体集積回路３１１１と直
列に接続されている。３１１３は、回路ブロックの周囲
を巡る電源配線を示し、デカップリングコンデンサが並
列に接続されており、コンタクト３１１２と接続されて
いる。また、電源配線３１１３は第１配線層を用いて配
線されている。

【００６０】このように、インダクタンスを形成する半
導体集積回路は周辺配線ブロックに設置され、電源配線
に直列に組み込まれる構造となっている。この場合の電
源配線に関する回路図は図１４に示すようになる。

【００６１】図１４において、３２０１は電源配線３１
１３で構成されたインダクタンスを、３２０２は半導体
集積回路３１１１の電源配線に接続されたデカップリン
グコンデンサによって構成されるコンデンサを示す。図
１４からも、電源配線に直列なインダクタンス及び並列
なコンデンサによるＬＣフィルタが構成されていること
がわかる。

【００６２】図１４に示すようなＬＣフィルタモデル
と、抑圧したい電源電流の周波数３００５、及びその周
波数における電源電流の減衰量３００６を、前述の（数
２）に与えてやることで、求めるインダクタンス値を決
定することが可能となる。

【００６３】次に、工程３００８において、前述のイン
ダクタンス値を実現するために必要なインダクタンス回
路の設置面積を、半導体集積回路の構造に基づいて算出
する。インダクタンス回路の設置面積は、インダクタン
ス回路を構成する半導体集積回路における柱状構造物の
断面積と金属配線面積の和で求めることができる。柱状
構造物の断面積は（数１）を用いることで算出できる。
また、金属配線面積についても周辺配線ブロックを走る
電源配線と同じ太さの金属配線を使用するため、容易に
算出することができる。

【００６４】次に、工程３００９において、インダクタ
ンス回路の設置形状を見積もる。設置する形状は、以下
の４種類の形状から選択することになる。

【００６５】まず考えられるのは、周辺配線ブロックの
うち１辺だけにインダクタンス回路を設置する形状であ
る。かかる形状の模式図を図１５に示す。図１５におい
て、３３００は周辺配線ブロック内に構成されたインダ
クタンス回路領域を示し、第１層及び第２層は、周辺配
線ブロックに設置された回路ブロックと入出力セルブロ
ックを結ぶ信号配線及び電源配線である。一方、第３層
より上の配線層では、インダクタンスを形成するための
半導体集積回路が形成されている。

【００６６】なお、インダクタンス回路領域は、入出力
セルブロックに最も近い辺に設置されなくてはならな
い。

【００６７】かかるインダクタンス回路領域における半
導体集積回路の設置面積Ｓｌは、工程３００８で算出さ
れている。しかし、インダクタンス回路領域の面積は、
Ｓｌだけではなく、第１層及び第２層に存在する周辺配
線の設置面積にも左右される。

【００６８】かかるインダクタンス回路領域における第
１層及び第２層を用いた周辺配線の設置面積Ｓｗは、配
線に使用する配線層数の比率で概算できる。例えば、５
層配線プロセスの場合、この周辺配線の設置面積は５／
２＝２．５倍と概算することができる。したがって、イ
ンダクタンス回路領域の面積Ｓは、Ｓｌ又はＳｗのうち
面積の大きい方となる。

【００６９】なお、３３０１はインダクタンス回路領域
の幅Ｗ_l1を、３３０２は周辺配線ブロックの幅ｄｃｈ
を、３３０３は入出力セルブロックの幅Ｗ_ioを、それぞ
れ示している。ここで、回路ブロック３１０１の縦の長
さ３１０４をＡ、横の長さ３１０５をBとすると、新し
くインダクタンス回路領域を追加したことによる総回路
面積の増分Ｚ１は、（数３）によって求められる。

【００７０】

【数３】Ｚ１＝Ａ_all ＊ Ｗ_l1 （ただし、Ａ_all＝２＊Ｗ_io＋２＊ｄｃｈ＋Ａ、また、
Ｗ_l1＝Ｓ／（Ａ＋２＊ｄｃｈ）） 次に、周辺配線ブロックのうち、２辺にインダクタンス
回路を設置する形状も考えられる。かかる形状の模式図
を図１６に示す。図１６において、面積増大分Ｚ２は、
（数４）のように求めることができる。

【００７１】

【数４】 Ｚ２＝Ｂ_all＊Ｗ_l2＊Ｗ_l2＋Ａ_all＊Ｗ_l2−Ｗ_l2＊Ｗ_l2 （ただし、Ｂ_all＝２＊Ｗ_io＋２＊ｄｃｈ＋Ｂ、Ｗ_l2＝
１／２＊√｛（Ａ＋Ｂ＋２＊ｄｃｈ）＾２−４Ｓ｝−ｄ
ｃｈ） また、周辺配線ブロックのうち、3辺にインダクタンス
回路を設置する形状も考えられる。かかる形状の模式図
を図１７に示す。図１７において、面積増大分Ｚ３は、
（数５）ように求めることができる。

【００７２】

【数５】 Ｚ３＝Ｂ_all＊Ｗ_l3＋２＊Ａ_all＊Ｗ_l3−２＊Ｗ_l3＊Ｗ_l3 （ただし、Ｗ_l3＝１／４＊√｛（Ａ＋Ｂ＋２＊ｄｃｈ）
＾２−８Ｓ｝−ｄｃｈ） また、周辺配線ブロックをすべて使用して、インダクタ
ンス回路を設置する形状も考えられる。かかる形状の模
式図を図１８に示す。図１８において、面積増大分Ｚ４
は、（数６）ように求めることができる。

【００７３】

【数６】Ｚ４＝２＊Ｂ_all＊Ｗ_l4＋２＊Ａ_all＊Ｗ_l4−４
＊Ｗ_l4＊Ｗ_l4 （ただし、Ｗ_l4＝１／４＊√｛（Ａ＋Ｂ＋２＊ｄｃｈ）
＾２＋４Ｓ｝−ｄｃｈ） 工程３００９においては、上に示した４種類の形状の各
パラメータを計算することになる。

【００７４】次に、工程３０１０において、計算された
各パラメータに基づいて、最適な形状を選択する。面積
を最小にしたい場合は、Ｚ１からＺ４のうち、値が最小
となる形状を選択すれば良い。また、インダクタンス設
置領域における周辺配線面積Ｓｗと、インダクタンスを
形成する半導体集積回路面積Ｓｌの関係についても、制
約条件を設けることが可能である。例えば、Ｓｗ＞Ｓｌ
といった具合である。

【００７５】そして、選択された形状に適合したインダ
クタンス回路領域に合わせて、インダクタンスを形成す
る半導体集積回路を作成し、インダクタンスセルとして
定義する。当該インダクタンスセルは、第１配線層及び
第２配線層を除く配線層を使用している点に留意された
い。

【００７６】最後に、工程３０１１で、前述のインダク
タンスセルを含めて再度配置配線を行う。回路ブロック
のフロアプランは、インダクタンス追加前のものと同一
でよい。また、インダクタンスセルを電源の入出力セル
を含んだ入出力セルブロックに隣接させる必要がある。

【００７７】このようなレイアウト設計方法によって、
実際に配置されたデカップリングコンデンサの値に基づ
いてノイズ抑圧に必要なインダクタンス値を求めること
が可能となる。しかも、回路ブロック内は再配置配線の
必要がないため、設置に伴う工数の増大を縮小すること
ができる。さらに、周辺配線ブロックが入出力セルブロ
ックと隣接していることから、配線の長さを最小限度に
抑えることも可能となる。

【００７８】

【発明の効果】以上のように本発明にかかる半導体集積
回路によれば、柱状構造物と、それを取り囲む金属配線
によって、インダクタンスを形成することができ、さら
に当該インダクタンスをいくつか直列に接続して半導体
回路内の電源回路に直列に接続することにより、広域遮
断フィルタを形成することができ、従来の回路より高い
高周波成分除去効果を得ることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態にかかる半導体集積回路
における半導体基板に対し垂直な柱状構造物を有する場
合の階層別断面図

【図２】 本発明の実施の形態にかかる半導体集積回路
における半導体基板に対し垂直な柱状構造物を有する場
合の概略構成図

【図３】 本発明の実施の形態にかかる半導体集積回路
における半導体基板に対し水平な柱状構造物を有する場
合の階層別断面図

【図４】 本発明の実施の形態にかかる半導体集積回路
における半導体基板に対し水平な柱状構造物を有する場
合の概略構成図

【図５】 半導体基板に対し垂直な柱状構造物を有する
半導体集積回路同士を接続する場合の説明図

【図６】 半導体基板に対し垂直な柱状構造物を有する
半導体集積回路と半導体基板に対し水平な柱状構造物を
有する半導体集積回路とを接続する場合の説明図

【図７】 本発明の実施の形態にかかる半導体集積回路
を組み込んだ半導体装置の模式図

【図８】 本発明の実施の形態にかかる半導体集積回路
を組み込んだ半導体装置における回路図

【図９】 本発明の実施の形態にかかる半導体集積回路
を組み込んだ半導体装置の概略レイアウト図

【図１０】 本発明の実施の形態にかかる半導体集積回
路を組み込んだ半導体装置における配線チャネル領域の
断面例示図

【図１１】 本発明の実施の形態にかかる半導体集積回
路を組み込んだ半導体装置におけるレイアウト設計方法
のフローチャート

【図１２】 ワンチップレイアウトの概略図

【図１３】 電源回路とインダクタンスの接続関係の概
略図

【図1４】 ワンチップレイアウトにおける概略回路図

【図１５】 周辺配線ブロックのうち、１辺にインダク
タンス回路を設置した時の模式図

【図１６】 周辺配線ブロックのうち、２辺にインダク
タンス回路を設置した時の模式図

【図１７】 周辺配線ブロックのうち、3辺にインダク
タンス回路を設置した時の模式図

【図１８】 周辺配線ブロックをすべて使用して、イン
ダクタンス回路を設置した時の模式図

【符号の説明】

１０１、１１１ 第１層配線層金属配線 １０２、２０２、２０３、３０２、１１２、２１２、３
１２ ビアホール ２０１、２１１ 第２層配線層金属配線 ３０１、３１１ 第３層配線層金属配線 ４０１ 柱状構造物 ４０２、４１２ 第１層第２層ビア ４０３、４１３ 第２層第３層ビア ７０１ 半導体回路装置の電源端子 ７０２ 第３層配金属配線 ７０４ 電源配線 ７０５ デカップリングコンデンサ ７０６ 第１層配線 ８０１ インダクタンス ８０２ デカップリングコンデンサ ８０３ 半導体回路装置内部側の電源―接地端子対 ８０４ 半導体回路装置外部側の電源―接地端子対 ９０１ 入出力ブロック ９０２ ロジック部設置領域 ９０３ 電源配線 ９０４ 配線チャネル領域 １０１０ 半導体基板 １０１１ 第１層金属配線 １０１２ 第２層金属配線 １０１３ 第３層金属配線 １０１４ 第４層金属配線 １０１５ 第５層金属配線 １０１６ 酸化物 １０１７ 柱状構造物 ３１００ ワンチップレイアウト ３１０１ 回路ブロック ３１０２ 入出力セルブロック ３１０３ 周辺配線ブロック ３１０４ 回路ブロックの縦の長さ ３１０５ 回路ブロックの横の長さ ３１１０ 入出力セル ３１１１ 半導体集積回路 ３１１２ 第１層から第3層まで結ぶコンタクト ３１１３ 電源配線 ３２０１ インダクタンス ３２０２ コンデンサ ３３００ インダクタンス回路領域 ３３０１ インダクタンス回路領域の幅 ３３０２ 周辺配線ブロックの幅 ３３０３ 入出力セルブロック幅 ７０３１、７０３２ 半導体集積回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｄ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路内に形成された柱状構造
   物と、前記柱状構造物を取り囲む複数のソレノイド状構
   造物を備え、かつ、すべての前記ソレノイド状構造物を
   直列に接続し、直列に接続した前記ソレノイド状構造物
   の両端を半導体回路装置電源端子とデカップリングコン
   デンサに接続することを特徴とする半導体集積回路。
2. 【請求項２】 前記柱状構造物が半導体基板に対して垂
   直に位置し、前記ソレノイド状構造物が半導体基板に対
   して水平に位置する請求項１記載の半導体集積回路。
3. 【請求項３】 前記柱状構造物が半導体基板に対して水
   平に位置し、前記ソレノイド状構造物が半導体基板に対
   して垂直に位置する請求項１記載の半導体集積回路。
4. 【請求項４】 前記柱状構造物が半導体基板に対して垂
   直に位置し、前記ソレノイド状構造物が半導体基板に対
   して水平に位置する半導体集積回路と、前記柱状構造物
   が半導体基板に対して水平に位置し、前記ソレノイド状
   構造物が半導体基板に対して垂直に位置する半導体集積
   回路を任意の組合せで直列に接続して構成された請求項
   １記載の半導体集積回路。
5. 【請求項５】 前記柱状構造物が絶縁物である請求項１
   から４のいずれか一項に記載の半導体集積回路。
6. 【請求項６】 前記柱状構造物が磁性体である請求項１
   から４のいずれか一項に記載の半導体集積回路。
7. 【請求項７】 前記ソレノイド状構造物が金属である請
   求項１から６のいずれか一項に記載の半導体集積回路。
8. 【請求項８】 回路ブロックの一辺の長さであるブロッ
   ク長及びデカップリングコンデンサからキャパシタンス
   値を読み取る工程と、前記キャパシタンス値から、要求
   される周波数において要求される減衰量を実現できるＬ
   Ｃフィルタを構成するためのインダクタンス値を求める
   工程と、 半導体集積回路の設置面積を、前記半導体集積回路内に
   形成された柱状構造物を取り囲む複数のソレノイド状構
   造物の前記柱状構造物への総巻き数と、前記インダクタ
   ンス値から算出する工程と、 前記ブロック長及び前記設置面積に基づいて、複数のモ
   デルパターンに対してワンチップレイアウトデータの総
   面積を算出し、前記総面積が最小になる前記モデルパタ
   ーンを選択する工程と、 前記モデルパターンにしたがって、前記半導体集積回路
   を用いたインダクタンスセルを作成し、前記インダクタ
   ンスセルを含めた配置配線を行う工程を含むことを特徴
   とする半導体集積回路についてのレイアウト方法。