JP2006013713A - ラインフィルタ - Google Patents

Abstract

【課題】 小型、低背化を図ることができると共に、特にコモンモードノイズの低減に優れたラインフィルタを提供する。
【解決手段】 それぞれ第１および第２の開口部１１Ａ，１１Ｂを有する平板状の複数の基板１０−１〜１０−６が一体的に積層され、コア２０が、それら積層された複数の基板１０−１〜１０−６を貫通するように第１および第２の開口部１１Ａ，１１Ｂに挿入される。第３層〜第６層目までの基板１０−３〜１０−６上において、第１および第２の開口部１１Ａ，１１Ｂのそれぞれの周囲には、第１および第２のコイル用導体が形成されている。第１および第２のコイル用導体３１，３２とコア２０とでコモンモードチョークコイルが形成される。最上層の基板１０−１の空き領域には、各回路部品が実装される。以上のような基本構造により、小型、低背化を図ることができる。
【選択図】 図１

Description

本発明は、電源ラインや信号ラインなどの導電線上を伝搬するノイズを抑制するラインフィルタに関する。

スイッチング電源、インバータ、照明機器の点灯回路等のパワーエレクトロニクス機器は、電力の変換を行う電力変換回路を有している。電力変換回路は、直流を矩形波の交流に変換するスイッチング回路を有している。そのため、電力変換回路は、スイッチング回路のスイッチング周波数と等しい周波数のリップル電圧や、スイッチング回路のスイッチング動作に伴うノイズを発生させる。このリップル電圧やノイズは他の機器に悪影響を与える。そのため、電力変換回路と他の機器あるいは線路との間には、リップル電圧やノイズを低減する手段を設ける必要がある。

また、最近、家庭内における通信ネットワークを構築する際に用いられる通信技術として電力線通信が有望視され、その開発が進められている。電力線通信は、電力線に高周波信号を重畳して通信を行う。この電力線通信では、電力線に接続された種々の電気・電子機器の動作によって、電力線上にノイズが発生し、このことが、エラーレートの増加等の通信品質の低下を招く。そのため、電力線上のノイズを低減する手段が必要になる。また、電力線通信では、屋内電力線上の通信信号が屋外電力線に漏洩することを阻止する必要がある。

これらのノイズを抑制するために、電源ラインや信号ラインなどにラインフィルタを設けることが有効である。なお、２本の導電線を伝搬するノイズには、２本の導電線の間で電位差を生じさせるノーマルモード（ディファレンシャルモード）ノイズと、２本の導電線を同じ位相で伝搬するコモンモードノイズとがある。

特許文献１には、配線基板にトロイダルタイプのコモンモードチョークコイルを装着してノイズフィルタを構成した例が記載されている。また特許文献２には、配線基板にボビンタイプのコモンモードチョークコイルを装着してノイズフィルタを構成した例が記載されている。

また特許文献３には、渦巻状の導体パターンを有する平板状のプリントコイルを複数枚積層し、これらのプリントコイルの導体パターンの中心部をコアで貫通すると共に、各プリントコイルの導体パターンを電気的に接続し、さらに、積層されたプリントコイルの上部と下部とをプリントコイルとは独立した部品実装板で挟み、これら部品実装板にフィルタ回路用の電子部品を実装したプリントコイル形ラインフィルタが記載されている。
実開平５−６８２０号公報 特開平７−１５２６９号公報 特開平６−３４９６４７号公報

近年の電子機器の小型化に伴い、ラインフィルタも小型化することが望まれる。特に電源ラインに用いられるラインフィルタの場合には、電源回路周辺に設けられることが多く、空冷ファンからの空気の流れを阻害しないために低背化することが望まれる。しかしながら、上記特許文献１，２に記載のように、単にトロイダルタイプやボビンタイプのコイルを配線基板に実装する構造では小型、低背化を図りにくいという問題がある。

一方、特許文献３に記載の構造では、平板状のプリントコイルを用いることで、特許文献１，２に記載の構造に比べれば小型、低背化しやすいと考えられる。しかしながら、特許文献３では、当該文献の図１等を見ても明らかなように、各プリントコイル間が構造的に一体化されておらず、単にプリントコイルを高さ方向に配置しただけであり、ラインフィルタとして十分に小型化したとはいえず、未だ改善の余地が残されている。また、特許文献３により実現されるのは、当該文献の図２および図８に示されているように、平衡型インダクタ（ラインフィルタＬ１）と、その前後に接続されたコンデンサＣＸ１，ＣＸ２，ＣＹ１，ＣＹ２とによって構成されたフィルタ回路であるが、このような回路構成では、十分にコモンモードノイズを低減し得ないという問題がある。

本発明はかかる問題点に鑑みてなされたもので、その目的は、小型、低背化を図ることができると共に、特にコモンモードノイズの低減に優れたラインフィルタを提供することにある。

本発明によるラインフィルタは、それぞれ第１および第２の開口部を有し、各層における第１および第２の開口部が互いに対応するように一体的に積層された複数の基板と、複数の基板のうち少なくとも２つの基板上において、第１および第２の開口部のそれぞれの周囲に形成された第１および第２のコイル用導体と、第１および第２のコイル用導体が形成された各基板に設けられ、隣接する基板間の第１のコイル用導体同士を接続する第１の層間接続部、および隣接する基板間の第２のコイル用導体同士を接続する第２の層間接続部と、複数の基板を貫通するように第１および第２の開口部に挿入され、第１および第２のコイル用導体と共にコモンモードチョークコイルを形成するコアと、複数の基板における、第１および第２のコイル用導体が形成されていない空き領域に実装された第１および第２のキャパシタ、ならびにインダクタンス素子とを備えている。そして、第１のキャパシタの一端が第１の層間接続部に接続されると共に、第２のキャパシタの一端が第２の層間接続部に接続され、第１および第２のキャパシタの他端が、インダクタンス素子を介して接地されているものである。

本発明によるラインフィルタにおいて、複数の基板における、第１および第２のコイル用導体が形成されていない空き領域に形成された導体によるグランドパターンをさらに備え、第１および第２のキャパシタの他端が、インダクタンス素子の一端に共通接続されると共に、インダクタンス素子の他端がグランドパターンに接続され、接地されていても良い。

この場合さらに、グランドパターンが形成された基板に隣接する他の基板上において、グランドパターンに対向するように形成された導体による配線パターンと、グランドパターンと配線パターンとによる浮遊容量により形成され、インダクタンス素子に対して並列接続される第３のキャパシタとをさらに備え、第１および第２のキャパシタの他端が、配線パターンを介してインダクタンス素子の一端に共通接続されると共に、インダクタンス素子の他端がグランドパターンに接続され、接地されていても良い。

また、インダクタンス素子に対して並列接続される抵抗素子をさらに備え、第１および第２のキャパシタの他端が、配線パターンを介してインダクタンス素子および抵抗素子の一端に共通接続されると共に、インダクタンス素子および抵抗素子の他端がグランドパターンに共通接続され、接地されていても良い。

また、本発明によるラインフィルタにおいて、第１および第２のキャパシタ、ならびにインダクタンス素子が、同一基板の同一面上に実装されていても良い。さらに、第１および第２のキャパシタが、同一基板の同一面上において互いに対称的に配置されていても良い。

本発明によるラインフィルタにおいて、コアは、第１および第２の開口部に挿入される凸部を有する第１のコアと、第１のコアの凸部の底面において第１のコアと一体化される第２のコアとで構成され、第１のコアが、以下の条件を満足するような形状となっていることが好ましい。
Ｌ＞Ｗ
ただし、Ｌは第１のコア内部に形成される磁路に対して直交する第１の方向での第１のコアの外径、Ｗは第１のコアの凸部の幅（第１の方向に直交する第２の方向での第１のコアの凸部の外径）を示す。

また、本発明によるラインフィルタにおいて、第１のキャパシタの一端が接続される第１の層間接続部を境界として、第１のコイル用導体とコアとで第１および第２のインダクタが形成されると共に、第１および第２のインダクタのインダクタンスが同一の値となるような位置に第１の層間接続部が設けられていることが好ましい。また、第２のキャパシタの一端が接続される第２の層間接続部を境界として、第２のコイル用導体とコアとで第３および第４のインダクタが形成されると共に、第３および第４のインダクタのインダクタンスが同一の値となるような位置に第２の層間接続部が設けられていることが好ましい。

本発明によるラインフィルタでは、それぞれ第１および第２の開口部を有する複数の基板が、各層において第１および第２の開口部が互いに対応するように一体的に積層され、コアが、それら積層された複数の基板を貫通するように第１および第２の開口部に挿入される。少なくとも２つの基板上において第１および第２の開口部のそれぞれの周囲には、第１および第２のコイル用導体が形成される。隣接する基板間の第１のコイル用導体同士は基板に設けられた第１の層間接続部によって接続され、隣接する基板間の第２のコイル用導体同士は第２の層間接続部によって接続される。これら第１および第２のコイル用導体とコアとでコモンモードチョークコイルが形成される。複数の基板における、第１および第２のコイル用導体が形成されていない空き領域には、第１および第２のキャパシタ、ならびにインダクタンス素子が実装される。以上のような基本構造により、小型、低背化が容易となる。

また、第１のキャパシタの一端を第１の層間接続部に接続すると共に、第２のキャパシタの一端を第２の層間接続部に接続し、さらに、第１および第２のキャパシタの他端を、インダクタンス素子を介して接地することで、例えばコモンモードチョークコイルの入出力端にキャパシタを接続するような従来のラインフィルタの回路構成に比べて、コモンモードノイズの低減に優れたフィルタ回路が実現可能となる。

また、インダクタンス素子に対して並列接続される第３のキャパシタをさらに備えるようにした場合には、そのインダクタンス素子と第３のキャパシタとで並列共振回路が形成され、コモンモードノイズがより効果的に低減される。

また、コアを、第１および第２の開口部に挿入される凸部を有する第１のコアと、第１のコアの凸部の底面において第１のコアと一体化される第２のコアとで構成し、第１のコアをＬ＞Ｗの条件を満足するような形状にした場合には、それらのコアと第１および第２のコイル用導体とで形成されるコモンモードチョークコイルに関し、磁路長を延ばすことなくコアの分割面を大きくして（磁気抵抗を小さくして）、インダクタンス値が効率的に高められる。

本発明のラインフィルタによれば、互いに一体的に積層される複数の基板のうち少なくとも２つの基板上における、第１および第２の開口部のそれぞれの周囲に第１および第２のコイル用導体を形成すると共に、隣接する基板間のコイル用導体同士を層間接続部で接続し、さらに、第１および第２の開口部にコアを挿入することでコモンモードチョークコイルを形成し、基板の空き領域に第１および第２のキャパシタ、ならびにインダクタンス素子を実装するようにしたので、小型、低背化を図ることができる。また、第１のキャパシタの一端を第１の層間接続部に接続すると共に、第２のキャパシタの一端を第２の層間接続部に接続し、さらに、第１および第２のキャパシタの他端を、インダクタンス素子を介して接地するようにしたので、例えばコモンモードチョークコイルの入出力端にキャパシタを接続するような従来のラインフィルタの回路構成に比べて、コモンモードノイズの低減に優れたフィルタ回路を実現できる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。本実施の形態に係るラインフィルタは、電源ラインや信号ラインなどに接続され、例えば電力変換回路が発生するリップル電圧やノイズを低減する手段として利用される。また、電力線通信において電力線上のノイズを低減したり、室内電力線上の通信信号が屋外電力線に漏洩することを防止する手段としても利用可能である。

図１は、このラインフィルタの全体構成を示し、図２は、このラインフィルタの各構成要素を分解して示した図である。図５は、このラインフィルタの等価回路を示している。このラインフィルタは、平板状の複数の基板１０−１〜１０−６と、磁性材料よりなるコア２０とを備えている。複数の基板１０−１〜１０−６は、それぞれ開口部１１を有し、各層における開口部１１が互いに対応するように各層が密着して一体的に積層されている。図３（Ａ）〜図３（Ｃ）には、それぞれ上から第１層〜第３層目までの基板１０−１〜１０−３の平面構成を示し、図４（Ａ）〜図４（Ｃ）には、それぞれ上から第４層〜第６層目までの基板１０−４〜１０−６の平面構成を示す。開口部１１は、より詳しくは第１および第２の開口部１１Ａ，１１Ｂで構成され、それら第１および第２の開口部１１Ａ，１１Ｂが、各基板１０−１〜１０−６の中央部に並列して設けられている。

コア２０は、複数の基板１０−１〜１０−６を貫通するように第１および第２の開口部１１Ａ，１１Ｂに挿入されている。コア２０は、より詳しくは図２に示したように、第１のコア２０Ａと、この第１のコア２０Ａに一体化される第２のコア２０Ｂとで構成されている。第２のコア２０Ｂは、平板状となっている。第１のコア２０Ａは、図のｚｙ方向の断面がコ字状（またはＵ字状）となっており、対向する２辺に凸部２１を有している。この凸部２１を上層側から各基板１０−１〜１０−６の第１および第２の開口部１１Ａ，１１Ｂに挿入することで、第１のコア２０Ａが各基板１０−１〜１０−６に実装されている。第２のコア２０Ｂは、最下層の基板１０−６の裏面側において凸部２１の底面２１Ｓに接着されることで、第１のコア２０Ａに一体化されている。これにより、第１のコア２０Ａと第２のコア２０Ｂとで全体として、図のｚｙ断面方向に矩形環状のコア２０が形成されている。

第１のコア２０Ａは、次の条件を満足するような形状となっている。
Ｌ＞Ｗ
ただし、Ｌは、図２に示したように第１のコア２０Ａ内部に形成される磁路に対して直交する第１の方向（図のｘ方向）での第１のコアの外径を示す。Ｗは第１のコア２０Ａの凸部２１の幅（第１の方向に直交する第２の方向（図のｙ方向）での第１のコア２０Ａの凸部２１の外径）を示す。

上から第３層〜第６層目までの基板１０−３〜１０−６には、第１および第２のコイル用導体３１，３２が積層されている（図３（Ｃ）および図４（Ａ）〜（Ｃ）参照）。第１および第２のコイル用導体３１，３２は、第１および第２の開口部１１Ａ，１１Ｂのそれぞれの周囲に環状にパターン形成されている。第１および第２のコイル用導体３１，３２は、図示したように、各層において互いに対称的にパターン形成されている。第１および第２のコイル用導体３１，３２とコア２０とで、コモンモードチョークコイルが形成されている。

各基板１０−３〜１０−６には、隣接する基板間において第１のコイル用導体３１同士を接続するための層間接続用の貫通穴５３Ａ，５４Ａが設けられている。貫通穴５４Ａはもう一方の貫通穴５３Ａに対して内側（第１の開口部１１Ａ側）に設けられ、もう一方の貫通穴５３Ａは各基板１０−３〜１０−６の外周側に設けられている。各層の第１のコイル用導体３１は、貫通穴５３Ａ，５４Ａによって交互に接続されている。すなわち、６層目の基板１０−６における第１のコイル用導体３１と、５層目の基板１０−５における第１のコイル用導体３１とが内側の貫通穴５４Ａを介して接続されている。５層目の基板１０−５における第１のコイル用導体３１と、４層目の基板１０−４における第１のコイル用導体３１とが外側の貫通穴５３Ａを介して接続されている。４層目の基板１０−４における第１のコイル用導体３１と、３層目の基板１０−３における第１のコイル用導体３１とが内側の貫通穴５４Ａを介して接続されている。

このようにして第１のコイル用導体３１が第３層〜第６層目まで連続的に接続され、コモンモードチョークコイルの一方の巻線を形成している。ここで、各層において第１のコイル用導体３１の導体パターンがほぼ同一の長さであるとすれば、５層目と４層目の中間接続部分Ｐ１が、第１のコイル用導体３１によって形成された一方の巻線の中点位置となる。この場合、中間接続部分Ｐ１を境界として、第６層から中間接続部分Ｐ１までの第１のコイル用導体３１とコア２０とで、図５の等価回路における第１のインダクタＬ１が形成され、中間接続部分Ｐ１から第３層までの第１のコイル用導体３１とコア２０とで第２のインダクタＬ２が形成される。この場合、第１および第２のインダクタＬ１，Ｌ２のインダクタンスは同一の値となる。このような中間接続部分Ｐ１が、本発明における「第１の層間接続部」の一具体例に相当する。

各基板１０−３〜１０−６には、また、隣接する基板間において第２のコイル用導体３２同士を接続するための層間接続用の貫通穴５３Ｂ，５４Ｂが設けられている。貫通穴５４Ｂはもう一方の貫通穴５３Ｂに対して内側（第２の開口部１１Ｂ側）に設けられ、もう一方の貫通穴５３Ｂは各基板１０−３〜１０−６の外周側に設けられている。各層の第２のコイル用導体３２も、第１のコイル用導体３１と同様、貫通穴５３Ｂ，５４Ｂによって交互に接続されることにより、第３層〜第６層目まで連続的に接続され、コモンモードチョークコイルの他方の巻線を形成している。

ここで、各層において第２のコイル用導体３２の導体パターンがほぼ同一の長さであるとすれば、５層目と４層目の中間接続部分Ｐ３が、第２のコイル用導体３２によって形成された他方の巻線の中点位置となる。この場合、中間接続部分Ｐ３を境界として、第６層から中間接続部分Ｐ３までの第２のコイル用導体３２とコア２０とで、図５の等価回路における第３のインダクタＬ３が形成され、中間接続部分Ｐ３から第３層までの第２のコイル用導体３２とコア２０とで第４のインダクタＬ４が形成される。この場合、第３および第４のインダクタＬ３，Ｌ４のインダクタンスは同一の値となる。このような中間接続部分Ｐ３が、本発明における「第２の層間接続部」の一具体例に相当する。

各層間の導通は、例えば各貫通穴５３Ａ，５４Ａおよび５３Ｂ，５４Ｂにそれぞれ導電性のピンを接続することや、各貫通穴の内面に導電性のメッキを施すことにより行うことができる。なお、第１および第２のコイル用導体３１，３２の形成パターン（巻き方）や各層間の接続位置の関係は、図示したものに限定されず、他の形態を採りうる。

第２層目の基板１０−２の表面には、導体によるグランドパターン１２Ｂが形成されている（図３（Ｂ））。最上層の基板１０−１の表面には、グランドパターン１２Ｂに対向するように、導体による配線パターン１２Ａが形成されている。これらグランドパターン１２Ｂと配線パターン１２Ａとによる浮遊容量により、図５の等価回路における第３のキャパシタＣ３が形成されている。第１および第２層目の基板１０−１，１０−２には、上記第１および第２のコイル用導体３１，３２の中間接続部分Ｐ１に対応する位置に貫通穴５３Ａ，５３Ｂが設けられている。最上層の基板１０−１の表面において、貫通穴５３Ａ，５３Ｂの周囲には後述する第１および第２のキャパシタＣ１，Ｃ２との接続用の配線パターンが設けられている。

最上層の基板１０−１の表面にはまた、一対の入力端子１Ａ，１Ｂと、一対の出力端子２Ａ，２Ｂと、グランド端子５とが設けられている。一対の入力端子１Ａ，１Ｂは、それぞれ基板１０−１の第１の辺に沿って所定の間隔を空けて配置されている。グランド端子５は、一対の入力端子１Ａ，１Ｂの間に配置されている。一方、一対の出力端子２Ａ，２Ｂは、基板１０−１の第１の辺に対向する第２の辺に沿って所定の間隔を空けて配置されている。入力端子１Ａ，１Ｂの配置部分にはそれぞれ、層間接続用の貫通穴５１Ａ，５１Ｂが設けられている。出力端子２Ａ，２Ｂの配置部分にもそれぞれ、層間接続用の貫通穴５２Ａ，５２Ｂが設けられている。グランド端子５の配置部分にも、層間接続用の貫通穴５５が設けられている。これらの貫通穴５１Ａ，５１Ｂおよび５２Ａ，５２Ｂ、ならびに５５は、他の基板１０−２〜１０−６にも設けられている。各層間の導通は、例えば各貫通穴に導電性のピンを接続することや、各貫通穴の内面に導電性のメッキを施すことにより行うことができる。

基板１０−１の表面には、回路部品（チップ部品）として、第１および第２のキャパシタＣ１，Ｃ２、インダクタンス素子（第５のインダクタＬ５）、ならびに抵抗素子Ｒ１が実装されている。第１および第２のキャパシタＣ１，Ｃ２は、コア２０を挟んで対向するように、それぞれ基板１０−１の第３および第４の辺に沿った空き領域に実装され、第５のインダクタＬ５および抵抗素子Ｒ１は、同じく基板１０−１の空き領域であってグランド端子５の近傍に配置されている。すなわち、これらの回路部品は同一基板の同一面上に実装されている。また第１および第２のキャパシタＣ１，Ｃ２は互いに対称的に配置されている。第５のインダクタＬ５は、本発明における「インダクタンス素子」の一具体例に対応し、抵抗素子Ｒ１は、本発明における「抵抗素子」の一具体例に対応する。

各回路要素の接続関係は以下のとおりである。一方の入力端子１Ａには、各層の貫通穴５１Ａを介して最下層の基板１０−６上の第１のコイル用導体３１の一端（図４（Ｃ））が接続されている。同様に他方の入力端子１Ｂには、各層の貫通穴５１Ｂを介して最下層の基板１０−６上の第２のコイル用導体３２の一端が接続されている。また、一方の出力端子２Ａには、各層の貫通穴５２Ａを介して第３層の基板１０−３上の第１のコイル用導体３１の一端（図３（Ｃ））が接続されている。同様に他方の出力端子２Ｂには、各層の貫通穴５２Ｂを介して第３層の基板１０−３上の第２のコイル用導体３２の一端が接続されている。

また、第１のキャパシタＣ１の一端が、貫通穴５３Ａを介して第１のコイル用導体３１における４層および５層間の中間接続部分Ｐ１（図４（Ａ），（Ｂ））に接続されている。同様に第２のキャパシタＣ２の一端が、貫通穴５３Ｂを介して第２のコイル用導体３２における４層および５層間の中間接続部分Ｐ３に接続されている。

第１および第２のキャパシタＣ１，Ｃ２の他端は、配線パターン１２Ａを介して第５のインダクタＬ５および抵抗素子Ｒ１の一端に共通接続されている。第５のインダクタＬ５および抵抗素子Ｒ１の他端は、グランド端子５の貫通穴５５を介して第２層のグランドパターン１２Ｂ（図３（Ｂ））に共通接続され、接地されている。これにより、第１および第２のキャパシタＣ１，Ｃ２の他端が、第５のインダクタＬ５および抵抗素子Ｒ１、ならびに第３のキャパシタＣ３を介して接地されている。

なお、各基板１０−１〜１０−６に設ける貫通穴は、本来、各層間の導通のための必要最低限の位置にのみ設ければ良い。例えば出力端子２Ａ，２Ｂに接続するための貫通穴５２Ａ，５２Ｂについては、導通のみを考慮すると第４層〜第６層目の基板１０−４〜１０−６には必ずしも設ける必要はない。しかしながら、本実施の形態では、各基板１０−１〜１０−６においてほぼ同様の位置に同一の貫通穴を設けている。これにより、各基板１０−１〜１０−６の製造、加工が容易となる。また、上層から下層まで各基板１０−１〜１０−６をすべて貫通するような貫通穴が形成されることで、このラインフィルタを他の回路基板に実装することが容易となる。例えば、入力端子１Ａ，１Ｂに対応する貫通穴５１Ａ，５１Ｂと、出力端子２Ａ，２Ｂに対応する貫通穴５２Ａ，５２Ｂとにそれぞれ、導通を兼ねた実装用のピンを挿入して他の回路基板に容易に実装することができる。

このような接続関係により、図５の等価回路で示されるフィルタ回路が実現されている。このフィルタ回路は、一対の入力端子１Ａ，１Ｂと、出力端子２Ａ，２Ｂと、グランド端子５とを備えている。このフィルタ回路はさらに、一方の入力端子１Ａと一方の出力端子２Ａとの間に直列的に挿入された第１および第２のインダクタＬ１，Ｌ２を備えている。このフィルタ回路はさらに、他方の入力端子１Ｂと他方の出力端子２Ｂとの間に直列的に挿入され、第１および第２のインダクタＬ１，Ｌ２と協働してコモンモードノイズを抑制する第３および第４のインダクタＬ３，Ｌ４とを備えている。

第１および第２のインダクタＬ１，Ｌ２は、互いに電磁気的に結合されている。第３および第４のインダクタＬ３，Ｌ４も同様に、互いに電磁気的に結合されている。上述したように第１のコイル用導体３１により形成された一方の巻線の途中に接続点（中間接続部分Ｐ１）を設け、その巻線の一方の端部から接続点までを第１の巻線部分３１ａとして第１のインダクタＬ１が形成され、同様に、その巻線の他方の端部から接続点までを第２の巻線部分３１ｂとして第２のインダクタＬ２が形成されている。第３および第４のインダクタＬ３，Ｌ４についても同様に、第２のコイル用導体３２により形成された他方の巻線の途中に接続点（中間接続部分Ｐ３）を設け、その他方の巻線の一方の端部から接続点までを第３の巻線部分３２ａとして第３のインダクタＬ３が形成され、その他方の巻線の他方の端部から接続点までを第４の巻線部分３２ｂとして第４のインダクタＬ４が形成されている。ここで、第１および第２のインダクタＬ１，Ｌ２のインダクタンスは同一の値であることがフィルタとしてより性能上、好ましい。第３および第４のインダクタＬ３，Ｌ４のインダクタンスも、同一の値にすることが好ましい。より好ましくは、第１および第２のインダクタＬ１，Ｌ２、ならびに第３および第４のインダクタＬ３，Ｌ４のすべてのインダクタンスを同一の値にすると良い。

第１および第２のインダクタＬ１，Ｌ２を構成する巻線（第１のコイル用導体３１）と、第３および第４のインダクタＬ３，Ｌ４を構成する巻線（第２のコイル用導体３２）は、共通のコア２０に巻かれ、協働してコモンモードノイズを抑制するように互いに結合している。すなわち、それらの巻線は、それらにノーマルモードの電流が流れたときに各巻線を流れる電流によってコア２０に誘起される磁束が互いに相殺されるような向きにコア２０に巻かれている。このように、それらの巻線およびコア２０は、コモンモードノイズを抑制し、ノーマルモード信号を通過させるコモンモードチョークコイルを構成している。

このフィルタ回路はさらに、一端が中間接続部分Ｐ１に接続された第１のキャパシタＣ１と、一端が中間接続部分Ｐ３に接続された第２のキャパシタＣ２と、一端が第１および第２のキャパシタＣ１，Ｃ２の各他端に接続され、他端がグランド端子５に接続された回路部分４１とを備えている。回路部分４１は、第５のインダクタＬ５、第３のキャパシタＣ３、および抵抗素子Ｒ１を有し、それらが互いに並列的に接続されている。

直列に接続された第１のキャパシタＣ１と回路部分４１は、一端が中間接続部分Ｐ１に接続され、他端が接地された第１の直列回路を構成している。また、直列に接続された第２のキャパシタＣ２と回路部分４１は、一端が中間接続部分Ｐ３に接続され、他端が接地された第２の直列回路を構成している。このように、このフィルタ回路では、第１の直列回路と第２の直列回路とで回路部分４１が共通になっている。

次に、本実施の形態に係るラインフィルタの作用、効果について説明する。

まず、図５の等価回路で示されるフィルタ回路としての作用を説明する。始めに、入力端子１Ａ，１Ｂにコモンモードの電圧Ｖｉが印加された場合について説明する。この場合、第１のインダクタＬ１の一方の端部（中間接続部分Ｐ１とは逆側の端部）とアース間、および第３のインダクタＬ３の一方の端部（中間接続部分Ｐ３とは逆側の端部）とアース間に等しい電圧Ｖｉが発生する。第１のインダクタＬ１の一方の端部とアース間に発生した電圧Ｖｉは、第１のインダクタＬ１と第１の直列回路（第１のキャパシタＣ１と回路部分４１）とによって分圧され、第１のインダクタＬ１の両端間と第１の直列回路の両端間とに、それぞれ所定の電圧が発生する。なお、図中の矢印は、その先の方が高い電位であることを表している。同様に、第３のインダクタＬ３の一方の端部とアース間に発生した電圧Ｖｉは、第３のインダクタＬ３と第２の直列回路（第２のキャパシタＣ２と回路部分４１）とによって分圧され、第３のインダクタＬ３の両端間と第２の直列回路の両端間とに、それぞれ所定の電圧が発生する。第１のインダクタＬ１と第２のインダクタＬ２は互いに電磁気的に結合されているので、第１のインダクタＬ１の両端間に発生した電圧に応じて、第２のインダクタＬ２の両端間に所定の電圧が発生する。第２のインダクタＬ２の他方の端部（中間接続部分Ｐ１とは逆側の端部）とアース間の電圧、すなわち端子２Ａとアース間の電圧Ｖｏは、第２のインダクタＬ２に発生する電圧と第１の直列回路に発生する電圧との総和で表されるが、これらの電圧は逆向きであることから互いに打ち消し合い、その結果、第１のインダクタＬ１の一方の端部とアース間に発生した電圧、すなわち端子１Ａとアース間に発生した電圧Ｖｉよりも小さくなる。

同様に、第３のインダクタＬ３と第４のインダクタＬ４は互いに電磁気的に結合されているので、第３のインダクタＬ３の両端間に発生した電圧に応じて、第４のインダクタＬ４の両端間に所定の電圧が発生する。その結果、第４のインダクタＬ４の他方の端部（中間接続部分Ｐ３とは逆側の端部）とアース間の電圧、すなわち端子２Ｂとアース間の電圧Ｖｏは、第３のインダクタＬ３の一方の端部とアース間に発生した電圧、すなわち端子１Ｂとアース間に発生した電圧Ｖｉよりも小さくなる。このようにして、入力端子１Ａ，１Ｂにコモンモードの電圧が印加された場合には、出力端子２Ａ，２Ｂに発生するコモンモードの電圧は、入力端子１Ａ，１Ｂに印加されたコモンモードの電圧よりも小さくなる。

また、このフィルタ回路において、出力端子２Ａ，２Ｂにコモンモードの電圧が印加された場合も、上記の説明と同様にして、入力端子１Ａ，１Ｂに発生するコモンモードの電圧は、出力端子２Ａ，２Ｂに印加されたコモンモードの電圧よりも小さくなる。このように、このフィルタ回路によれば、入力端子１Ａ，１Ｂにコモンモードノイズが印加された場合と、出力端子２Ａ，２Ｂにコモンモードノイズが印加された場合のいずれの場合にも、コモンモードノイズを抑制することができる。

このフィルタ回路によれば、比較的簡単な構成で、しかも大きなインダクタンスを有するコイルを用いることなく、広い周波数範囲において効果的にコモンモードノイズを抑制することができる。特に、このフィルタ回路では、回路部分４１として、第５のインダクタＬ５と第３のキャパシタＣ３とを含む並列回路を設けていることにより、第５のインダクタＬ５と第３のキャパシタＣ３とによる共振点付近において、例えば回路部分４１を第５のインダクタＬ５のみにした場合と比べてコモンモードのノイズ成分がより効果的に抑制される。したがって、その並列回路による共振点を例えば高周波領域に設定することで、特に高周波領域におけるノイズ成分を部分的に、より効果的に抑制することができる。

次に、このラインフィルタの構造的な利点、効果について説明する。このラインフィルタでは、それぞれ第１および第２の開口部１１Ａ，１１Ｂを有する平板状の複数の基板１０−１〜１０−６が、各層において第１および第２の開口部１１Ａ，１１Ｂが互いに対応するように一体的に積層され、コア２０が、それら積層された複数の基板１０−１〜１０−６を貫通するように第１および第２の開口部１１Ａ，１１Ｂに挿入される。特に、上から第３層〜第６層目までの基板１０−３〜１０−６上において、第１および第２の開口部１１Ａ，１１Ｂのそれぞれの周囲には、第１および第２のコイル用導体３１，３２が形成される。そして、隣接する基板間の第１のコイル用導体３１同士は層間接続用の貫通穴５３Ａ，５４Ａによって交互に接続され、同様に、隣接する基板間の第２のコイル用導体３２同士は貫通穴５３Ｂ，５４Ｂによって接続される。これら第１および第２のコイル用導体３１，３２とコア２０とでコモンモードチョークコイルが形成される。最上層の基板１０−１の空き領域には、各回路部品が実装される。以上のような基本構造により、小型、低背化を図ることができる。

また、第１のコイル用導体３１により形成された一方の巻線の途中に接続点（中間接続部分Ｐ１）を設け、その接続点を第１のキャパシタＣ１の一端に接続すると共に、第２のコイル用導体３２により形成された他方の巻線の途中に接続点（中間接続部分Ｐ３）を設け、その接続点を第２のキャパシタＣ２の一端に接続し、さらに第１および第２のキャパシタＣ１，Ｃ２の他端を、インダクタンス素子（第５のインダクタＬ５）等を介して接地するようにしたので、図５に示したフィルタ回路を実現できる。これにより、例えばコモンモードチョークコイルの入出力端にキャパシタを接続するような従来のラインフィルタの回路構成に比べて、コモンモードノイズの低減に優れたフィルタ回路を実現できる。

また、入力端子１Ａ，１Ｂなどの各端子と、第１および第２のキャパシタＣ１，Ｃ２などの各回路部品との配置の最適化を行ったことで、各基板の空き領域を効率的に利用しつつ、それぞれの部品間の結合が抑えられ、特性の劣化を防止できる。特に、図示した配置により、第１および第２のキャパシタＣ１，Ｃ２、第５のインダクタＬ５およびグランド端子５の配線距離を短くできるので、特性劣化が防止される。

さらに、コア２０を、凸部２１を有する第１のコア２０Ａとこれに一体化される第２のコア２０Ｂとで構成し、第１のコア２０ＡをＬ＞Ｗの条件を満足するような形状にしたことで、コア２０と第１および第２のコイル用導体３１，３２とで形成されるコモンモードチョークコイルに関し、磁路長を延ばすことなくコア２０の分割面（第１のコア２０Ａの底面２０Ｓ）の面積を大きくして（磁気抵抗を小さくして）、インダクタンス値を効率的に高めることができる。

図６は、このラインフィルタにおけるノイズの減衰量の周波数特性の一例をグラフ化して示したものである。横軸は周波数（Ｈｚ）を表し、縦軸は減衰量（ゲイン）（ｄＢ）を表している。実線はコモンモードノイズの減衰特性、破線はノーマルノイズの減衰特性を示している。このラインフィルタでは、３００ｋＨｚ〜３０ＭＨｚの広い周波数範囲においてノイズが良好に低減されている。

なお、本発明は上記実施の形態に限定されず、種々の変更が可能である。例えば上記実施の形態では、第１および第２のキャパシタＣ１，Ｃ２、第５のインダクタＬ５、ならびに抵抗素子Ｒ１がすべて同一基板の同一面上に実装されているものとして説明したが、一部の回路部品を他の基板上に実装しても良い。例えば、第５のインダクタＬ５ならびに抵抗素子Ｒ１を最下部層の基板の裏面に実装するなどしても良い。

また、コイル用導体が形成される基板の数は４つに限らず、少なくとも２以上であれば良い。また、回路部品が実装される基板とコイル用導体３１，３２が形成される基板とを別々にすることなく、例えばコイル用導体３１，３２が形成された基板の空き領域に回路部品を実装するようにしても良い。

また、図５の等価回路における回路部分４１は、少なくとも第５のインダクタＬ５を有していればフィルタとして十分機能する。すなわち、本発明のノイズフィルタは、第３のキャパシタＣ３および抵抗素子Ｒ１の少なくとも一方を構成要素から省いたものであっても良い。

また上記実施の形態では、コア２０を、図２に示したように、断面がコ字状（またはＵ字状）の第１のコア２０Ａと、平板状の第２のコア２０Ｂとで構成したが、コア２０の構成はこれに限らない。例えば第２のコア２０Ｂも第１のコア２０Ａと同様、コ字状（またはＵ字状）に構成しても良い。

本発明の一実施の形態に係るラインフィルタの構成例を示す外観斜視図である。 本発明の一実施の形態に係るラインフィルタの構成例を示す分解斜視図である。 本発明の一実施の形態に係るラインフィルタにおける上側層の構成を示す平面図である。 本発明の一実施の形態に係るラインフィルタにおける下側層の構成を示す平面図である。 本発明の一実施の形態に係るラインフィルタの等価回路を示す回路図である。 本発明の一実施の形態に係るラインフィルタの周波数特性を示す特性図である。

符号の説明

Ｃ１…第１のキャパシタ、Ｃ２…第２のキャパシタ、Ｃ３…第３のキャパシタ、Ｌ１…第１のインダクタ、Ｌ２…第２のインダクタ、Ｌ３…第３のインダクタ、Ｌ４…第４のインダクタ、Ｌ５…第５のインダクタ（インダクタンス素子）、Ｒ１…抵抗素子、１Ａ，１Ｂ…入力端子、２Ａ，２Ｂ…出力端子、５…グランド端子、１０−１〜１０−６…基板、１１Ａ…第１の開口部、１１Ｂ…第２の開口部、１２Ａ…配線パターン、１２Ｂ…グランドパターン、３１…第１のコイル用導体（巻線）、３２…第２のコイル用導体（巻線）、２０…コア、２１…第１のコア、２２…第２のコア、５１Ａ，５１Ｂ，５２Ａ，５２Ｂ，５３Ａ，５３Ｂ，５４Ａ，５４Ｂ，５５…貫通穴。

Claims (8)

1. それぞれ第１および第２の開口部を有し、各層における前記第１および第２の開口部が互いに対応するように一体的に積層された複数の基板と、
   前記複数の基板のうち少なくとも２つの基板上において、前記第１および第２の開口部のそれぞれの周囲に形成された第１および第２のコイル用導体と、
   前記第１および第２のコイル用導体が形成された各基板に設けられ、隣接する基板間の前記第１のコイル用導体同士を接続する第１の層間接続部、および隣接する基板間の前記第２のコイル用導体同士を接続する第２の層間接続部と、
   前記複数の基板を貫通するように前記第１および第２の開口部に挿入され、前記第１および第２のコイル用導体と共にコモンモードチョークコイルを形成するコアと、
   前記複数の基板における、前記第１および第２のコイル用導体が形成されていない空き領域に実装された第１および第２のキャパシタ、ならびにインダクタンス素子と
   を備え、
   前記第１のキャパシタの一端が前記第１の層間接続部に接続されると共に、前記第２のキャパシタの一端が前記第２の層間接続部に接続され、前記第１および第２のキャパシタの他端が、前記インダクタンス素子を介して接地されている
   ことを特徴とするラインフィルタ。
2. 前記複数の基板における、前記第１および第２のコイル用導体が形成されていない空き領域に形成された導体によるグランドパターンをさらに備え、
   前記第１および第２のキャパシタの他端が、前記インダクタンス素子の一端に共通接続されると共に、前記インダクタンス素子の他端が前記グランドパターンに接続され、接地されている
   ことを特徴とする請求項１に記載のラインフィルタ。
3. 前記第１および第２のキャパシタ、ならびにインダクタンス素子が、同一基板の同一面上に実装されている
   ことを特徴とする請求項１または２に記載のラインフィルタ。
4. 前記第１および第２のキャパシタが、同一基板の同一面上において互いに対称的に配置されている
   ことを特徴とする請求項１ないし３のいずれか１項に記載のラインフィルタ。
5. 前記グランドパターンが形成された基板に隣接する他の基板上において、前記グランドパターンに対向するように形成された導体による配線パターンと、
   前記グランドパターンと前記配線パターンとによる浮遊容量により形成され、前記インダクタンス素子に対して並列接続される第３のキャパシタと
   をさらに備え、
   前記第１および第２のキャパシタの他端が、前記配線パターンを介して前記インダクタンス素子の一端に共通接続されると共に、前記インダクタンス素子の他端が前記グランドパターンに接続され、接地されている
   ことを特徴とする請求項２に記載のラインフィルタ。
6. 前記インダクタンス素子に対して並列接続される抵抗素子をさらに備え、
   前記第１および第２のキャパシタの他端が、前記配線パターンを介して前記インダクタンス素子および前記抵抗素子の一端に共通接続されると共に、前記インダクタンス素子および前記抵抗素子の他端が前記グランドパターンに共通接続され、接地されている
   ことを特徴とする請求項５に記載のラインフィルタ。
7. 前記コアは、前記第１および第２の開口部に挿入される凸部を有する第１のコアと、前記第１のコアの凸部の底面において前記第１のコアと一体化される第２のコアとで構成され、
   前記第１のコアが、以下の条件を満足するような形状となっている
   Ｌ＞Ｗ
   ことを特徴とする請求項１ないし６のいずれか１項に記載のラインフィルタ。
   ただし、
   Ｌ：第１のコア内部に形成される磁路に対して直交する第１の方向での第１のコアの外径
   Ｗ：第１のコアの凸部の幅（第１の方向に直交する第２の方向での第１のコアの凸部の外径）
8. 前記第１のキャパシタの一端が接続される前記第１の層間接続部を境界として、前記第１のコイル用導体と前記コアとで第１および第２のインダクタが形成されると共に、前記第１および第２のインダクタのインダクタンスが同一の値となるような位置に前記第１の層間接続部が設けられ、
   前記第２のキャパシタの一端が接続される前記第２の層間接続部を境界として、前記第２のコイル用導体と前記コアとで第３および第４のインダクタが形成されると共に、前記第３および第４のインダクタのインダクタンスが同一の値となるような位置に前記第２の層間接続部が設けられている
   ことを特徴とする請求項１ないし７のいずれか１項に記載のラインフィルタ。
   
   

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