KR20220153017A - 계층화 가공-구성의 이중-권선 내장형 솔레노이드 인덕터 - Google Patents
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Abstract
솔레노이드 인덕터를 구성하는 방법은 실질적으로 자기 코어 주위에 내측 권선을 배치하는 단계, 실질적으로 상기 내측 권선 주위에 외측 권선을 배치하는 단계, 및 상기 내측 궈선 및 상기 외측 권선을 배치하는 단계를 수행하기 위해 계층화 공정을 이용하는 단계를 포함한다. 계층화 공정은 외측 권선의 하부층으로서 제 1 도전층을 가공하는 단계, 위에 제 1 유전층을 가공하는 단계, 위에 내측 권선의 하부층으로서 제 2 도전층을 가공하는 단계, 위에 제 2 유전층을 가공하는 단계, 위에 자기 코어층을 가공하는 단계, 위에 제 3 유전층을 가공하는 단계, 위에 내측 권선의 상부층으로서 제 3 도전층을 가공하는 단계, 위로 제 4 유전층을 가공하는 단계, 위에 외측 권선의 상부층으로서 제 4 도전층을 가공하는 단계 및 위에 제 5 유전층을 가공하는 단계를 포함하고, 내측 및 외측 권선은 전기적으로 연결된다.
Description
본 발명은 2020년 3월 13일에 출원된 미국 가출원 제 62/989,076호 "계층화 가공-구성의 이중-권선 내장형 솔레노이드 인덕터"에 기초하여 우선권을 주장하며, 이는 본 원에 그 전체가 참조로 포함된다.
많은 전자 애플리케이션에 있어서, 인덕터는 중요한 구성요소이다. 역사적으로, 인덕터는 예를 들어, 무선 주파수 및 기계 관련 애플리케이션에 사용되어 왔다다. 보다 구체적으로, 인덕터는 예를 들어, 휴대폰, 노트북 및 의료기기 등에 사용되고 있다. 내장형 인덕터는 이러한 많은 애플리케이션에 바람직하다. 인덕터는 평면 인덕터, 환형 인덕터, 나선형 인덕터 등과 같은 다양한 형상과 크기로 제공된다. 수요가 증가하고 있는 인덕터의 일 유형은 자기 코어를 구비하는 내장형 솔레노이드 인덕터이다. 많은 애플리케이션의 공간 요구사항으로 인해, 증가된 인덕턴스 대 크기 비를 갖는 내장형 솔레노이드 인덕터에 대한 수요가 나타났다.
실시예들은 자기 코어 주위에 내측 권선을 배치하고 내측 권선 주위에 외측 권선을 배치하는 계층화 공정을 이용하여 내장형 솔레노이드 인덕터를 구성하는 방법에 대해 설명한다. 계층화 공정은 외측 권선의 하부 도전층을 가공하는 단계, 그 위에 제 1 유전층을 가공하는 단계, 그 위에 내측 권선의 하부 도전층을 가공하는 단계, 그 위에 제 2 유전층을 가공하는 단계, 그 위에 자기 코어층을 가공하는 단계, 그 위에 제 3 유전층을 가공하는 단계, 그 위에 내측 권선의 상부 도전층을 가공하는 단계, 그 위에 제 4 유전층을 가공하는 단계, 그 위에 외측 권선의 상부 도전층을 가공하는 단계, 및 그 위에 제 5 유전층을 가공하는 단계를 포함하고, 내측 및 외측 권선은 전기적으로 연결된다. 또한 방법은 외측 권선의 하부 및 상부층을 전기적으로 연결하기 위해 제 1, 2, 3 및 4 유전층을 통해 수직 도체를 가공하는 단계; 및 내측 권선의 하부 및 상부층을 전기적으로 연결하기 위해 제 2 및 제 3 유전층을 통해 수직 도체를 가공하는 단계를 더 포함할 수 있다. 또한 방법은, 각 도전층의 경우, 도전층을 다수의 도체로 분리하는 단계, 외측 권선의 상부 및 하부층의 다수의 도체 중 대응하는 것끼리 전기적으로 연결하기 위해 수직 도체의 일부를 사용하여 외측 권선의 대응 턴을 형성하는 단계, 및 내측 권선의 하부 및 상부층의 다수의 도체 중 대응하는 것끼리 전기적으로 연결하기 위해 수직 도체의 일부를 사용하여 내측 권선의 대응 턴을 형성하는 단계를 포함할 수 있다. 내측 및 외측 권선은 자기 코어에서 비대향 자기장을 생성하도록 연결될 수 있고 또는 자기 코어에서 대향 자기장을 생성하도록 연결될 수 있다. 대향 자기장의 경우, 내측 및외측 권선은 상이한 턴수를 가질 수 있어 인덕턴스 값을 실질적 일치시킨다. 계층화 공정은 내측 및 외측 권선 주위에 짝수 개의 추가 권선을 배치하는데 사용될 수 있어 각각의 연이은 추가 권선이 이전의 추가 권선 주위에 실질적으로 배치된다. 계층화 공정은 집적 회로 장치, 개별 장치, 하나 이상의 능동 또는 수동 장치를 구비하는 집적 회로 패키지의 부품, 또는 다층 적층 인쇄 회로 기판(PCB)의 부품으로서 솔레노이드 인덕터를 구성하는데 사용될 수 있다.
일 실시예에서, 본 개시는 실질적으로 자기 코어 주위에 내측 권선을 배치하는 단계, 실질적으로 내측 권선 주위에 외측 권선을 배치하는 단계 및 상기 내측 권선 및 상기 외측 권선을 배치하는 단계를 수행하기 위해 계층화 공정을 이용하는 단계를 포함하는 솔레노이드를 구성하는 방법을 제공한다. 방법은 외측 권선의 하부층인 제 1 도전층을 가공하는 단계, 제 1 도전층 위에 제 1 유전층을 가공하는 단계, 내측 권선의 하부층인 제 1 유전층 위에 제 2 도전층을 가공하는 단계, 제 2 도전층 위에 제 2 유전층을 가공하는 단계, 제 2 유전층 위에 자기 코어층을 가공하는 단계, 자기 코어층 위에 제 3 유전층을 가공하는 단계, 내측 권선의 상부층인 상기 제 3 유전층 위에 제 3 도전층을 가공하는 단계, 제 3 도전층 위에 제 4 유전층을 가공하는 단계, 외측 권선의 상부층인 상기 제 4 유전층 위에 제 4 도전층을 가공하는 단계, 및 제 4 도전층 위에 제 5 유전층을 가공하는 단계를 더 포함할 수 있고, 내측 및 외측 권선은 전기적으로 연결된다. 방법은 내측 및 외측 권선이 직렬로 그리고 자기 코어에서 비대향 자기장을 생성하는 방식으로 전기적으로 연결되는 단계를 더 포함할 수 있다. 방법은 내측 및 외측 권선이 직렬로 그리고 자기 코어에서 대향 자기장을 생성하는 방식으로 전기적으로 연결되는 단계를 더 포함할 수 있다. 방법은 내측 및 외측 권선이 자기 코어에서 대향 자기장을 생성하는 방식으로 전기적으로 연결되는 단계를 더 포함한다. 방법은 솔레노이드 인덕터가 집적 회로 장치로서 구성되는 단계를 더 포함할 수 있다. 방법은 솔레노이드 인덕터가 개별 장치로서 구성되는 단계를 더 포함할 수 있다. 방법은 솔레노이드 인덕터가 하나 이상의 능동 또는 수동 장치를 구비하는 집적 회로 패키지의 부품으로서 구성되는 단계를 더 포함할 수 있다. 방법은 솔레노이드 인덕터가 다층 적층 인쇄 회로 기판의 부품으로서 구성되는 단계를 더 포함할 수 있다.
다른 실시예에서, 본 개시는 상기 방법에 따라 구성된 솔레노이드 인덕터를 제공한다.
도 1은 본 개시의 실시예에 따른 계층화 공정을 이용하여 내장형 이중-권선 솔레노이드 인덕터를 구성하는 예시적인 방법을 도시하는 흐름도이다.
도 2는 본 개시의 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 예시적인 내장형 이중-권선 솔레노이드 인덕터의 모의 3-차원 도면 실예이다.
도 3은 본 개시의 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 내장형 이중-권선 솔레노이드 인덕터의 예시에 대한 모의 2-차원 종단면도 실예이다.
도 4는 본 개시의 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 내장형 이중-권선 솔레노이드 인덕터의 예시에 대한 모의 하향도 실예이다.
도 5는 본 개시의 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 내장형 이중-권선 솔레노이드 인덕터의 예시에 대한 모의 2-차원 종단면도 실예이다.
도 6은 본 개시의 실시예에 따른 계층화 공정을 이용하여 내장형 이중-권선 솔레노이드 인덕터를 구성하는 예시적인 방법을 도시하는 흐름도이다.
도 7은 본 개시의 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 내장형 이중-권선 솔레노이드 인덕터(70)의 예시에 대한 모의 2-차원 평면도 실예이다.
도 2는 본 개시의 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 예시적인 내장형 이중-권선 솔레노이드 인덕터의 모의 3-차원 도면 실예이다.
도 3은 본 개시의 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 내장형 이중-권선 솔레노이드 인덕터의 예시에 대한 모의 2-차원 종단면도 실예이다.
도 4는 본 개시의 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 내장형 이중-권선 솔레노이드 인덕터의 예시에 대한 모의 하향도 실예이다.
도 5는 본 개시의 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 내장형 이중-권선 솔레노이드 인덕터의 예시에 대한 모의 2-차원 종단면도 실예이다.
도 6은 본 개시의 실시예에 따른 계층화 공정을 이용하여 내장형 이중-권선 솔레노이드 인덕터를 구성하는 예시적인 방법을 도시하는 흐름도이다.
도 7은 본 개시의 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 내장형 이중-권선 솔레노이드 인덕터(70)의 예시에 대한 모의 2-차원 평면도 실예이다.
자기 코어 주위에 배치된 내측 권선 주위에 외측권선을 배치하는 단계를 포함하는 내장형 이중-권선 솔레노이드 인덕터를 구성하는 방법의 실시예가 본 원에서 설명된다. 또한 (예컨대, 도 5에 도시된 바와 같이) 계층화 공정은 솔레노이드 인덕터 단자를 집적 회로 입력/출력 패드에 연결하기 위해 재배선층(RDL)을 배치하는 단계를 포함할 수 있다. 도 1은 본 개시의 실시예에 따른 계층화 공정을 이용하여 내장형 이중-권선 솔레노이드 인덕터를 구성하는 예시적인 방법을 도시하는 흐름도이다. 일 실시예에서, 계층화 공정은 예를 들어, 다양한 도전층 및 유전층 그리고 수직 도체를 가공하기 위해, 광식각, 화학적 기상 증착 및 식각 단계 중 하나 이상을 포함하는 평면 공정일 수 있다. 또 다른 예시에서, 계층화 공정은 구리 패턴화, 화학적 식각, 적층, 천공, 인쇄, 레이저 절제, 도금 및 피복 단계 중 하나 이상을 포함하는 다층 적층 인쇄 회로 기판(PCB)의 부품으로서 솔레노이드 인덕터를 구성하는 공정일 수 있다. 방법은 블럭(101)에서 시작된다.
블럭(101)에서, 제 1 도전층은 솔레노이드 인덕터의 외측 권선의 하부층으로서 가공된다. 일 실시예에서, 제 1 도전층은 부동태화된 반도체 (예전대, 실리콘) 기판의 상부에서 가공될 수 있다. 또 다른 예시에서, 하부층은 PCB의 절연 재료층의 상부에서 가공될 수 있다. 제 1 도전층의 가공은 제 1 도전층을 유전 재료에 의해 분리된 것과 서로 병렬로 이어지는 다수 도체로 분리하는 단계를 포함한다.
블럭(103)에서, 제 1 유전층은 제 1 도전층 위에 가공된다.
블럭(105)에서, 제 2 도전층은 솔레노이드 인덕터의 내측 권선의 하부층으로서 가공된다. 제 2 도전층의 가공은 제 2 도전층을 유전 재료에 의해 분리된 것과 서로 병렬로 이어지는 다수의 도체로 분리하는 단계를 포함한다.
블럭(107)에서 제 2 유전층은 제 2 도전층 위에 가공된다.
블럭(109)에서, 자기 코어층은 제 2 유전층 위에 가공된다. 바람직하게는, 자기 코어 재료는 예를 들어, CoZrTa와 같은 자성 재료이지만, 당업자에게 알려진 바와 같은 다른 재료가 사용될 수 있다.
블럭(111)에서, 제 3 유전층은 자기 코어층 위에 가공된다.
블럭(113)에서, 제 3 도전층은 솔레노이드 인덕터의 내측 권선의 상부층으로서 가공된다. 제 3 도전층의 가공은 제 3 도전층을 유전 재료에 의해 분리된 것과 서로 병렬로 이어지는 다수의 도체로 분리하는 단계를 포함한다.
블럭(115)에서, 제 4 유전층은 제 3 도전층 위에 가공된다.
블럭(117)에서, 제 4 도전층은 솔레노이드 인덕터의 외측 권선의 상부층으로서 가공된다. 제 4 도전층의 가공은 제 4 도전층을 유전 재료에 의해 분리된 것과 서로 병렬로 이어지는 다수의 도체로 분리하는 단계를 포함한다.
블럭(119)에서, 제 5 유전층은 제 4 도전층 위에 가공된다.
블럭(121)에서, 수직 도체는 블럭(101) 및 (117)에서 가공된 외측 권선의 하부 및 상부층의 대응하는 도체를 전기적으로 연결하기 위해 제 1, 2, 3 및 4 유전층을 통해 가공되어, 즉 외측 권선의 대응 턴을 생성한다. 추가적으로, 수직 도체는 블럭(105) 및 (113)에서 가공된 내측 권선의 하부 및 상부층의 대응하는 도체를 전기적으로 연결하기 위해 제 2 및 3 유전층을 통해 가공되어, 즉 내측 권선의 대응 턴을 생성한다. 일 실시예에서, 수직 도체는, 예컨대 외측 권선 수직 도체의 최하위부가 제 1 유전층에서 식각된 홀에서 가공될 수 있고, 외측 권선 수직 도체의 그다음의 상위부가 제 2 유전층에서 식각된 홀에서 가공될 수 있고, 외측 권선 수직 도체의 그다음의 상위부가 제 3 유전층에서 식각된 홀에서 가공될 수 있으며, 외측 권선 수직 도체의 최상위부가 제 4 유전층에서 식각된 홀에서 가공될 수 있는, 각 관련 유전층의 가공과 함께 가공된다. 유사하게, 내측 권선 수직 도체의 최하위부는 제 2 유전층에서 식각된 홀에서 가공될 수 있고, 내측 권선 수직 도체의 최상위부는 제 3 유전층에서 식각된 홀에서 가공될 수 있다. 또 다른 실시예에서, 수직 도체는, 예컨대 천공 및 도금 가공을 이용하여, 이후에 가공된다. 일 실시예에서, 홀은 (예컨대, 광식각, 기계 천공, 레이저 절제, 화학적 식각, 등을 이용하여) 유전 재료에서 형성된 다음, 홀이 도전 재료로 충진되어 수직 도체를 가공한다. 수직 도체는 도금, 인쇄 또는 적층을 이용하여 가공될 수 있다. 일 실시예에서, 필러는 도금된 후 유전 재료로 피복 또는 적층될 수 있고, 그런 다음 유전 재료가 제거되어 수직 도체를 드러내고, 이후에 그다음의 도전층이 형성될 수 있다.
블럭(123)에서, 내측 및 외측 권선은 전기적으로 연결된다. 일 실시예에서, 내측 및 외측 권선은 전류가 권선을 통해 흐를 때, 자기 코어에서 비대향 자기장을 생성하는 방식으로 전기적으로 연결된다. 또 다른 실시예에서, 내측 및 외측 권선은 전류가 권선을 통해 흐를 때 자기 코어에서 대향 자기장을 생성하는 방식으로 전기적으로 연결된다. 일 실시예에서, 내측 및 외측 권선의 턴수는 상이할 수 있고 내측 및 외측 권선의 인덕턴스 값이 일치하도록 계산될 수 있다.
기술된 단계가 일반적으로 순차적으로 수행되지만, 일부 단계는 다른 순서로 수행될 수 있다. 예를 들어, 위에서 설명한 바와 같이, 수직 도체를 가공하는 블럭(212)의 단계는 순차적인 방식으로 수행될 수 있고 또는 실질적으로 다른 블럭의 단계와 함께 수행될 수 있다. 도 1의 방법에 따라 구성된 내장형 이중-권선 솔레노이드 인덕터의 용도는 오디오, RF, 신호 처리, 등에 사용될 수 있는 전력 변환기, 필터, 공진기 등을 포함할 수 있지만, 이에 한정되지 않는다.
도 2는 본 개시의 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 내장형 이중-권선 솔레노이드 인덕터(20)의 예시에 대한 모의 3-차원 도면 실예이다. 솔레노이드 인덕터(20)는, 예컨대 도 1의 블럭(101)에 따라 가공된 바와 같은, 외측 권선(21)의 하부 도전층의 도체를 포함한다. 솔레노이드 인덕터(20)는 외측 권선(21)의 하부 유전층 위에, 예컨대 도 1의 블럭(103)에 따라 가공된 바와 같은, 제 1 유전층(22); 제 1 유전층(22) 위에, 예컨대 도 l의 블럭(105)에 따라 가공된 바와 같은, 내측 권선의 하부 유전층의 도체(23); 내측 권선의 하부 도전층(23) 위에, 예컨대 도 1의 블럭(107)에 따라 가공된 바와 같은, 제 2 유전층(24); 제 2 유전층(24) 위에, 예컨대 도 1의 블럭(109)에 따라 가공된 바와 같은, 자기 코어층(25); 자기 코어층(25) 위에, 예컨대 도 1의 블럭(111)에 따라 가공된 바와 같은, 제 3 유전층(26); 제 3 유전층(26) 위에, 예컨대 도 1의 블럭(113)에 따라 가공된 바와 같은, 내측 권선의 상부 도전층의 도체(27); 내측 권선의 상부 도전층(27) 위에, 예컨대 도 1의 블럭(115)에 따라 가공된 바와 같은, 제 4 유전층(28); 제 4 유전층(28) 위에, 예컨대 도 1의 블럭(117)에 따라 가공된 바와 같은, 외측 권선의 상부 도전층의 도체(29); 외측 권선의 상부 도전층(29) 위에, 예컨대 도 1의 블럭(119)에 따라 가공된 바와 같은, 제 5 유전층(30); 및 예컨대 도 1의 블럭(121)에 따라 가공된 바와 같은, 외측 권선의 하부 및 상부층의 대응하는 도체를 전기적으로 연결하는 외측 권선의 수직 도체(31) 및 내측 권선의 하부 및 상부층의 대응하는 도체를 전기적으로 연결하는 내측 권선의 수직 도체(32)를 포함한다. 예컨대 도 1의 블럭(123)에 따라 가공된 바와 같은, 내측 및 외측 권선의 전기적 연결은 도 2에 도시되지 않는다.
도 3은 본 개시에 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 내장형 이중-권선 솔레노이드 인덕터(39)의 예시에 대한 모의 2-차원 종단면도 실예이다. 도시된 바와 같이, 솔레노이드 인덕터(39)는 도 2의 솔레노이드 인덕터에 대응하는 부분, 즉 외측 권선(21)의 하부 도전층의 도체, 제 1 유전층(22), 내측 권선의 하부 도전층의 도체(23), 제 2 유전층(24), 자기 코어층(25), 제 3 유전층(26), 내측 권선의 상부 도전층의 도체(27), 제 4 유전층(28), 외측 권선의 상부 도전층의 도체(29), 제 5 유전층(30) 및 예컨대 도 1의 블럭(101 내지 121)에 따라 가공된 바와 같은, 외측 권선의 수직 도체(31) 및 내측 권선의 수직 도체(32)를 포함한다.
도 4는 본 개시의 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 내장형 이중-권선 솔레노이드 인덕터(40)의 예시에 대한 모의 하향도 실예이다. 도시된 바와 같이, 솔레노이드 인덕터(40)는, 예컨대 도 1의 블럭(101 내지 121)에 따라 가공된 바와 같은, 자기 코어층(25), 하부 및 상부 도전층의 도체 및 내측 권선의 수직 도체(예컨대 도 2의 구성요소(23, 27 및 32))를 포함하는 내측권선의 턴(41) 및 하부 및 상부 도전층의 도체 및 외측 권선의 수직 도체(예컨대, 도 2의 구성요소(21, 29 및 31))를 포함하는 외측 권선의 턴(42)을 포함한다.
도 5는 본 개시의 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 내장형 이중-권선 솔레노이드 인덕터(50)의 예시에 대한 모의 2-차원 종단면도 실예이다. 도 5의 솔레노이드 인덕터(50)는 많은 면에서 도 3의 솔레노이드 인덕터(39)와 유사하여 대응하는 구성요소의 번호를 기재하지 않았다. 또한, 시스템과, 예컨대 PCB에 연결하기 위한, 예컨대 칩 또는 집적 회로 패키지의 솔더 범프(53)가 도 5에 도시되어 있다. 내장형 이중-권선 솔레노이드 인덕터(50)가 부품인 칩 또는 집적 회로 패키지는 내장형 이중-권선 솔레노이드 인덕터(50)에 연결될 수 있는 하나 이상의 능동 또는 수동 장치를 포함할 수 있다. 대안적으로, 내장형 이중-권선 솔레노이드 인덕터(50)는 개별 장치로서 구성될 수 있다. 또한, 도 5의 솔레노이드 인덕터(50)는 추가적인 유전층(51)을 유전 재료의 재배선층(RDL)(52)으로부터 이를 분리하는 외측 권선의 상부 도전층 위에 포함시킨다. RDL(52)의 제 1 부분은 외측 권선의 일단에 연결되고 RDL(52)의 제 2 부분은 외측 권선의 타단에 연결된다. RDL(52)의 제 1 부분은 또한 솔레노이드 인덕터(50)의 제 1 단자(54)인 제 1 솔더 범프에 연결된 제 1 입력/출력 핀에 연결되고, RDL(52)의 제 2 부분은 또한 솔레노이드 인덕터(50)의 제 2 단자인 제 2 솔더 범프에 연결된 제 2 입력/출력 핀에 연결된다.
도 6은 본 개시의 실시예에 따른 계층화 공정을 이용하여 내장형 이중-권선 솔레노이드 인덕터를 구성하는 예시적인 방법을 도시하는 흐름도이다. 도 6의 실시예에서, 계층화 공정은 다양한 도전층 및 유전층 그리고 수직 도체를 가공하기 위해 물리적 기상 증착(PVD), 광식각, 도금, 식각, 피복, 경화, 화학적 기상 증착(CVD) 및 다른 가공 단계를 포함하는 평면 공정이다. 방법은 홀수 단계(601 내지 627)를 포함한다. 일반적으로, 단계(601, 603, 617 및 619)는 도 1의 블럭(101, 103, 115 및 121)에 기본적으로 대응하는 (예컨대, 도 2 내지 도 5의) 외측 권선의 배치에 관한 것이다. 일반적으로, 단계(605, 607, 및 611 내지 615)는 도 1의 블럭(105, 107, 111, 113 및 121)에 기본적으로 대응하는 (예컨대, 도 2 내지 도 5의) 내측 권선의 배치에 관한 것이다. 일반적으로, 단계(609)는 도 1의 블럭(109)에 기본적으로 대응하는 (예컨대, 도 2 내지 도 5의) 자기 코어의 배치에 관한 것이다. 일반적으로, 단계(621 내지 627)는 (예컨대, 도 6의) RDL, I/O 핀 및 솔더 범프의 배치에 관한 것이다.
도 7은 본 개시의 실시예에 따른, 예컨대 도 1의 계층화 공정을 이용하여 구성된 내장형 이중-권선 솔레노이드 인덕터(70)의 예시에 대한 모의 2-차원 평면도 실예이다. 도 7은 또한 이중-권선 솔레노이드 인덕터(70) 실시예와의 비교를 목적으로 유사한 인덕턴스를 갖는 종래의 이중-권선 솔레노이드 인덕터(71)의 예시에 대한 모의 2-차원 평면도 실예이다.
솔레노이드 인덕터의 인덕턴스, L은 식(1)에 따라 근사치를 계산할 수 있다.
(1)
여기서, μo는 자유 공간의 투자율(또는 자기 상수)이고, μr은 상기 코어의 상대 투자율이고, SF는 자기 코어의 형상 인자이고, N은 모두 권선의 총 턴수이고, Wm은 자기 코어의 폭이고, tm은 자기 코어의 두께이고 그리고 P는 권선의 피치이므로, P와 N의 곱은 각 권선의 길이에 가깝다. 따라서, 주어진 자기 코어의 경우, 인덕턴스는 솔레노이드의 피치 P 및 턴수 N에 의해 주로 결정된다는 것을 알 수 있다.
도 7의 예시에서, 자기 코어로부터 내측 권선의 거리보다 보다 외측 권선의 거리로 약간 더 길기 때문에 내장형 이중-권선 솔레노이드 인덕터(70)의 인덕턴스는 약간 다를 수 있지만, 내장형 이중-권선 솔레노이드 인덕터(70) 및 종래의 단일-권선 솔레노이드 인덕터(71)가 동일한 자기 코어, 턴의 동일한 피치 P 및 동일한 턴수, 예컨대 28턴을 갖는 것으로 가정하면, 이들의 인덕턴스는 대략 동일하다.
도 7의 예시에서, 내장형 이중-권선 솔레노이드 인덕터(70)의 14-턴의 내측 권선은 도시된 바와 같이, 면적 치수 Xmm × Ymm를 갖는다. 비슷한 종래의 단일-권선 솔레노이드 인덕터(71)의 14-턴 부분은, 도시된 바와 같이 유사한 치수를 갖는다. 단일-권선을 확장하여 총 28턴에 대해 또 다른 14턴 (점선 직사각형으로 도시)을 추가하면 총 면적 1.86YX 평방밀리미터에 대해, 도시된 바와 같이, 면적 치수가 Xmm × 1.86Ymm로 증가한다. 대조적으로, 내장형 이중-권선 솔레노이드 인덕터(70)에 또 다른 14턴의 외측 권선을 추가하면 (이점 직사각형으로 도시) 총 면적 1.18XY 평방밀리미터에 대해, 도시된 바와 같이, 면적 치수가 1.18Xmm × Ymm로 증가하며, 이는 Y 치수에 따라 단일 권선을 확장하는 종래의 방법에 비해 대략 37%의 면적 감소를 나타낸다.
따라서, 본 원에 설명된 내장형 이중-권선 솔레노이드 인덕터 실시예의 이점은 비슷한 인덕턴스에 대한 유의미한 면적 감소이다. 다르게 말하면, 본 원에 설명된 내장형 이중-권선 솔레노이드 인덕터 실시예의 이점은 인덕턴스-대-면적 비의 유의미한 감소일 수 있다. 추가하여 다르게 말하면, 유사한 크기의 종래의 단일-권선 솔레노이드 인덕터와 관련한 내장형 이중-권선 솔레노이드 인덕터 실시예, 즉 이중-권선 솔레노이드 인덕터의 이점은 턴수 N의 증가로 인해 장치 면적당 증가된 인덕턴스를 향유할 수 있다는 점이다. 자기 코어로부터 내측 권선의 거리보다 외측 권선의 거리가 약간 더 길기 때문에 인덕턴스의 증가는 외측 권선에 의해 추가된 증가된 턴수에 단지 대략적으로 비례한다. 내장형 이중-권선 솔레노이드 인덕터 실시예는 주어진 칩 크기 제한이 종래의 단일-권선 솔레노이드 인덕터에 대한 최대 달성가능한 인덕턴스를 허용할 수 없는 값으로 제한하지만, 내장형 이중-권선 솔레노이드 인덕터 실시예는 필요한 인덕턴스를 달성할 수 있는 상황에서 특히 유리할 수 있다.
본 원에 설명된 내장형 이중-권선 솔레노이드 인덕터의 또 다른 이점은 추가적인 자기 코어 재료가 필요하지 않아, 면적당 인덕턴스당 비용을 감소시킬 수 있다는 점이다. 예를 들어, 도 7과 관련하여, 종래의 단일-권선 솔레노이드 인덕터(71)는 비슷한 인덕턴스를 달성하기 위해 내장형 이중-권선 솔레노이드 인덕터(70)가 필요로 하는 자기 코어 재료의 양의 대략 2 배를 필요로 한다는 것을 알수 있다. 본 원에 설명된 내장형 이중-권선 솔레노이드 인덕터의 또 다른 이점은 더 낮은 Y/X 또는 길이/폭 종횡비를 갖는 자기 코어를 허용한다는 점이다. 예를 들어, 도 7과 관련하여, 종래의 단일-권선 솔레노이드 인덕터(71)는 내장형 이중-권선 솔레노이드 인덕터(70)의 길이/폭 종횡비의 대략 2 배라는 것을 알 수 있다. 종횡비를 감소시키면 예를 들어, 전류에 대한 자기 투자율의 선형성과 같은, 자기적 특성이 개선될 수 있다.
일 실시예에서, 2019년 12월 10일 출원된 미국 특허출원 제 16/709036호 (발명자: Jason W. Lawrence, John L. Melanson 및 Eric J. King, 발명의 명칭: 이중 권상-방지 인덕터를 구비하는 부스트 컨버터의 전류 제어)에 개시된 바와 유사한 대체 층을 구비하는 단일-권선층을 사용하는 이중 권상-방지 인덕터는 본 원에 설명된 실시예와 유사한 방법을 이용하여 구성될 수 있다.
솔레노이드 인덕터가 두 개의 권선, 즉 단일 내측 권선 및 단일 외측 권선을 갖는 실시예가 설명되었지만, 권선의 수가 2 개보다 많은, 즉 추가 외측 권선이 포함되는 다른 실시예가 고려된다. 예를 들어, 도 1의 방법은 자기 코어 주위에 내측 권선을 배치하고, 내측 권선 주위에 제 2 권선을 배치하고, 제 2 권선 주위에 제 3 권선을 배치하고 그리고 제 3 권선 주위에 제 4 권선을 배치하는 계층화 공정을 이용하여 다중-권선 솔레노이드 인덕터를 구성하도록 수정될 수 있다.
제 3 및 4 권선을 배치하는 계층화 공정은 제 3 권선의 하부 및 상부층의 대응 도체를 전기적으로 연결하고 제 4 권선의 하부 및 상부층의 대응 도체를 전기적으로 연결하기 위해 수직 도체를 형성하는 블럭(121)의 추가 가공과 더불어, 블럭(101 내지 107 및 111 내지 117)과 유사한 추가 블럭을 포함할 수 있다. 또한, 방법은 제 4 권선 주위에 더 많은 권선으로 확장될 수 있다. 자성 재료에서 대향 자기장을 생성하기 위해 권선이 연결되는 실시예에서, 권선의 총 수는 짝수이어야 한다.
구체적으로 도면과 관련하여 본 원에 설명된 다양한 작업이 다른 회로 또는 다른 하드웨어 부품에 의해 구현될 수 있다는 것이 - 본 개시의 이점으로 특히 당업자에게 이해되어야 한다. 달리 명시하지 않는 한, 주어진 방법의 각 작업이 실행되는 순서는 변경될 수 있고, 본 원에 예시된 시스템의 다양한 구성요소는 추가, 재정렬, 결합, 생략, 수정 등이 될 수 있다. 본 개시는 그러한 모든 수정 및 변경을 포함하도록 의도되며, 따라서, 상기 설명은 제한적인 의미가 아니라 예시적인 것으로 간주되어야 한다.
유사하게, 본 개시는 특정 실시예를 언급하지만, 본 개시의 범주 및 적용범위 내에서 이러한 실시예에 대해 어느 정도의 수정 및 변형이 이루어질 수 있다. 더욱이, 특정 실시예와 관련하여 본 원에 기재된 임의의 이점, 장점, 문제 해결방법은 중요하거나, 요구되거나 또는 필수적인 특징 또는 구성요소로 해석되도록 의도되지 않는다.
마찬가지로, 본 개시의 이점을 갖는 추가적인 실시예는 당업자에게 명백할 것이며, 그러한 실시예는 본 원에 포함되는 것으로 간주되어야 한다. 본 원에 인용된 모든 예시 및 조건부 언어는 독자가 본 발명을 이해하는데 도움이 되고자 하는 교육적 목적을 위한 것으로 의도되며 발명자가 기술을 발전시키는 데 기여한 개념은 특별히 인용된 그러한 예시 및 조건에 제한되지 않는 것으로 해석된다.
본 개시는 본 원의 예시적인 실시예에 대해 당업자가 이해할 수 있는 모든 변경, 대체, 변형, 대안 및 수정을 포함한다. 유사하게, 적절한 경우, 첨부된 특허청구범위는 본 원의 예시적인 실시예에 대해 당업자가 이해할 수 있는 모든 변경, 대체, 변형, 대안 및 수정을 포함한다. 더욱이, 특정 기능을 수행하도록 채용되거나, 배열되거나, 구성되거나, 이를 가능하게 하거나, 허용하거나, 작동 가능하게 하거나 또는 작동하는 장치 또는 시스템, 또는 장치 또는 시스템의 부품에 대한 첨부된 청구범위의 언급은 장치, 시스템 또는 부품이 그렇게 채용되거나, 배열되거나, 가능하게 하거나, 구성되거나, 허용하거나, 작동 가능하거나 또는 작동하는 한, 해당 장치, 시스템 또는 부품 또는 해당 특정 기능이 활성화되거나, 켜지거나 또는 잠금 해제되었는지 여부와 관계없이 그 장치, 시스템 또는 부품을 포함한다.
끝으로, 소프트웨어는 본 원에 설명된 장치 및 방법의 기능, 제조 및/또는 기술을 초래하거나 구성할 수 있다. 이는 일반적인 프로그래밍 언어(예컨대, C, C++), 베릴로그, HDL, VHDL 등을 포함하는 하드웨어 기술 언어(HDL), 또는 기타 사용 가능한 프로그램을 사용하여 달성될 수 있다. 그러한 소프트웨어는 본 원에 설명된 장치 및 방법을 초래하거나 구성할 수 있는 명령어가 저장된, 임의의 공지의 자기 테이프, 반도체, 자기 디스크 또는 광 디스크(예컨대, CD-ROM, DVD-ROM 등)와 같은 비일시적 컴퓨터 판독가능 매체, 네트워크, 유선 또는 다른 통신 매체에 배치될 수 있다.
Claims (30)
- 실질적으로 자기 코어 주위에 내측 권선을 배치하는 단계;
실질적으로 상기 내측 권선 주위에 외측 권선을 배치하는 단계; 및
상기 내측 권선 및 상기 외측 권선을 배치하는 단계를 수행하기 위해 계층화 공정을 이용하는 단계;를 포함하는 것을 특징으로 하는 솔레노이드 인덕터 구성 방법. - 제 1 항에 있어서,
상기 계층화 공정을 이용하는 단계는:
상기 외측 권선의 하부층인 제 1 도전층을 가공하는 단계;
상기 제 1 도전층 위에 제 1 유전층을 가공하는 단계;
상기 내측 권선의 하부층인 상기 제 1 유전층 위에 제 2 도전층을 가공하는 단계;
상기 제 2 도전층 위에 제 2 유전층을 가공하는 단계;
상기 제 2 유전층 위에 자기 코어층을 가공하는 단계;
상기 자기 코어층 위에 제 3 유전층을 가공하는 단계;
상기 내측 권선의 상부층인 상기 제 3 유전층 위에 제 3 도전층을 가공하는 단계;
상기 제 3 도전층 위에 제 4 유전층을 가공하는 단계;
상기 외측 권선의 상부층인 상기 제 4 유전층 위에 제 4 도전층을 가공하는 단계; 및
상기 제 4 도전층 위에 제 5 유전층을 가공하는 단계;를 포함하고
상기 내측 권선 및 상기 외측 권선이 전기적으로 연결되는 것을 특징으로 하는 방법. - 제 2 항에 있어서,
상기 계층화 공정을 이용하는 단계는:
상기 외측 권선의 상기 하부층 및 상기 상부층을 전기적으로 연결하기 위해 상기 제 1, 2, 3 및 4 유전층을 통해 수직 도체를 가공하는 단계; 및
상기 내측 권선의 상기 하부층 및 상기 상부층을 전기적으로 연결하기 위해 상기 제 2 및 제 3 유전층을 통해 수직 도체를 가공하는 단계를 더 포함하는 것을 특징으로 하는 방법. - 제 3 항에 있어서,
상기 계층화 공정을 이용하는 단계는:
상기 제 1, 2, 3 및 4 도전층의 경우:
상기 도전층을 다수의 도체로 분리하는 단계를 더 포함하고;
여기서 상기 외측 권선의 상기 하부층 및 상기 상부층을 전기적으로 연결하기 위해 상기 제 1, 2, 3 및 4 유전층을 통해 상기 수직 도체를 가공하는 단계는 상기 외측 권선의 대응 턴을 형성하기 위해 상기 외측 권선의 상기 상부층 및 하부층의 상기 다수의 도체 중 대응하는 것끼리 전기적으로 연결하는 단계를 포함하고; 그리고
여기서 상기 내측 권선의 상기 하부 및 상부층을 전기적으로 연결하기 위해 상기 제 2 및 3 유전층을 통해 상기 수직 도체를 가공하는 단계는 상기 내측 권선의 대응 턴을 형성하기 위해 상기 내측 권선의 상기 하부층 및 상부층의 상기 다수의 도체 중 대응하는 것끼리 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 내측 권선 및 상기 외측 권선이 직렬로 그리고 자기 코어에서 비대향 자기장을 생성하는 방식으로 전기적으로 연결되는 것을 특징으로 하는 방법. - 제 5 항에 있어서,
상기 계층화 공정을 이용하여 실질적으로 상기 내측 권선 및 상기 외측 권선 주위에 추가 권선을 배치하는 단계를 더 포함하고;
여기서 상기 추가 권선의 각각의 연이은 추가 권선이 이전의 추가 권선 주위에 실질적으로 배치되고; 그리고
상기 자기 코어에서 비대향 자기장을 생성하는 방식으로 상기 내측 권선과 상기 외측 권선과 상기 추가 권선이 전기적으로 직렬 연결되는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 내측 권선 및 상기 외측 권선이 상기 자기 코어에서 대향 자기장을 생성하는 방식으로 전기적으로 연결되는 것을 특징으로 하는 방법. - 제 7 항에 있어서,
상기 내측 권선 및 상기 외측 권선이 상이한 턴수를 갖는 것을 특징으로 하는 방법. - 제 8 항에 있어서,
상기 상이한 턴수가 상기 내측 권선 및 상기 외측 권선의 각각의 인덕턴스 값을 실질적 일치시키는 것을 특징으로 하는 방법. - 제 7 항에 있어서,
상기 계층화 공정을 이용하여 실질적으로 상기 내측 권선 및 상기 외측 권선 주위에 짝수 개의 추가 권선을 배치하는 단계를 더 포함하고;
여기서 상기 추가 권선의 각각의 연이은 추가 권선이 이전의 추가 권선 주위에 실질적으로 배치되고; 그리고
여기서 상기 내측 권선, 상기 외측 권선 및 상기 추가 권선은 모든 상기 권선층의 외측 절반이 모든 상기 권선층의 내측 절반에 의해 상기 자기 코어에서 생성된 자기장에 대향하는 상기 자기 코어에서 자기장을 생성하는 방식으로 전기적으로 연결되는 것을 특징으로 하는 방법. - 제 7 항에 있어서,
상기 내측 권선 및 상기 외측 권선은 동일한 턴수를 갖는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 솔레노이드 인턱터는 집적 회로 장치로서 구성되는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 솔레노이드 인덕터는 개별 장치로서 구성되는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 솔레노이드 인덕터는 하나 이상의 능동 또는 수동 장치를 구비하는 집적 회로 패키지의 부품으로서 구성되는 것을 특징으로 하는 방법. - 제 1 항에 있어서,
상기 솔레노이드 인덕터는 다층 적층 인쇄 회로 기판의 부품으로서 구성되는 것을 특징으로 하는 방법. - 제 1 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
- 제 2 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
- 제 3 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
- 제 4 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
- 제 5 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
- 제 6 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
- 제 7 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
- 제 8 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
- 제 9 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
- 제 10 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
- 제 11 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
- 제 12 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
- 제 13 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
- 제 14 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
- 제 15 항의 상기 방법에 따라 구성되는 것을 특징으로 하는 솔레노이드 인덕터.
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