TW202143259A - 建構螺線管電感器的方法及以其建構的螺線管電感器 - Google Patents

Abstract

一種建構螺線管電感器的方法，包含設置內繞組實質上於磁心周圍，設置外繞組實質上於內繞組周圍，以及使用分層處理來執行所述設置內繞組及外繞組。所述分層處理包含處理第一導電層作為外繞組的底層，於上處理第一介電層，於上處理第二導電層作為內繞組的底層，於上處理第二介電層，於上處理磁心層，於上處理第三介電層，於上處理第三導電層作為內繞組的頂層，於上處理第四介電層，於上處理第四導電層作為外繞組的頂層，於上處理第五介電層，以及內繞組與外繞組電性連接。

Description

建構螺線管電感器的方法及以其建構的螺線管電感器

本發明係關於一種建構螺線管電感器的方法。

電感器係許多電子應用中的重要元件。在歷史上，電感器已被使用於例如射頻及機械相關應用中。最近，電感器正被使用於例如手機、筆記型電腦及醫療設備中。嵌入式電感器為許多此類應用所盼望。電感器具有許多形狀及尺寸，例如平面電感器、環形電感器、螺旋狀電感器等。有一種類型的電感器的需求不斷增加，即帶有磁心的嵌入式螺線管電感器。由於許多應用的空間要求，已有對於嵌入式螺線管電感器之電感尺寸比的提升需求。

本揭露描述藉由使用分層處理來設置內繞組於磁心周圍及設置外繞組於內繞組周圍以建構嵌入式螺線管電感器的多個實施例。所述分層處理包含處理外繞組的底部導電層，於其上處理第一介電層，於其上處理內繞組的底部導電層，於其上處理第二介電層，於其上處理磁心層，於其上處理第三介電層，於其上處理內繞組的頂部導電層，於其上處理第四介電層，於其上處理外繞組的頂部導電層，於其上處理第五介電層，且將內繞組與外繞組電性連接。此過程亦可包含處理穿過第一、第二、第三及第四介電層的多個垂直導體以電性連接外繞組的底層與頂層，及處理穿過第二及第三介電層的多個垂直導體以電性連接內繞組的底層與頂層。所述過程亦可包含對於每一導電層：將導體分為複數個導體，使用某些垂直導體以電性連接外繞組的底層與頂層的複數個導體中的多個對應者以形成外繞組的多個對應匝，以及使用某些垂直導體以電性連接內繞組的底層與頂層的複數個導體中的多個對應者以形成內繞組的多個對應匝。內繞組及外繞組可以連接以在磁心中產生多個非相反磁場，或可以連接以在磁心中產生多個相反磁場。在相反磁場的例子中，內繞組及外繞組具有不同匝數以提供實質上匹配的電感值。所述分層處理可以用以設置偶數個附加繞組於內繞組及外繞組周圍，如此一來每個接續附加的繞組實質上設置於先前附加的繞組周圍。所述分層處理可以用以建構螺線管電感器為積體電路元件、分離式元件、具有一或多個主動或被動裝置的積體電路封裝的組件，或多層層壓印刷電路板（PCB）的組件。

於一實施例中，本揭露提供一種建構螺線管電感器的方法，包含設置內繞組實質上於磁心周圍，設置外繞組實質上於內繞組周圍，以及使用分層處理來執行所述設置內繞組及外繞組。所述方法可以更包含處理作為外繞組的底層的第一導電層，在第一導電層上處理第一介電層，在第一介電層上處理第二導電層作為內繞組的底層，在第二導電層上處理第二介電層，在第二介電層上處理磁心層，在磁心層上處理第三介電層，在第三介電層上處理第三導電層作為內繞組的頂層，在第三導電層上處理第四介電層，在第四介電層上處理第四導電層作為外繞組的頂層，以及在第四導電層上處理第五介電層，其中內繞組及外繞組電性連接。所述方法可以更包含內繞組與外繞組以在磁心中產生多個非相反磁場的方式電性串接。所述方法可以更包含內繞組與外繞組以在磁心中產生多個相反磁場的方式電性串接。所述方法可以更包含螺線管電感器被建構為積體電路元件。所述方法可以更包含螺線管電感器被建構為分離式元件。所述方法可以更包含螺線管電感器被建構為具有一或多個主動或被動裝置的積體電路封裝的組件。所述方法可以更包含螺線管電感器被建構為多層層壓印刷電路板的組件。

於其他實施例中，本揭露提供依據上述方法所建構的螺線管電感器。

本文描述的是建構嵌入式雙繞組螺線管電感器的方法的多個實施例，其包含設置外繞組於內繞組周圍，其中內繞組位於磁心周圍。分層處理亦可以包含設置重分布層（RDL）以將螺線管電感器的多個端子連接至積體電路的輸入/輸出墊（例如圖5所示）。

圖1係依據本揭露之實施例所繪示的使用分層處理建構嵌入式雙繞組螺線管電感器的示例方法的流程圖。於一實施例中，分層處理可以係平面處理，包含光刻步驟、化學氣相沉積步驟及蝕刻步驟中的一或多者，以例如處理多個導電層、介電層及垂直導體。於另一實施例中，分層處理可以係用於將螺線管電感器建構為多層層壓印刷電路板（PCB）的一組件的處理，包含銅圖案化步驟、化學蝕刻步驟、層壓步驟、鑽鑿步驟、印刷步驟、雷射剝蝕步驟、電鍍步驟及塗布步驟中的一或多者。所述方法始於方塊101。

於方塊101中，處理第一導電層作為螺線管電感器的外繞組的底層。於一實施例中，第一導電層可以在鈍化半導體（例如矽）基板上處理。於另一實施例中，所述底層可以在PCB的絕緣材料層上處理。第一導電層的處理包含將第一導電層分為彼此平行且由介電材料隔開的複數個導體。

於方塊103中，在第一導電層上處理第一介電層。

於方塊105中，處理第二導電層作為螺線管電感器的內繞組的底層。第二導電層的處理包含將第二導電層分為彼此平行且由介電材料隔開的複數個導體。

於方塊107中，在第二導電層上處理第二介電層。

於方塊109中，在第二介電層上處理磁心層。較佳地，磁心材料為磁性材料，例如鈷鋯鉭（CoZrTa），不過也可使用本案所屬技術領域中具有通常知識者所知的其他材料。

於方塊111中，在磁心層上處理第三介電層。

於方塊113中，處理第三導電層作為螺線管電感器的內繞組的頂層。第三導電層的處理包含將第三導電層分為彼此平行且由介電材料隔開的複數個導體。

於方塊115中，在第三導電層上處理第四介電層。

於方塊117中，處理第四導電層作為螺線管電感器的外繞組的頂層。第四導電層的處理包含將第四導電層分為彼此平行且由介電材料隔開的複數個導體。

於方塊119中，在第四導電層上處理第五介電層。

於方塊121中，處理穿過第一、第二、第三及第四介電層的多個垂直導體，以電性連接外繞組的底層及頂層的對應導體（方塊101及117所處理的導體），意即建立外繞組的多個對應匝。另外有多個垂直導體被處理以穿過第二介電層及第三介電層，以電性連接內繞組的底層及頂層的對應導體（方塊105及113所處理的導體），意即建立內繞組的多個對應匝。於一實施例中，垂直導體之處理與每個相關的介電層之處理為同時執行。舉例來說，外繞組垂直導體之最低部分可以在從第一介電層蝕刻的孔洞中進行處理，外繞組垂直導體之下一個較高的部分可以在從第二介電層蝕刻的孔洞中進行處理，外繞組垂直導體之下一個較高的部分可以在從第三介電層蝕刻的孔洞中進行處理，且外繞組垂直導體之最高部分可以在從第四介電層蝕刻的孔洞中進行處理。相似地，內繞組垂直導體之最低部分可以在從第二介電層蝕刻的孔洞中進行處理，且內繞組垂直導體之最高部分可以在從第三介電層蝕刻的孔洞中進行處理。於另一實施例中，垂直導體之處理在後，例如使用鑽鑿及電鍍處理。於一實施例中，會在介電材料中形成多個孔洞（例如使用光刻、機械鑽鑿、雷射剝蝕、化學蝕刻等），接著以導電材料填滿這些孔洞，以處理垂直導體。垂直導體可以電鍍、印刷或層壓來處理。於一實施例中，可以對一柱進行電鍍，接著用介電材料對其進行塗布或層壓，接著去除介電材料以露出垂直導體，然後可以形成下一個導電層。

於方塊123中，電性連接內繞組與外繞組。於一實施例中，內繞組與外繞組以在電流流經繞組時在磁心中建立多個非相反磁場的方式電性連接。於另一實施例中，內繞組與外繞組以在電流流經繞組時在磁心中建立多個相反磁場的方式電性連接。於一實施例中，內繞組與外繞組的匝數可以有所不同，且可以被計算以提供匹配的內繞組電感值與外繞組電感值。

儘管上述之步驟通常為順序執行的，但某些步驟可以不同順序來執行。舉例來說，如上所述，於方塊121中之處理垂直導體的步驟可以與其他方塊中的步驟以順序的方式執行，或可以實質上結合其他方塊中的步驟來執行。根據圖1的方法所建構的嵌入式雙繞組螺線管電感器之使用可以包含但不限於可以在聲頻、射頻、訊號處理等中使用的功率轉換器、濾波器、諧振器等。

圖2係依據本揭露之實施例所繪示的使用例如圖1的分層處理所建構之嵌入式雙繞組螺線管電感器20的示例的模擬3D圖。螺線管電感器20 包含外繞組的底部導電層21的多個導體，例如係依圖1的方塊101處理。螺線管電感器20包含位於外繞組的底部導電層21上，且例如係依圖1的方塊103處理的第一介電層22；位於第一介電層22上，且例如係依圖1的方塊105處理的內繞組的底部導電層23的多個導體；位於內繞組的底部導電層23上，且例如係依圖1的方塊107處理的第二介電層24；位於第二介電層24上，且例如係依圖1的方塊109處理的磁心層25；位於磁心層25上，且例如係依圖1的方塊111處理的第三介電層26；位於第三介電層26上，且例如係依圖1的方塊113處理的內繞組的頂部導電層27的多個導體；位於內繞組的頂部導電層27上，且例如係依圖1的方塊115處理的第四介電層28；位於第四介電層28上，且例如係依圖1的方塊117處理的外繞組的頂部導電層29的多個導體；位於外繞組的頂部導電層29上，且例如係依圖1的方塊119處理的第五介電層30；以及多個外繞組的垂直導體31，其電性連接於外繞組的底層及頂層的多個對應導體，及多個內繞組的垂直導體32，其電性連接於內繞組的底層及頂層的多個對應導體，例如係依圖1的方塊121處理。內繞組與外繞組的電性連接例如係依圖1的方塊123處理，未繪示於圖2。

圖3係依據本揭露之實施例所繪示的使用例如圖1的分層處理所建構之嵌入式雙繞組螺線管電感器39的示例的模擬縱向2D截面圖。如圖所示，螺線管電感器39包含圖2之螺線管電感器20的對應部分，即外繞組的底部導電層21的多個導體、第一介電層22、內繞組的底部導電層23的多個導體、第二介電層24、磁心層25、第三介電層26、內繞組的頂部導電層27的多個導體、第四介電層28、外繞組的頂部導電層29的多個導體、第五介電層30、多個外繞組的垂直導體31及多個內繞組的垂直導體32, 例如係依圖1的方塊121處理。

圖4係依據本揭露之實施例所繪示的使用例如圖1的分層處理所建構之嵌入式雙繞組螺線管電感器40的示例的模擬之由上而下視圖。如圖所示，螺線管電感器40包含磁心層25、包含內繞組的底部及頂部導電層的導體以及垂直導體（例如圖2的元件23、27及32）之多個內繞組匝41，以及包含外繞組的底部及頂部導電層的導體以及垂直導體（例如圖2的元件21、29及31）之多個外繞組匝42，例如係依圖1的方塊121處理。

圖5係依據本揭露之實施例所繪示的使用例如圖1的分層處理所建構之嵌入式雙繞組螺線管電感器50的示例的模擬縱向2D截面圖。圖5的螺線管電感器50在很多方面與圖3的螺線管電感器39相似，且相應之元件沒有編號。圖5還繪示了例如用於與系統連接的晶片或積體電路封裝的焊錫凸塊53（例如連接至PCB）。嵌入式雙繞組螺線管電感器50為所述晶片或積體電路封裝的組件，且所述晶片或積體電路封裝可以包含一或多個主動或被動裝置，所述主動或被動裝置可以連接至嵌入式雙繞組螺線管電感器50。或者，嵌入式雙繞組螺線管電感器50可以被建構為分離式元件（discrete device）。圖5的螺線管電感器50亦包含位於外繞組的頂部導電層上的附加介電層51，其將外繞組的頂部導電層與導電材料的重分布層（RDL） 52 分開。重分布層52的第一部分連接於外繞組的一端，而重分布層52的第二部分則連接於外繞組的另一端。重分布層52的第一部分亦連接於第一輸入/輸出腳位，其連接於作為螺線管電感器50的第一端54的第一焊錫凸塊，且重分布層52的第二部分亦連接於第二輸入/輸出腳位，其連接於作為螺線管電感器50的第二端54的第二焊錫凸塊。

圖6係依據本揭露之實施例所繪示的使用分層處理建構嵌入式雙繞組螺線管電感器的示例方法的流程圖。於圖6的實施例中，分層處理係平面處理，包含物理氣相沉積（Physical vapor deposition，PVD）、光刻、電鍍、蝕刻、塗布、固化、化學氣相沉積（Chemical vapor deposition，CVD）及其他處理步驟的使用，以處理多個導電層、介電層及垂直導體。所述方法包含奇數編號的步驟601至627。大體上，步驟601、603、617及619 係指向本質上對應於圖1之方塊101、103、115、117及121的（例如圖2至5的）外繞組之設置。大體上，步驟605、607及611至615係指向本質上對應於圖1之方塊105、107、111、113及121的（例如圖2至5的）內繞組之設置。大體上，步驟609係指向本質上對應於圖1之方塊109的（例如圖2至5的）磁心之設置。大體上，步驟621至627係指向（例如圖6的）RDL、I/O接腳及焊錫凸塊之設置。

圖7係依據本揭露之實施例所繪示的使用例如圖1的分層處理所建構之嵌入式雙繞組螺線管電感器70的示例的模擬2D俯視圖。圖7亦包含為了與雙繞組螺線管電感器70實施例比較而具有相似電感的常規單繞組螺線管電感器71的示例的模擬2D俯視圖。

螺線管電感器的電感L可以依據方程式（1）來取得近似值：

,                                       （1） 其中

係自由空間的磁導率（或磁常數），

係磁心的相對磁導率，SF 係磁心的形狀因數，N 係所有繞組的總匝數，

係磁心的寬度，

係磁心的厚度，且P 係繞組的間距，故，P 與N 的乘積近似於每個繞組的長度。因此，可以觀察到的是，對於給定的磁心，電感主要取決於間距P 以及螺線管電感器的匝數N 。

於圖7的例子中，假設嵌入式雙繞組螺線管電感器70及常規單繞組螺線管電感器71具有相同的磁心、相同的匝間距P 以及相同的匝數N （例如 28匝），因此他們的電感大致相等，儘管由於嵌入式雙繞組螺線管電感器70的磁心至外繞組的距離稍大於磁心至內繞組的距離，嵌入式雙繞組螺線管電感器70的電感可能會略有不同。

於圖7的例子中，如圖所示，嵌入式雙繞組螺線管電感器70之14匝的內繞組的面積尺寸為X毫米×Y毫米，而可比較的常規單繞組螺線管電感器71之14匝部分亦有相似的尺寸。單繞組的延伸增加了另外14匝（如虛線矩形所示），總共28匝，使面積尺寸增加到X毫米×1.86Y毫米，如圖所示，總面積為1.86XY平方毫米。相較之下，於嵌入式雙繞組螺線管電感器70增加另外14匝的外繞組（如兩個虛線矩形所示）使面積尺寸增加1.18X毫米×Y毫米，如圖所示，總面積為1.18XY平方毫米，其表示相較於沿Y方向延伸單繞組的常規解決方案減少了37%的面積。

因此，本文所述之嵌入式雙繞組螺線管電感器的多個實施例的優勢為：相較於可比較的電感而言面積的顯著減少。換句話說，本文所述之嵌入式雙繞組螺線管電感器的多個實施例的優勢可以為：電感-面積比的顯著增加。再換句話說，相對於具有類似尺寸的常規單繞組螺線管電感器，所述嵌入式雙繞組螺線管電感器的多個實施例的優勢在於：由於匝數N 的增加，雙繞組螺線管電感器的每裝置面積之電感可以增加。電感的增加僅大致與外繞組所增加的匝數成比例，這是因為外繞組與磁心之間的距離稍大於內繞組與磁心之間的距離。在給定的晶片尺寸限制使得常規單繞組螺線管電感器可實現的最大電感被限制為不可接受的值，但所述嵌入式雙繞組螺線管電感器可以實現所需電感的情況下，所述嵌入式雙繞組螺線管電感器的多個實施例可能特別有利。

本文所述之嵌入式雙繞組螺線管電感器的多個實施例的另一優勢在於不需要額外的磁心材料，其可以降低每單位面積每電感的成本。舉例來說，從圖7可看出常規單繞組螺線管電感器71需要嵌入式雙繞組螺線管電感器70所需之大致兩倍的磁心材料量以實現可比的電感。本文所述之嵌入式雙繞組螺線管電感器的多個實施例的又一優勢在於他們可以允許磁心具有較低的Y/X或長度/寬度之長寬比。舉例來說，從圖7可看出常規單繞組螺線管電感器71的長度/寬度之長寬比大致為嵌入式雙繞組螺線管電感器70的兩倍。長寬比的降低可以提升磁心材料的磁性能，例如磁導率相對於電流的線性。

於一實施例中，類似於美國專利申請號16/709036（於2019年12月10日提交，發明人為Jason W. Lawrence、John L. Melanson及Eric J. King，標題為：Current Control for a Boost Converter with a Dual Anti-Wound Inductor）之案件中所描述的雙反繞線電感器（dual anti-wound inductor），使用具有交替設置的單繞組層的雙反繞線電感器可以使用類似於本文所述多個實施例的方法來建構。

儘管已描述多個實施例中的螺線管電感器具有兩個繞組，即單個內繞組及單個外繞組，但可聯想到繞組數量大於二的其他實施例，即其中包含附加的外繞組。舉例來說，圖1的方法可以被修改藉由使用分層處理以設置內繞組於磁心周圍，設置第二繞組於內繞組周圍，設置第三繞組於第二繞組周圍，以及設置第四繞組於第三繞組周圍，以建構多繞組螺線管電感器。所述用以設置第三及第四繞組的分層處理可以包含類似於方塊101至107及111至117的附加方塊，以及方塊121的附加處理以建立多個垂直導體，以電性連接第三繞組的底層與頂層之多個對應導體，並以電性連接第四繞組的底層與頂層之多個對應導體。此外，所述方法甚至可以擴展至更多繞組於第四繞組周圍。於繞組連接以在磁性材料中建立相反磁場的實施例中，繞組的總數量應為偶數。

應當理解的是，尤其是對於受益於本揭露的本案所屬領域中具有通常知識者來說，本文描述的各種操作，特別係結合圖式，可以由其他電路或其他硬體組件來實施。除非另有說明，否則給定方法之每個操作所執行的順序可以有所改變，且本文所示的系統的各種元件可以被添加、重新排序、省略、修改等。此旨在於本揭露包含所有這樣的修改及改變，且因此，以上描述應被認為係說明性的而非限制性的。

類似地，儘管本揭露提及多個特定實施例，但是在不脫離本揭露的範疇及涵蓋範圍的情況下，可以對那些實施例進行某些修改及改變。另外，本文所描述之關於多個特定實施例的任何益處、優勢或問題之解決方案皆非意圖被解釋為關鍵的、必須的或必要的特徵或要素。

同樣地，受益於本揭露，更多實施例對於本案所屬領域中具有通常知識者而言將為顯而易見，且這樣的實施例應被視為涵蓋於本文中。本文所記載之所有示例及條件用語旨在教育目的，以幫助讀者理解本揭露及發明人為了促進本案所屬領域之發展所貢獻的概念，且應被理解為不限於此類具體記載的示例及條件。

本揭露包含本案所屬領域中具有通常知識者將理解之對本文示例實施例的所有改變、替換、變動、變化及修改。類似地，在適當的情況下，所附申請專利範圍包含本案所屬領域中具有通常知識者將理解之對本文示例實施例的所有改變、替換、變動、變化及修改。另外，在所附申請專利範圍中所提及之適用於、布置為、能夠、配置為、被致能以、可操作以或操作以執行特定功能的一種裝置、系統或裝置或系統的組件，包含了該裝置、系統或組件，無論它或特定功能是否被啟動、開啟或解鎖，只要該裝置、系統或組件係如此地適用、布置、能夠、配置、被致能、可操作或操作即可。

最後，軟體可以致使或配置本文所述的功能、製造及/或裝置及方法的描述。這可以使用通用程式語言（例如C、C++）、硬體描述語言（hardware description languages，HDL）包含Verilog HDL、VHDL等，或其他可用程式。這樣的軟體可以設置於任何已知的非暫態電腦可讀取媒體，諸如磁帶、半導體、磁盤、光碟（例如CD-ROM、DVD-ROM等）、網路、電線或其他通訊媒體，其上儲存有能致使或配置本文所述之裝置及方法的多個指令。

20、39、40、50:螺線管電感器 21:外繞組的底部導電層 22:第一介電層 23:內繞組的底部導電層 24:第二介電層 25:磁心層 26:第三介電層 27:內繞組的頂部導電層 28:第四介電層 29:外繞組的頂部導電層 30:第五介電層 31:外繞組的垂直導體 32:內繞組的垂直導體 41:內繞組匝 42:外繞組匝 51:附加介電層 52:重分布層 53:焊錫凸塊 54:第一及第二端 70:嵌入式雙繞組螺線管電感器 71:常規單繞組螺線管電感器

圖1係依據本揭露之實施例所繪示的使用分層處理建構嵌入式雙繞組螺線管電感器的示例方法的流程圖。 圖2係依據本揭露之實施例所繪示的使用例如圖1的分層處理所建構之嵌入式雙繞組螺線管電感器的示例的模擬3D圖。 圖3係依據本揭露之實施例所繪示的使用例如圖1的分層處理所建構之嵌入式雙繞組螺線管電感器的示例的模擬縱向2D截面圖。 圖4係依據本揭露之實施例所繪示的使用例如圖1的分層處理所建構之嵌入式雙繞組螺線管電感器的示例的模擬之由上而下視圖。 圖5係依據本揭露之實施例所繪示的使用例如圖1的分層處理所建構之嵌入式雙繞組螺線管電感器的示例的模擬縱向2D截面圖。 圖6係依據本揭露之實施例所繪示的使用分層處理建構嵌入式雙繞組螺線管電感器的示例方法的流程圖。 圖7係依據本揭露之實施例所繪示的使用例如圖1的分層處理所建構之嵌入式雙繞組螺線管電感器的示例的模擬2D俯視圖。

Claims (30)

1. 一種建構螺線管電感器的方法，包含： 設置一內繞組實質上於一磁心周圍； 設置一外繞組實質上於該內繞組周圍；以及 使用一分層處理來執行所述設置該內繞組及該外繞組。
2. 如請求項1所述之方法，其中所述使用該分層處理包含： 處理作為該外繞組的一底層的一第一導電層； 在該第一導電層上處理一第一介電層； 在該第一介電層上處理一第二導電層作為該內繞組的一底層； 在該第二導電層上處理一第二介電層； 在該第二介電層上處理一磁心層； 在該磁心層上處理一第三介電層； 在該第三介電層上處理一第三導電層作為該內繞組的一頂層； 在該第三導電層上處理一第四介電層； 在該第四介電層上處理一第四導電層作為該外繞組的一頂層；以及 在該第四導電層上處理一第五介電層； 其中該內繞組及該外繞組電性連接。
3. 如請求項2所述之方法，其中所述使用該分層處理更包含： 處理穿過該第一介電層、該第二介電層、該第三介電層及該第四介電層的多個第一垂直導體，以電性連接該外繞組的該底層與該頂層；以及 處理穿過該第二介電層及該第三介電層的多個第二垂直導體，以電性連接該內繞組的該底層與該頂層。
4. 如請求項3所述之方法，其中所述使用該分層處理更包含： 對該第一導電層、該第二導電層、該第三導電層及該第四導電層中的每一導電層執行： 將該導電層分為複數個導體； 其中所述處理穿過該第一介電層、該第二介電層、該第三介電層及該第四介電層的該些第一垂直導體，以電性連接該外繞組的該底層與該頂層包含：電性連接該外繞組的該底層與該頂層的該複數個導體中的多個對應者，以形成該外繞組的多個對應匝； 其中所述處理穿過該第二介電層及該第三介電層的該些第二垂直導體，以電性連接該內繞組的該底層與該頂層包含：電性連接該內繞組的該底層與該頂層的該複數個導體中的多個對應者，以形成該內繞組的多個對應匝。
5. 如請求項1所述之方法，其中該內繞組與該外繞組以在該磁心中產生多個非相反磁場的方式電性串接。
6. 如請求項5所述之方法，更包含： 使用該分層處理，設置多個附加繞組實質上於該內繞組及該外繞組周圍； 其中該些附加繞組中的每個後續附加繞組實質上皆設置於先前附加繞組周圍，且其中該內繞組、該外繞組與該些附加繞組以在該磁心中產生該些非相反磁場的方式電性串接。
7. 如請求項1所述之方法，其中該內繞組與外繞組以在該磁心中產生多個相反磁場的方式電性連接。
8. 如請求項7所述之方法，其中該內繞組及該外繞組具有不同匝數。
9. 如請求項8所述之方法，其中該些不同匝數提供該內繞組及該外繞組之實質上匹配的多個相應電感值。
10. 如請求項7所述之方法，更包含： 使用該分層處理，設置偶數個附加繞組實質上於該內繞組及該外繞組周圍； 其中該些附加繞組中的每個後續附加繞組實質上皆設置於先前附加繞組周圍，且其中該內繞組及該外繞組與該附加繞組以使得所有該些繞組的外半部在磁心中產生與所有該些繞組的內半部所產生的多個磁場相反的多個磁場的方式電性連接。
11. 如請求項7所述之方法，其中該內繞組及該外繞組具有不同匝數。
12. 如請求項1所述之方法，其中該螺線管電感器被建構為一積體電路元件。
13. 如請求項1所述之方法，其中該 螺線管電感器被建構為一分離式元件。
14. 如請求項1所述之方法，其中該螺線管電感器被建構為具有一或多個主動或被動裝置的一積體電路封裝的一組件。
15. 如請求項1所述之方法，其中該螺線管電感器被建構為一多層層壓印刷電路板的一組件。
16. 一種以如請求項1所述之方法建構的螺線管電感器。
17. 一種以如請求項2所述之方法建構的螺線管電感器。
18. 一種以如請求項3所述之方法建構的螺線管電感器。
19. 一種以如請求項4所述之方法建構的螺線管電感器。
20. 一種以如請求項5所述之方法建構的螺線管電感器。
21. 一種以如請求項6所述之方法建構的螺線管電感器。
22. 一種以如請求項7所述之方法建構的螺線管電感器。
23. 一種以如請求項8所述之方法建構的螺線管電感器。
24. 一種以如請求項9所述之方法建構的螺線管電感器。
25. 一種以如請求項10所述之方法建構的螺線管電感器。
26. 一種以如請求項11所述之方法建構的螺線管電感器。
27. 一種以如請求項12所述之方法建構的螺線管電感器。
28. 一種以如請求項13所述之方法建構的螺線管電感器。
29. 一種以如請求項14所述之方法建構的螺線管電感器。
30. 一種以如請求項15所述之方法建構的螺線管電感器。

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