JP2001339307A - Ａｄコンバーターにおける温度誤差補正装置 - Google Patents
Ａｄコンバーターにおける温度誤差補正装置Info
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Abstract
(57)【要約】
【課題】 ＡＤコンバーターにおける温度誤差補正装置
において、半導体素子の温度誤差をマイコンの計算によ
って補正するものである。 【解決手段】マイクロコンピュータMCと、出力標準電圧
VS の電流を最低値より順次積分する積分器SKと、基準
電圧VR よりA−D変換するアナログ出力a1 ，a2 ．．．
を発生するアナログ発生源S1 ，S2 ．．．と、積分器SK
からの標準電圧VS の電流を積分した積分値V1 と基準電
圧VR 及びアナログ出力a1 ，a2 ．．．とを比較するコ
ンパレータC0 ，C1 ，C2 ．．．と、このコンパレータC
0 ，C1 ，C2 ．．．の比較値が等しくなったとき出るラ
ッチ信号LRおよびラッチ信号La1 ，La2 ．．．によりそ
の時のカウンターKのデジタル出力d1 ，d2 ，d3 ．．．
をラッチするラッチ回路DR1，DR2，．．．とからなり、
マイクロコンピュータMCはデジタル出力d2 ，d3 ．．．
より帰零時のデジタル出力d1 ’，d2 ’．．．を引き算
し、その後デジタル出力d2，d3 ．．．をその時の基準
電圧VR の誤差係数αで割り算することを特徴とする。
において、半導体素子の温度誤差をマイコンの計算によ
って補正するものである。 【解決手段】マイクロコンピュータMCと、出力標準電圧
VS の電流を最低値より順次積分する積分器SKと、基準
電圧VR よりA−D変換するアナログ出力a1 ，a2 ．．．
を発生するアナログ発生源S1 ，S2 ．．．と、積分器SK
からの標準電圧VS の電流を積分した積分値V1 と基準電
圧VR 及びアナログ出力a1 ，a2 ．．．とを比較するコ
ンパレータC0 ，C1 ，C2 ．．．と、このコンパレータC
0 ，C1 ，C2 ．．．の比較値が等しくなったとき出るラ
ッチ信号LRおよびラッチ信号La1 ，La2 ．．．によりそ
の時のカウンターKのデジタル出力d1 ，d2 ，d3 ．．．
をラッチするラッチ回路DR1，DR2，．．．とからなり、
マイクロコンピュータMCはデジタル出力d2 ，d3 ．．．
より帰零時のデジタル出力d1 ’，d2 ’．．．を引き算
し、その後デジタル出力d2，d3 ．．．をその時の基準
電圧VR の誤差係数αで割り算することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はＡＤコンバーターに
おける温度誤差補正装置、更に詳細には基準電圧の積分
値とアナログ入力値とを比較し、それが等しくなった時
をラッチし、その時の時間よりデジタル値を得るＡＤコ
ンバーターにおける温度誤差補正装置である。
おける温度誤差補正装置、更に詳細には基準電圧の積分
値とアナログ入力値とを比較し、それが等しくなった時
をラッチし、その時の時間よりデジタル値を得るＡＤコ
ンバーターにおける温度誤差補正装置である。
【０００２】
【従来の技術】ＡＤコンバーターは複数形Ａ−Ｄ変換回
路、二重積分方式Ａ−Ｄ変換回路等がある。かかる従来
のＡ−Ｄ変換回路においては積分器，各種のコンパレー
タ，差動アンプ等の半導体素子を用いている。
路、二重積分方式Ａ−Ｄ変換回路等がある。かかる従来
のＡ−Ｄ変換回路においては積分器，各種のコンパレー
タ，差動アンプ等の半導体素子を用いている。
【０００３】
【発明が解決しようとする課題】しかし従来のものは半
導体素子を用いるので、自己発熱或いは周囲温度の変化
等による温度誤差を起し、抵抗値，容量値の誤差，経年
変化による部品の温度定数変化，零ボルト入力時のコン
パレータのオフセット電圧誤差，基準電圧ＶR の電圧誤
差等を起し易い。特にコンプレッサ等の圧力制御装置，
加熱冷却を制御するサーミスタ等の温度制御装置，トル
クの検出装置のような温度の影響を受ける場所で使用す
る場合はその温度誤差は重大な支障をもたらす。またセ
ンサーとして４ブリッジに接続したストレーンゲージを
用いた場合、ストレーンゲージは出力電圧が小さいので
差動アンプの増幅度１００以上の大増幅が一般的なの
で、零ボルト時のオフセット電圧の変動，基準電圧ＶR
の変動も大きな誤差の要因となる。本発明はかかる半導
体素子の温度誤差をマイコンの計算によって補正するも
のである。
導体素子を用いるので、自己発熱或いは周囲温度の変化
等による温度誤差を起し、抵抗値，容量値の誤差，経年
変化による部品の温度定数変化，零ボルト入力時のコン
パレータのオフセット電圧誤差，基準電圧ＶR の電圧誤
差等を起し易い。特にコンプレッサ等の圧力制御装置，
加熱冷却を制御するサーミスタ等の温度制御装置，トル
クの検出装置のような温度の影響を受ける場所で使用す
る場合はその温度誤差は重大な支障をもたらす。またセ
ンサーとして４ブリッジに接続したストレーンゲージを
用いた場合、ストレーンゲージは出力電圧が小さいので
差動アンプの増幅度１００以上の大増幅が一般的なの
で、零ボルト時のオフセット電圧の変動，基準電圧ＶR
の変動も大きな誤差の要因となる。本発明はかかる半導
体素子の温度誤差をマイコンの計算によって補正するも
のである。
【０００４】
【課題を解決するための手段】本発明の請求項１はマイ
クロコンピュータＭＣと、出力標準電圧ＶS の電流を最
低値より順次積分する積分器ＳＫと、基準電圧ＶR より
Ａ−Ｄ変換するアナログ出力ａ1 ，ａ2 ．．．を発生す
るアナログ発生源Ｓ1 ，Ｓ2 ．．．と、積分器ＳＫから
の標準電圧ＶS の電流を積分した積分値Ｖ1 と基準電圧
ＶR 及びアナログ出力ａ1 ，ａ2 ．．．とを比較するコ
ンパレータＣ0 ，Ｃ1 ，Ｃ2 ．．．と、このコンパレー
タＣ0 ，Ｃ1 ，Ｃ2 ．．．の比較値が等しくなったとき
出るラッチ信号ＬＲおよびラッチ信号Ｌａ1 ，Ｌ
ａ2 ．．．によりその時のカウンターＫのデジタル出力
ｄ1 ，ｄ2 ，ｄ3 ．．．をラッチするラッチ回路ＤＲ
１，ＤＲ２，．．．とからなり、マイクロコンピュータ
ＭＣはデジタル出力ｄ2 ，ｄ3 ．．．をその時の基準電
圧ＶR の誤差係数αで割り算することを特徴とするＡＤ
コンバーターにおける温度誤差補正装置である。
クロコンピュータＭＣと、出力標準電圧ＶS の電流を最
低値より順次積分する積分器ＳＫと、基準電圧ＶR より
Ａ−Ｄ変換するアナログ出力ａ1 ，ａ2 ．．．を発生す
るアナログ発生源Ｓ1 ，Ｓ2 ．．．と、積分器ＳＫから
の標準電圧ＶS の電流を積分した積分値Ｖ1 と基準電圧
ＶR 及びアナログ出力ａ1 ，ａ2 ．．．とを比較するコ
ンパレータＣ0 ，Ｃ1 ，Ｃ2 ．．．と、このコンパレー
タＣ0 ，Ｃ1 ，Ｃ2 ．．．の比較値が等しくなったとき
出るラッチ信号ＬＲおよびラッチ信号Ｌａ1 ，Ｌ
ａ2 ．．．によりその時のカウンターＫのデジタル出力
ｄ1 ，ｄ2 ，ｄ3 ．．．をラッチするラッチ回路ＤＲ
１，ＤＲ２，．．．とからなり、マイクロコンピュータ
ＭＣはデジタル出力ｄ2 ，ｄ3 ．．．をその時の基準電
圧ＶR の誤差係数αで割り算することを特徴とするＡＤ
コンバーターにおける温度誤差補正装置である。
【０００５】本発明の請求項２は上記マイクロコンピュ
ータＭＣはデジタル出力ｄ2 ，ｄ3．．．より帰零時の
デジタル出力ｄ1 ’，ｄ2 ’・・・・を引き算し、その
後その時の基準電圧ＶR の誤差係数αで割り算すること
を特徴とする請求項１記載のＡＤコンバーターにおける
温度誤差補正装置である。なお割り算とは補正演算の仮
の表現で、掛け算にしても同じことは勿論である。引き
算についても同様である。
ータＭＣはデジタル出力ｄ2 ，ｄ3．．．より帰零時の
デジタル出力ｄ1 ’，ｄ2 ’・・・・を引き算し、その
後その時の基準電圧ＶR の誤差係数αで割り算すること
を特徴とする請求項１記載のＡＤコンバーターにおける
温度誤差補正装置である。なお割り算とは補正演算の仮
の表現で、掛け算にしても同じことは勿論である。引き
算についても同様である。
【０００６】
【発明の実施の形態】図１は本発明の一実施の形態の概
略を示す回路図、図２はその各部の電圧のグラフ、図３
はそのマイクロコンピュータＭＣのフロー図である。図
１に示すように、この実施の形態はワンチップのマイク
ロコンピュータＭＣを有する。このマイクロコンピュー
タＭＣは、例えば１０ＭＨｚのクロック発振部ＯＳＣ，
そのクロック発振部ＯＳＣのクロックパルスＰを受ける
セントラルプロセッサーユニットＣＰＵ，ＲＯＭ，ＲＡ
Ｍ等を有する。図において、Ｂは＋電源，−Ｂは負の電
源である。なおこのマイクロコンピュータＭＣの詳細は
通常のマイクロコンピュータと同じであるから詳細な説
明を省略する。
略を示す回路図、図２はその各部の電圧のグラフ、図３
はそのマイクロコンピュータＭＣのフロー図である。図
１に示すように、この実施の形態はワンチップのマイク
ロコンピュータＭＣを有する。このマイクロコンピュー
タＭＣは、例えば１０ＭＨｚのクロック発振部ＯＳＣ，
そのクロック発振部ＯＳＣのクロックパルスＰを受ける
セントラルプロセッサーユニットＣＰＵ，ＲＯＭ，ＲＡ
Ｍ等を有する。図において、Ｂは＋電源，−Ｂは負の電
源である。なおこのマイクロコンピュータＭＣの詳細は
通常のマイクロコンピュータと同じであるから詳細な説
明を省略する。
【０００７】このマイクロコンピュータＭＣは、そのク
ロックパルスＰを分周して２０ｍＳ毎にＡＤ（アドレ
ス）スキャンパルスＰ1 ，Ｐ2 を発生するタイミング生
成部Ｔを有する。このＡＤスキャンパルスＰ1 はクリア
用（帰零用）として積分器ＳＫに、またＡＤスキャンパ
ルスＰ2 は測定開始用としてスイッチング素子ＭＯＳ１
に入力する。このＡＤスキャンパルスＰ1 ，Ｐ2 は水晶
発振器により高精度のものが得られる。このクロックパ
ルスＰは１６ビット，２０ビット等のｎビットのカウン
ターＫに入力し、その１６ビットのデジタル出力ｄはラ
ッチ回路ＤＲ１，ＤＲ２，．．．に入力する。
ロックパルスＰを分周して２０ｍＳ毎にＡＤ（アドレ
ス）スキャンパルスＰ1 ，Ｐ2 を発生するタイミング生
成部Ｔを有する。このＡＤスキャンパルスＰ1 はクリア
用（帰零用）として積分器ＳＫに、またＡＤスキャンパ
ルスＰ2 は測定開始用としてスイッチング素子ＭＯＳ１
に入力する。このＡＤスキャンパルスＰ1 ，Ｐ2 は水晶
発振器により高精度のものが得られる。このクロックパ
ルスＰは１６ビット，２０ビット等のｎビットのカウン
ターＫに入力し、その１６ビットのデジタル出力ｄはラ
ッチ回路ＤＲ１，ＤＲ２，．．．に入力する。
【０００８】この実施の形態は、マイクロコンピュータ
ＭＣのＡＤスキャンパルスＰ1 をアナログ標準電圧ＶS
に変換するコンパレータＣS と、このコンパレータＣS
の出力標準電圧ＶS の電流を最低値より順次積分する積
分器ＳＫ、基準電圧ＶR よりＡ−Ｄ変換するアナログ出
力ａ1 ，ａ2 ．．．を発生する例えば４ブリッジ接続し
たストレーンゲージ或いはホール素子、サーミスター等
による電圧電流比例のセンサーのようなアナログ発生源
Ｓ1 ，Ｓ2 ．．．、そのアナログ出力ａ1 ，ａ 2 ．．．
を増幅する増幅度数百倍程度の差動アンプＤ1 ，
Ｄ2 ．．．、積分器ＳＫからの標準電圧ＶS の積分値Ｖ
1 と基準電圧ＶR 及びアナログ出力ａ1 ，ａ2．．．と
を比較する各種のコンパレータＣ0 ，Ｃ1 ，Ｃ2 ．．．
とを有する。上記アナログ発生源Ｓ1 ，Ｓ2 ．．．を作
動する基準電圧ＶR はスイッチング素子ＭＯＳ１を介し
て電源Ｂに接続する。
ＭＣのＡＤスキャンパルスＰ1 をアナログ標準電圧ＶS
に変換するコンパレータＣS と、このコンパレータＣS
の出力標準電圧ＶS の電流を最低値より順次積分する積
分器ＳＫ、基準電圧ＶR よりＡ−Ｄ変換するアナログ出
力ａ1 ，ａ2 ．．．を発生する例えば４ブリッジ接続し
たストレーンゲージ或いはホール素子、サーミスター等
による電圧電流比例のセンサーのようなアナログ発生源
Ｓ1 ，Ｓ2 ．．．、そのアナログ出力ａ1 ，ａ 2 ．．．
を増幅する増幅度数百倍程度の差動アンプＤ1 ，
Ｄ2 ．．．、積分器ＳＫからの標準電圧ＶS の積分値Ｖ
1 と基準電圧ＶR 及びアナログ出力ａ1 ，ａ2．．．と
を比較する各種のコンパレータＣ0 ，Ｃ1 ，Ｃ2 ．．．
とを有する。上記アナログ発生源Ｓ1 ，Ｓ2 ．．．を作
動する基準電圧ＶR はスイッチング素子ＭＯＳ１を介し
て電源Ｂに接続する。
【０００９】このコンパレータＣ0 ，Ｃ1 ，Ｃ2 ．．．
は積分値Ｖ1 と基準電圧ＶR 及びアナログ出力ａ1 ，ａ
2 ．．．とを夫々比較し、その比較値が等しくなったと
きラッチ信号ＬＲおよびＬａ1 ，Ｌａ2 ．．．を出す。
これらのラッチ信号ＬＲおよびＬａ1 ，ｌａ2 ．．．は
マイクロコンピュータＭＣのラッチ回路ＤＲ１，ＤＲ
２，．．．に入力し、その時のカウンターＫのデジタル
出力ｄ1 ，ｄ2 ，ｄ3 ．．．をラッチする。なお図中ｅ
1 ，ｅ2 ，ｅ3 ．．．．はセントラルプロセッサーユニ
ットＣＰＵのＩ／Ｏ部より出るラッチ回路ＤＲ１，ＤＲ
２，．．．の読み出しイネーブル信号，ｘはセンラルプ
ロセッサーユニットＣＰＵのＩ／Ｏ部より出るクリア
（帰零）信号である。
は積分値Ｖ1 と基準電圧ＶR 及びアナログ出力ａ1 ，ａ
2 ．．．とを夫々比較し、その比較値が等しくなったと
きラッチ信号ＬＲおよびＬａ1 ，Ｌａ2 ．．．を出す。
これらのラッチ信号ＬＲおよびＬａ1 ，ｌａ2 ．．．は
マイクロコンピュータＭＣのラッチ回路ＤＲ１，ＤＲ
２，．．．に入力し、その時のカウンターＫのデジタル
出力ｄ1 ，ｄ2 ，ｄ3 ．．．をラッチする。なお図中ｅ
1 ，ｅ2 ，ｅ3 ．．．．はセントラルプロセッサーユニ
ットＣＰＵのＩ／Ｏ部より出るラッチ回路ＤＲ１，ＤＲ
２，．．．の読み出しイネーブル信号，ｘはセンラルプ
ロセッサーユニットＣＰＵのＩ／Ｏ部より出るクリア
（帰零）信号である。
【００１０】次にこの装置の動作を説明する。先ずスイ
ッチング素子ＭＯＳ１はオフで基準電圧ＶR は零ボル
ト、ＡＤスキャンパルスｐ1 により積分器ＳＫの積分値
Ｖ1 は零（図２ではマイナスの最低値）、またＡＤスキ
ャンパルスＰ2 によりスイッチング素子ＭＯＳ１はオフ
で、基準電圧ＶR は零ボルトである。またカウンターＫ
の１６ビットのデジタル出力ｄも信号ｘでクリア（帰
零）されている。またラッチ回路ＤＲ１は帰零時の基準
電圧ＶR のデジタル出力ｄ1 ’をラッチし、このデジタ
ル出力ｄ1 ’はセンラトルプロセッサーユニットＣＰＵ
を通してＲＡＭに記憶する。また他のラッチ回路ＤＲ
２，ＤＲ３，・・・のデジタル出力ｄ2 ’，ｄ3 ’・・
・もラッチされ、センラトルプロセッサーユニットＣＰ
Ｕを通してＲＡＭに記憶する。次に積分器ＳＫは標準電
圧ＶS の電流ＩＲを順次積分し、その積分値Ｖ1 は次式
に従って図２示のようにリニヤに増加する。
ッチング素子ＭＯＳ１はオフで基準電圧ＶR は零ボル
ト、ＡＤスキャンパルスｐ1 により積分器ＳＫの積分値
Ｖ1 は零（図２ではマイナスの最低値）、またＡＤスキ
ャンパルスＰ2 によりスイッチング素子ＭＯＳ１はオフ
で、基準電圧ＶR は零ボルトである。またカウンターＫ
の１６ビットのデジタル出力ｄも信号ｘでクリア（帰
零）されている。またラッチ回路ＤＲ１は帰零時の基準
電圧ＶR のデジタル出力ｄ1 ’をラッチし、このデジタ
ル出力ｄ1 ’はセンラトルプロセッサーユニットＣＰＵ
を通してＲＡＭに記憶する。また他のラッチ回路ＤＲ
２，ＤＲ３，・・・のデジタル出力ｄ2 ’，ｄ3 ’・・
・もラッチされ、センラトルプロセッサーユニットＣＰ
Ｕを通してＲＡＭに記憶する。次に積分器ＳＫは標準電
圧ＶS の電流ＩＲを順次積分し、その積分値Ｖ1 は次式
に従って図２示のようにリニヤに増加する。
【００１１】
【数１】
【００１２】即ちこの積分器ＳＫの積分値Ｖ1 はその抵
抗値ＲとコンデンサーＣによって定まる時定数で充電さ
れ、電圧上昇する。なお図中Ｄはダイオードである。一
方ＡＤスキャンパルスＰ2 によりスイッチング素子ＭＯ
Ｓ１はオンとなり、基準電圧ＶR はアナログ発生源
Ｓ1 ，Ｓ2 ．．．に印加され、そのアナログ出力ａ1 ，
ａ2 ．．．は差動アンプＤ1 ，Ｄ2 ．．．で増幅され、
その電圧ｂ1 ，ｂ 2 ．．．はコンパレータＣ1 ，
Ｃ2 ．．．に入力される。なおスイッチング素子ＭＯＳ
１はＡＤスキャンパルスＰ1 ，Ｐ2 の１０数回に１回程
度の周期でオフとなってアナログ発生源Ｓ1 ，
Ｓ2 ．．．を帰零する。
抗値ＲとコンデンサーＣによって定まる時定数で充電さ
れ、電圧上昇する。なお図中Ｄはダイオードである。一
方ＡＤスキャンパルスＰ2 によりスイッチング素子ＭＯ
Ｓ１はオンとなり、基準電圧ＶR はアナログ発生源
Ｓ1 ，Ｓ2 ．．．に印加され、そのアナログ出力ａ1 ，
ａ2 ．．．は差動アンプＤ1 ，Ｄ2 ．．．で増幅され、
その電圧ｂ1 ，ｂ 2 ．．．はコンパレータＣ1 ，
Ｃ2 ．．．に入力される。なおスイッチング素子ＭＯＳ
１はＡＤスキャンパルスＰ1 ，Ｐ2 の１０数回に１回程
度の周期でオフとなってアナログ発生源Ｓ1 ，
Ｓ2 ．．．を帰零する。
【００１３】コンパレータＣ0 ，Ｃ1 ，Ｃ2 では積分器
ＳＫからの標準電圧ＶS の電流ＩＲの積分値Ｖ1 と基準
電圧ＶR 及びアナログ出力ｂ1 ，ｂ2 ．．．．とが比較
される。かくして比較する両者が等しくなった時、コン
パレータＣ0 ，Ｃ1 ，Ｃ2 はラッチ信号ＬＲおよびラッ
チ信号Ｌａ1 ，ｌａ2 ．．．を発生し、このラッチ信号
ＬＲおよびラッチ信号Ｌａ1 ，ｌａ2 ．．．はラッチ回
路ＤＲ１，ＤＲ２，．．．に入力し、その時のカウンタ
ーＫのデジタル出力ｄ1 ，ｄ2 ，ｄ3 ．．．．をラッチ
する。
ＳＫからの標準電圧ＶS の電流ＩＲの積分値Ｖ1 と基準
電圧ＶR 及びアナログ出力ｂ1 ，ｂ2 ．．．．とが比較
される。かくして比較する両者が等しくなった時、コン
パレータＣ0 ，Ｃ1 ，Ｃ2 はラッチ信号ＬＲおよびラッ
チ信号Ｌａ1 ，ｌａ2 ．．．を発生し、このラッチ信号
ＬＲおよびラッチ信号Ｌａ1 ，ｌａ2 ．．．はラッチ回
路ＤＲ１，ＤＲ２，．．．に入力し、その時のカウンタ
ーＫのデジタル出力ｄ1 ，ｄ2 ，ｄ3 ．．．．をラッチ
する。
【００１４】例えば図２示のように、ＴR 時間でラッチ
信号ＬＲが発生し、Ｔ1 時間でラッチ信号Ｌａ1 が発生
し、Ｔ2 時間でラッチ信号Ｌａ2 が発生し、以下同様で
ある。ラッチ回路ＤＲ１，ＤＲ２，．．．はそのＴＲ時
間，Ｔ1 時間，Ｔ2 時間にカウンターＫのデジタル出力
ｄ1 ，ｄ2 ．．．を夫々ラッチし、センラルプロセッサ
ーユニットＣＰＵのＩ／Ｏ部に送り、ＲＡＭに記憶す
る。以上のようにして、アナログ出力ａ1 ，ａ2 ．．．
はデジタル出力ｄ2 ，ｄ3．．．に変換されるものであ
る。
信号ＬＲが発生し、Ｔ1 時間でラッチ信号Ｌａ1 が発生
し、Ｔ2 時間でラッチ信号Ｌａ2 が発生し、以下同様で
ある。ラッチ回路ＤＲ１，ＤＲ２，．．．はそのＴＲ時
間，Ｔ1 時間，Ｔ2 時間にカウンターＫのデジタル出力
ｄ1 ，ｄ2 ．．．を夫々ラッチし、センラルプロセッサ
ーユニットＣＰＵのＩ／Ｏ部に送り、ＲＡＭに記憶す
る。以上のようにして、アナログ出力ａ1 ，ａ2 ．．．
はデジタル出力ｄ2 ，ｄ3．．．に変換されるものであ
る。
【００１５】而してマイクロコンピュータＭＣはデジタ
ル出力ｄ2 ，ｄ3 ．．．より帰零時のデジタル出力
ｄ1 ’，ｄ2 ’・・・・を引き算して零補正を行い、ま
たデジタル出力ｄ2 ，ｄ3 ．．．をその時の基準電圧Ｖ
R のデジタル出力ｄ1 で割り算して、基準電圧ＶR の変
動による補正を行う。
ル出力ｄ2 ，ｄ3 ．．．より帰零時のデジタル出力
ｄ1 ’，ｄ2 ’・・・・を引き算して零補正を行い、ま
たデジタル出力ｄ2 ，ｄ3 ．．．をその時の基準電圧Ｖ
R のデジタル出力ｄ1 で割り算して、基準電圧ＶR の変
動による補正を行う。
【００１６】これを式で書けば、先ず 帰零時の時間ＴR （ｄ1 ）のデジタル出力をＴR0（ｄ1 ’）・・・・Ｂ 帰零時の時間Ｔ1 （ｄ2 ）のデジタル出力をＴ10（ｄ2 ’）・・・・Ｃ 帰零時の時間Ｔ2 （ｄ3 ）のデジタル出力をＴ20（ｄ3 ’）・・・・Ｄ ・・・・・・ 測定時の時間ＴR のデジタル出力をＴR ’（ｄ1 ） 測定時の時間Ｔ1 のデジタル出力をＴ1 ’（ｄ2 ） 測定時の時間Ｔ2 のデジタル出力をＴ2 ’（ｄ3 ） ・・・・・ とすると、測定時の時間ＴR ’，Ｔ1 ’，Ｔ2 ’・・・
は同一のＡＤスキャンタイミングで測定されるので、帰
零時の時間ＴR0，Ｔ10，Ｔ20，・・・に対しほぼ同一の
誤差係数αが含まれている。
は同一のＡＤスキャンタイミングで測定されるので、帰
零時の時間ＴR0，Ｔ10，Ｔ20，・・・に対しほぼ同一の
誤差係数αが含まれている。
【００１７】即ち ＴR ’＝ＴR ・α＋ＴR0 ・・・・・ Ｔ1 ’＝Ｔ1 ・α＋Ｔ10 ・・・・・ Ｔ2 ’＝Ｔ2 ・α＋Ｔ20 ・・・・・ ・・・・・・・ 基準となるＴR 時間は前記Ａ式より予め理論的に決まっ
ている。上記とＢ式より − Ｂ ＝ ＴR ・α よりαを求めることができる。従って求めたいＴ1 は （ − Ｃ）÷α ＝ Ｔ1 で求めることができ
る。同様に求めたいＴ２は （ − Ｄ）÷α ＝ Ｔ2 で求めることができ
る。
ている。上記とＢ式より − Ｂ ＝ ＴR ・α よりαを求めることができる。従って求めたいＴ1 は （ − Ｃ）÷α ＝ Ｔ1 で求めることができ
る。同様に求めたいＴ２は （ − Ｄ）÷α ＝ Ｔ2 で求めることができ
る。
【００１８】以上のことを測定されるデジタル出力
ｄ2 ，ｄ3 ・・・，ｄ2 ’，ｄ3 ’・・・で表現する
と、
ｄ2 ，ｄ3 ・・・，ｄ2 ’，ｄ3 ’・・・で表現する
と、
【数２】 で、測定されるデジタル出力ｄ2 ，ｄ3 ・・・は正しい
値に補正される。
値に補正される。
【００１９】図３はその計算を行うマイクロコンピュー
タＭＣのフロー図である。ステップＱ1 で電源をＯＮす
ると、ステップＱ2 でコンピュータＭＣ内のワークラ
ム，Ｉ／Ｏポート等を初期化し、ステップＱ3 でＡＤス
キャンタイミングを生成する。ステップＱ4 でＡＤスキ
ャンカウンターＫを零にし、ステップＱ5 でＡＤスキャ
ンカウンターが零か否かを判断し、イエスならステップ
Ｑ6 でＭＯＳ１ををオフとしてクリアし、測定を開始す
る。ステップＱ5 でノーならステップＱ7 でＭＯＳ１を
をオンとし、測定を継続する。
タＭＣのフロー図である。ステップＱ1 で電源をＯＮす
ると、ステップＱ2 でコンピュータＭＣ内のワークラ
ム，Ｉ／Ｏポート等を初期化し、ステップＱ3 でＡＤス
キャンタイミングを生成する。ステップＱ4 でＡＤスキ
ャンカウンターＫを零にし、ステップＱ5 でＡＤスキャ
ンカウンターが零か否かを判断し、イエスならステップ
Ｑ6 でＭＯＳ１ををオフとしてクリアし、測定を開始す
る。ステップＱ5 でノーならステップＱ7 でＭＯＳ１を
をオンとし、測定を継続する。
【００２０】次にステップＱ8 に進み、ＡＤスキャンタ
イミングが零か否かを判断し、イエスならステップＱ9
でカウンターＫをクリアし、ステップＱ8 に戻り、測定
を開始する。ステップＱ8 でノーならステップＱ10でラ
ッチ回路ＤＲ１，ＤＲ２，．．．のラッチパルスがオン
か否かを判断し、ノーならオンとなるまで待機し、イエ
スならステップＱ11でＡＤスキャンカウンターが零か否
かを判断し、イエスならステップＱ12でラッチ回路ＤＲ
１，ＤＲ２，．．．のデータを帰零側ＲＡＭに書き込
む。ステップＱ11でノーならステップＱ13でラッチ回路
ＤＲ１，ＤＲ２，．．．のデータを計測側ＲＡＭに書き
込む。
イミングが零か否かを判断し、イエスならステップＱ9
でカウンターＫをクリアし、ステップＱ8 に戻り、測定
を開始する。ステップＱ8 でノーならステップＱ10でラ
ッチ回路ＤＲ１，ＤＲ２，．．．のラッチパルスがオン
か否かを判断し、ノーならオンとなるまで待機し、イエ
スならステップＱ11でＡＤスキャンカウンターが零か否
かを判断し、イエスならステップＱ12でラッチ回路ＤＲ
１，ＤＲ２，．．．のデータを帰零側ＲＡＭに書き込
む。ステップＱ11でノーならステップＱ13でラッチ回路
ＤＲ１，ＤＲ２，．．．のデータを計測側ＲＡＭに書き
込む。
【００２１】かくして、ステップＱ14でＡＤスキャンカ
ウンターを＋１とし、ステップＱ15でＡＤスキャンカウ
ンターが１０（または１０数回）まで（１０×２０ｍＳ
ｅｃ＝２００ｍＳｅｃ）計数し、ステップＱ16でＡＤス
キャンカウンターを零にする。かくして、ステップＱ17
で補正演算をし、正しいＡＤ値を得る。以上のようにし
てエンドＱ18で終了し、再びステップＱ5 に戻り、測定
を繰り返す。
ウンターを＋１とし、ステップＱ15でＡＤスキャンカウ
ンターが１０（または１０数回）まで（１０×２０ｍＳ
ｅｃ＝２００ｍＳｅｃ）計数し、ステップＱ16でＡＤス
キャンカウンターを零にする。かくして、ステップＱ17
で補正演算をし、正しいＡＤ値を得る。以上のようにし
てエンドＱ18で終了し、再びステップＱ5 に戻り、測定
を繰り返す。
【００２２】
【発明の効果】以上のように本発明の請求項１ではマイ
クロコンピュータＭＣと、出力標準電圧ＶS の電流を最
低値より順次積分する積分器ＳＫと、基準電圧ＶR より
Ａ−Ｄ変換するアナログ出力ａ1 ，ａ2 ．．．を発生す
るアナログ発生源Ｓ1 ，Ｓ2 ．．．と、積分器ＳＫから
の標準電圧ＶS の電流を積分した積分値Ｖ1 と基準電圧
ＶR 及びアナログ出力ａ1 ，ａ2 ．．．とを比較するコ
ンパレータＣ0 ，Ｃ1 ，Ｃ2 ．．．と、このコンパレー
タＣ0 ，Ｃ1 ，Ｃ2 ．．．の比較値が等しくなったとき
出るラッチ信号ＬＲおよびラッチ信号Ｌａ1 ，Ｌ
ａ2 ．．．によりその時のカウンターＫのデジタル出力
ｄ1 ，ｄ2 ，ｄ3 ．．．をラッチするラッチ回路ＤＲ
１，ＤＲ２，．．．とからなり、マイクロコンピュータ
ＭＣはデジタル出力ｄ2 ，ｄ3 ．．．をその時の基準電
圧ＶR の誤差係数αで割り算しているので、各半導体素
子の温度変化による抵抗の変化，基準電圧ＶR の変化を
補正することができるものである。すなわち、半導体素
子の温度誤差をマイコンの計算によって補正しているの
で、安価な回路方式で高精度のＤ／Ａコンバータを構成
出来るものである。
クロコンピュータＭＣと、出力標準電圧ＶS の電流を最
低値より順次積分する積分器ＳＫと、基準電圧ＶR より
Ａ−Ｄ変換するアナログ出力ａ1 ，ａ2 ．．．を発生す
るアナログ発生源Ｓ1 ，Ｓ2 ．．．と、積分器ＳＫから
の標準電圧ＶS の電流を積分した積分値Ｖ1 と基準電圧
ＶR 及びアナログ出力ａ1 ，ａ2 ．．．とを比較するコ
ンパレータＣ0 ，Ｃ1 ，Ｃ2 ．．．と、このコンパレー
タＣ0 ，Ｃ1 ，Ｃ2 ．．．の比較値が等しくなったとき
出るラッチ信号ＬＲおよびラッチ信号Ｌａ1 ，Ｌ
ａ2 ．．．によりその時のカウンターＫのデジタル出力
ｄ1 ，ｄ2 ，ｄ3 ．．．をラッチするラッチ回路ＤＲ
１，ＤＲ２，．．．とからなり、マイクロコンピュータ
ＭＣはデジタル出力ｄ2 ，ｄ3 ．．．をその時の基準電
圧ＶR の誤差係数αで割り算しているので、各半導体素
子の温度変化による抵抗の変化，基準電圧ＶR の変化を
補正することができるものである。すなわち、半導体素
子の温度誤差をマイコンの計算によって補正しているの
で、安価な回路方式で高精度のＤ／Ａコンバータを構成
出来るものである。
【００２３】また本発明の請求項２では上記マイクロコ
ンピュータＭＣはデジタル出力ｄ2，ｄ3 ．．．より帰
零時のデジタル出力ｄ1 ’，ｄ2 ’．．．を引き算し、
その後その時の基準電圧ＶR の誤差係数αで割り算して
いるので、各半導体素子の温度変化による抵抗の変化等
による基準電圧ＶR の基準値の変化、即ち積分器ＳＫの
抵抗ＲとコンデンサーＣの変化分による誤差、差動アン
プＤ1 ，Ｄ2 ，．．．の初期の入力時のオフセット電圧
誤差，基準電圧ＶR の電圧誤差を補正することができる
ものである。
ンピュータＭＣはデジタル出力ｄ2，ｄ3 ．．．より帰
零時のデジタル出力ｄ1 ’，ｄ2 ’．．．を引き算し、
その後その時の基準電圧ＶR の誤差係数αで割り算して
いるので、各半導体素子の温度変化による抵抗の変化等
による基準電圧ＶR の基準値の変化、即ち積分器ＳＫの
抵抗ＲとコンデンサーＣの変化分による誤差、差動アン
プＤ1 ，Ｄ2 ，．．．の初期の入力時のオフセット電圧
誤差，基準電圧ＶR の電圧誤差を補正することができる
ものである。
【図１】本発明の一実施の形態の概略を示す回路図であ
る。
る。
【図２】その各部の電圧のグラフである。
【図３】そのマイクロコンピュータＭＣのフロー図であ
る。
る。
ＭＣ マイクロコンピュータ ＶS 出力標準電圧 ＶR 基準電圧 ＳＫ 積分器 ａ1 ，ａ2 ．．． アナログ出力 Ｓ1 ，Ｓ2 ．．． アナログ発生源 Ｖ1 積分値 Ｃ0 ，Ｃ1 ，Ｃ2 ．．． コンパレータ ＬＲ ラッチ信号 Ｌａ1 ，Ｌａ2 ．． ラッチ信号 Ｋ カウンター ｄ1 ，ｄ2 ，ｄ3 ．．． デジタル出力 ＤＲ１，ＤＲ２，．．． ラッチ回路 ｄ1 ’，ｄ2 ’．．．． デジタル出力 α 誤差係数
Claims (2)
- 【請求項１】 マイクロコンピュータ（ＭＣ）と、出力
標準電圧（ＶS ）の電流を最低値より順次積分する積分
器（ＳＫ）と、基準電圧（ＶR ）よりＡ−Ｄ変換するア
ナログ出力（ａ1 ，ａ2 ．．．）を発生するアナログ発
生源（Ｓ1 ，Ｓ 2 ．．．）と、積分器（ＳＫ）からの標
準電圧（ＶS ）の電流を積分した積分値（Ｖ1 ）と基準
電圧（ＶR ）及びアナログ出力（ａ1 ，ａ2 ．．．）と
を比較するコンパレータ（Ｃ0 ，Ｃ1 ，Ｃ2 ．．．）
と、このコンパレータ（Ｃ0 ，Ｃ1，Ｃ2 ．．．）の比
較値が等しくなったとき出るラッチ信号（ＬＲ）および
ラッチ信号（Ｌａ1 ，Ｌａ2 ．．．）によりその時のカ
ウンターＫのデジタル出力（ｄ1 ，ｄ2 ，ｄ3 ．．．）
をラッチするラッチ回路（ＤＲ１，ＤＲ２，．．．）と
からなり、マイクロコンピュータ（ＭＣ）はデジタル出
力（ｄ2 ，ｄ3 ．．．）をその時の基準電圧（ＶR ）の
誤差係数αで割り算することを特徴とするＡＤコンバー
ターにおける温度誤差補正装置。 - 【請求項２】 上記マイクロコンピュータ（ＭＣ）はデ
ジタル出力（ｄ2 ，ｄ 3 ．．．）より帰零時のデジタル
出力（ｄ1 ’，ｄ2 ’．．．）を引き算し、その後その
時の基準電圧（ＶR ）の誤差係数（α）で割り算するこ
とを特徴とする請求項１記載のＡＤコンバーターにおけ
る温度誤差補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000156002A JP2001339307A (ja) | 2000-05-26 | 2000-05-26 | Ａｄコンバーターにおける温度誤差補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000156002A JP2001339307A (ja) | 2000-05-26 | 2000-05-26 | Ａｄコンバーターにおける温度誤差補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001339307A true JP2001339307A (ja) | 2001-12-07 |
Family
ID=18660851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000156002A Pending JP2001339307A (ja) | 2000-05-26 | 2000-05-26 | Ａｄコンバーターにおける温度誤差補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001339307A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009095097A (ja) * | 2007-10-04 | 2009-04-30 | Panasonic Electric Works Co Ltd | 電子式遮断器 |
-
2000
- 2000-05-26 JP JP2000156002A patent/JP2001339307A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009095097A (ja) * | 2007-10-04 | 2009-04-30 | Panasonic Electric Works Co Ltd | 電子式遮断器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040113 |