JP2001326299A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
よびその製造方法を実現する。 【解決手段】 ウエハ1の背面を覆うように裏面側保護
膜11を形成してからウエハ1を個片化する箇所に予め
ダイシングを施して切削溝1aを刻設しておき、その後
にウエハ1の表面および側面を覆うと共に、切削溝1a
を充填する表面側保護膜3を形成し、続いて再配線5、
ポスト6および表面側保護膜7を設けた後、切断面に所
定厚の表面側保護膜3が残るように切削溝1a部分を再
度ダイシングして半導体装置10を形成するので、個片
化された半導体装置10は背面、表面および側面が全て
保護膜3,11で覆われることになり、この結果、チッ
プ破損や露出面からの水分浸透等、信頼性を低下させる
要因を除去でき、信頼性が向上する。
Description
e Package)構造の半導体装置およびその製造方法に関
する。
ぼ等しくなるCSP構造の半導体装置が知られている。
図13〜図16はこの種の半導体装置である、ウエハレ
ベルCSPの製造方法の一例を示す断面図である。以
下、これら図面を参照してその製造工程について説明す
る。
に、ウエハ(シリコン基板)1の表面(回路面)側にア
ルミ電極等からなる複数の接続パッド(アルミ電極)2
を形成した後、図示していないが、各接続パッド2の中
央部を露出するように、ウエハ1の表面側全面を覆う酸
化シリコンや窒化シリコン等で形成された保護皮膜を形
成する。そして、この保護被膜の上に、各接続パッド2
の中央部分が開口するよう表面側保護膜3を形成する。
表面側保護膜3は、例えばウエハ1の回路面側全面にポ
リイミド系樹脂材を塗布硬化させた後に、エッチング液
を用いてレジストパターンニングおよび保護膜パターニ
ングを施してからレジスト剥離することで形成される。
を介して露出される各接続パッド2上に再配線5を形成
する。再配線5は、後述する如く、切断されて個片化さ
れた各半導体装置の各接続パッド2に接続された柱状電
極(後述のポスト6)を中央部にマトリクス上に配列す
ることにより、各半導体装置の周辺部のみに形成された
接続パッド2のピッチおよび電極面積を広げ、回路基板
とのボンディング強度および接続の信頼性を向上するた
めのものである。
所定箇所に複数のポスト(柱状電極)6を設ける。ポス
ト6は、例えば100〜150μm程度の厚さでポスト
形成用のレジストを塗布硬化させ、レジストパターニン
グを施し、これにより開口された部分に電解メッキを施
すことで形成される。こうして、図13に図示する構造
となったら、図14に図示するように、ポスト6を覆う
ように、ウエハ1の回路面側全体をエポキシ等の樹脂材
によってモールドし表面側保護膜7を形成する。そし
て、この表面側保護膜7を硬化させた後、ウエハ1全体
を研削加工テーブルに移載し、研削装置にて表面側保護
膜7の上面側を研磨してポスト6の端面6a(図15参
照)を露出させる。
を研磨加工したり、研磨加工した背面側に製品番号やロ
ット番号をマーキングする処理を施す。次いで、この背
面側を下向きにしてウエハ1をダイシングフレームに装
着されたダイシングテープ上に載置した後、図16に図
示する通り、カットライン8に沿ってウエハ1をダイシ
ングすることによって、チップに個片化された半導体装
置10が形成されるようになっている。
来の半導体装置10では、図16に図示した通り、シリ
コン基板(ウエハ1)の側面(切断面を含む)や背面が
露出した状態となっており、これがチップ破損や露出面
からの水分浸透等、信頼性を低下させる要因になる、と
いう問題がある。そこで本発明は、このような事情に鑑
みてなされたもので、信頼性を向上することができる半
導体装置およびその製造方法を提供することを目的とし
ている。
め、請求項1に記載の半導体装置は、表面に複数の柱状
電極が形成されたシリコン基板と、該シリコン基板の背
面を覆う裏面側保護膜と、前記シリコン基板の前記各柱
状電極を除く表面および側面を覆うと共に、このシリコ
ン基板を個片に切断した時の切断面を覆うように形成さ
れた表面側保護膜とを具備することを特徴とする。
は、シリコン基板の背面を覆う裏面側保護膜を形成する
第1の工程と、前記シリコン基板を個片化する箇所に切
削溝を設け、その後に当該シリコン基板の表面および側
面を覆うと共に、前記切削溝を充填する表面側保護膜を
形成する第2の工程と、前記表面側保護膜が切断面に残
るように、前記切削溝より狭い幅でシリコン基板を個片
に切断する第3の工程とを具備することを特徴とする。
では、シリコン基板の背面を覆う裏面側保護膜を形成す
る第1の工程と、前記シリコン基板をチップに個片化す
る切削溝を設けた後、個片化されたチップを所定の配置
間隔に並び替え、並び替えられた各チップの表面および
側面を覆う表面側保護膜を形成する第2の工程と、前記
表面側保護膜が切断面に残るように、チップ間を切断す
る第3の工程とを具備することを特徴とする。
保護膜で、表面および側面が表面側保護膜で覆われる
為、信頼性が向上する。また、本発明による半導体装置
の製造方法では、シリコン基板の背面を覆う裏面側保護
膜を形成した後、シリコン基板を個片化する箇所に切削
溝を設けておき、その後に当該シリコン基板の表面およ
び側面を覆うと共に、切削溝を充填する表面側保護膜を
形成してから該表面側保護膜が切断面に残るように、切
削溝より狭い幅でシリコン基板を個片に切断するので、
個片化された半導体装置は背面、表面および側面が全て
保護膜で覆われることになり、この結果、チップ破損や
露出面からの水分浸透等、信頼性を低下させる要因を除
去でき、信頼性を向上させ得る。
施の一形態について説明する。図1〜図9は、実施の一
形態による半導体装置の構造およびその製造工程を説明
する為の断面図である。これらの図において、上述した
従来例と共通する部分には同一の番号を付してある。本
発明による製造工程では、先ず図1に図示する通り、表
面側に複数の接続パッド2が形成された厚さt1のウエ
ハ1について、その背面側を切削研磨して厚さt2≒
(1/3〜2/3)t1のウエハ1に成形する。
パッド2は、工程の最終過程において切断され個片化さ
れる各半導体チップの周辺部に設けられているものであ
り、各半導体チップの接続パッド2間に形成された、図
示しない集積回路素子に接続されているものである。な
お、ウエハ1の表面側には該ウエハの全面を覆う、酸化
シリコンや窒化シリコン等で形成された保護皮膜Pが形
成されており、この保護皮膜Pには上記各接続パッド2
の中央部を露出する開口部が形成されている。
れたウエハ1の背面側に、所定の膜厚となるよう保護樹
脂(例えば、ポリイミド、エポキシ等の有機樹脂材)を
塗布して裏面側保護膜11を形成する。裏面側保護膜1
1は、ポリイミドまたはエポキシ等の樹脂の単層であっ
てもよいが、これら複数の樹脂層の積層構造としても良
い。次に、裏面側保護膜11を硬化させ、この後はレー
ザーによりこの裏面側保護膜11上にロット番号や製品
番号などをマーキングする(図3参照)。そして、マー
キング完了後には、図4に示すように、ダイシングフレ
ーム(支持部材)20に装着されたダイシングテープ2
1上に、裏面側保護膜11が対向するようにウエハ1を
マウントする。ウエハ1をダイシングテープ21上にマ
ウントしたら、予め定められたカットラインCLに沿っ
てウエハ1に切削溝1aを刻設するダイシング処理を施
す。この際、裏面側保護膜11はハーフカットしても良
いし、あるいはフルカットする形態としても構わない。
り、ダイシングテープ21を介してダイシングフレーム
20にマウントされた状態のウエハ1に対し、その側面
(周囲面)およびを覆うと共に、表面側に設けられた各
接続パッド2の中央部分を開口させながら、上述した切
削溝1aを充填するよう表面を覆う表面側保護膜3を形
成する。この表面側保護膜3は、ウエハ1の表面側に形
成された保護皮膜Pおよび該保護皮膜Pの開口部から露
出する各接続パッド2上に、例えばポリイミド系樹脂材
を塗布してスピンコートすることにより形成する方法が
望ましいが、スピンコートに限らず、スキージを用いる
印刷法やノズルからのインク吐出による塗布法等適宜な
手法を用いることが可能である。
成された表面側保護膜3を硬化させた後に、側面および
上面にフォトレジストを塗布し(図示せず)ウエハ1の
表面側については該フォトレジスト(図示せず)パター
ンニングおよび表面側保護膜3を順次パターニングし
て、表面側保護膜3に、前述した従来例と同様、各接続
パッド2の中央部を露出する開口部4を形成する。この
後、フォトレジスト剥離する。
図示するように、表面側保護膜3に形成された開口部4
を介して露出される接続パッド2上に再配線5を形成す
る。再配線5はフォトレジスト剥離後の、表面側保護膜
3の全面にUBMスパッタ処理等によりUBM層を堆積
し、この後、再配線用のフォトレジスト塗布、硬化し、
フォトリソグラフィ技術により、再配線用のフォトレジ
ストを図6に図示される再配線が形成されるよう、所定
形状の開口を有するパターニングを施した後、このレジ
ストによって開口された部分に電解メッキを施すことで
形成される。なお、この電解メッキにより再配線5を形
成する状態では、表面側保護膜3の全表面上に堆積され
たUBM層は、ダイシングフレーム20上に蒸着された
UBM層部分も含めてメッキ電極として残されている。
接続され、他端が表面側保護膜3上を、切断により個片
化される各半導体チップの中央側に延出される各再配線
5を形成した後は、各再配線5上の上記他端上に所定箇
所にポスト(柱状電極)6を設ける。ポスト6は、図示
しないが、例えば100〜150μm程度の厚さでポス
ト形成用のフォトレジストを塗布、硬化させた上、各再
配線5の他端の中央部を露出する開口部を形成し、この
開口部内に電解メッキを施すことで形成される。この電
解メッキを施す際、表面側保護膜3の全表面上およびダ
イシングフレーム20上に蒸着されたUBM層が一方の
電極として用いられる。なお、このメッキ処理後にはポ
スト形成用のフォトレジストを剥離しておくと共に、不
要部分に蒸着されたUBM層をエッチングにより除去し
ておく。図6はこの工程が完了した状態の拡大断面図で
ある。
た後は、図7に図示するように、ポスト6を覆うよう
に、ウエハ1の回路面全体をポリイミド、エポキシ等の
樹脂材によってモールドして表面側保護膜7を形成す
る。表面側保護膜7は、ポリイミド、エポキシ等の単層
からなるものでもよいが、これら樹脂層の積層構造とし
てもよい。この場合、上述せる裏面側保護層11、表面
側保護層3および表面側保護膜7は、環境変化に対応す
る信頼性を確保する上で、主成分が実質的に同一な材料
を含む樹脂層で形成することが望ましい。そして、この
表面側保護膜7を硬化させ、次に、その上面側を研磨し
てポスト6の端面6a(図8参照)を露出させる。露出
した端面6aについては、その表面の酸化膜を取り除
き、そこにハンダ印刷等のメタライズ処理を施す。この
後、図9に示すように、切断面に所定厚の表面側保護膜
3が残るように切削溝1aの部分を再度ダイシングして
ウエハ1をチップに個片化して半導体装置10を形成す
る。
れば、ウエハ1の背面を覆うように裏面側保護膜11を
形成してからウエハ1を個片化する箇所に予めダイシン
グを施して切削溝1aを刻設しておき、その後にウエハ
1の表面および側面を覆うと共に、切削溝1aを充填す
る表面側保護膜3を形成し、続いて再配線5、ポスト6
および表面側保護膜7を設けた後、切断面に所定厚の表
面側保護膜3が残るように切削溝1a部分を再度ダイシ
ングして半導体装置10を形成するので、個片化された
半導体装置10は背面、表面および側面が全て保護膜
3,11で覆われることになり、この結果、チップ破損
や露出面からの水分浸透等、信頼性を低下させる要因を
除去でき、信頼性が向上する。
ダイシングフレーム20上に蒸着されたUBM層をメッ
キ電極として残すようにしたので、従来のように、ウエ
ハ1上に別途に電極形成せずとも再配線5やポスト6を
形成する電解メッキ処理を行うことが可能になってい
る。さらに、この発明の実施の形態では、半導体装置1
0の背面、表面および側面の全てを保護膜3,11で覆
う為、チップに個片化された半導体装置10をトレイに
移載する時などのハンドリングが極めて容易になる。
接続パッド2が形成されたウエハ1の背面側を切削研磨
した後に、その切削研磨されたウエハ1の背面側に裏面
側保護膜11を形成し、この裏面側保護膜11上にロッ
ト番号や製品番号などをレーザーマーキングしてから、
ダイシングフレーム20にウエハ1をマウントする工程
としたが(図4参照)、これに替えて、図10に示すよ
うに、切削研磨されたウエハ1の背面側にロット番号や
製品番号などをレーザーマーキングした後、ダイシング
フレーム20に装着されたダイシングテープ21上に所
定の膜厚となるよう保護樹脂(例えば、ポリイミド等の
有機樹脂材)を塗布し(図11参照)、塗布された保護
樹脂の上にウエハ1の背面側を貼り合わせて裏面側保護
膜11を形成する工程としても良い。
膜3の材料として感光性樹脂を用いるようにすれば、表
面保護膜3を形成する為のフォトレジストの塗布、硬化
および剥離の各工程を省略することができる。
イシング工程(図4参照)において、例えば図12
(イ)に示すように、ウエハ1をダイシングして個片化
したら、個片化されたチップの内から良品のみを選別し
て同図(ロ)または同図(ハ)に図示する形態で並べ替
え、この後、図5以降に図示した表面保護膜3、再配線
5、ポスト6、第2の表面側保護膜7を形成するように
しても良い。こうした並び替えを行う際にチップ配置間
隔を広げる等、任意に設定することが可能となり、図9
における切削溝1aの部分を再度ダイシングしてウエハ
1をチップに個片化して半導体装置10を形成する際
に、各半導体装置10の側面に形成される表面側保護膜
3の厚さを充分なものとすることができる。
に再配線5を形成し、この再配線5上にポスト6を形成
する半導体装置に関するものとしたため、表面側保護膜
を2層の積層構造としたが、本発明は、ウエハ1の表面
側に再配線5を形成せずに直接、ポスト6を形成する半
導体装置にも適用することが可能であり、その場合に
は、表面側保護膜を単層化することができる。
背面が裏面側保護膜で、表面および側面が表面側保護膜
で覆われる為、装置の信頼性を向上することができる。
請求項8に記載の半導体装置の製造方法によれば、シリ
コン基板の背面を覆う裏面側保護膜を形成した後、シリ
コン基板を個片化する箇所に切削溝を刻設しておき、そ
の後に当該シリコン基板の表面および側面を覆うと共
に、切削溝を充填する表面側保護膜を形成してから該表
面側保護膜が切断面に残るように、切削溝より狭い幅で
シリコン基板を個片に切断するので、個片化された半導
体装置は背面、表面および側面が全て保護膜で覆われる
ことになり、この結果、チップ破損や露出面からの水分
浸透等、信頼性を低下させる要因を除去でき、信頼性を
向上させることができる。請求項16に記載の半導体装
置の製造方法によれば、シリコン基板の背面を覆う裏面
側保護膜を形成してから、このシリコン基板をチップに
個片化する切削溝を設けた後、個片化されたチップを所
定の配置間隔に並び替え、並び替えられた各チップの表
面および側面を覆う表面側保護膜を形成し、この後に表
面側保護膜が切断面に残るように、チップ間を切断する
ので、並び替えを行う際にチップ配置間隔を任意に設定
すれば、最終的に仕上がるチップ寸法を調整することが
できる。
であり、半導体装置製造工程の最初の状態を示す断面図
である。
の断面図である。
の断面図である。
の断面図である。
の断面図である。
の断面図である。
の断面図である。
の断面図である。
の断面図であり、本発明の個片化された半導体装置の完
成状態を示すものである。
例を説明するための断面図である。
するための断面図である。
説明するための平面図である。
めの断面図である。
ある。
ある。
ある。
Claims (17)
- 【請求項1】 表面に複数の柱状電極が形成されたシリ
コン基板と、 前記シリコン基板の背面を覆う裏面側保護膜と、 前記シリコン基板の前記各柱状電極を除く表面および側
面を覆うと共に、このシリコン基板を個片に切断した時
の切断面を覆うように形成された表面側保護膜とを具備
することを特徴とする半導体装置。 - 【請求項2】 前記裏面側保護膜と表面側保護膜は主成
分が実質的に同一な材料を含むものであることを特徴と
する請求項1記載の半導体装置。 - 【請求項3】 前記シリコン基板は、前記各柱状電極に
接続された接続パッドを有することを特徴とする請求項
1または2記載の半導体装置。 - 【請求項4】 前記表面側保護膜は、前記各接続パッド
を露出する開口部を有する第1の表面側保護膜と、該第
1の表面側保護膜上に形成された第2の表面保護膜とを
含み、 前記第1の表面側保護膜上に前記各柱状電極に接続され
る再配線が形成されていることを特徴とする請求項3記
載の半導体装置。 - 【請求項5】 前記第2の表面側保護膜は、前記裏面側
保護膜および前記表面側保護膜と主成分が実質的に同一
な材料を含むものであることを特徴とする請求項4記載
の半導体装置。 - 【請求項6】 前記裏面側保護膜の表面に装置属性のマ
ーキングが設けられていることを特徴とする請求項1〜
5記載の半導体装置。 - 【請求項7】 前記第1の表面側保護膜を感光性樹脂を
用いて形成することを特徴とする請求項1〜6記載の半
導体装置。 - 【請求項8】 シリコン基板の背面を覆う裏面側保護膜
を形成する第1の工程と、 前記シリコン基板を個片化する箇所に切削溝を設け、そ
の後に当該シリコン基板の表面および側面を覆うと共
に、前記切削溝を充填する表面側保護膜を形成する第2
の工程と、 前記表面側保護膜が切断面に残るように、前記切削溝よ
り狭い幅でシリコン基板を個片に切断する第3の工程と
を具備することを特徴とする半導体装置の製造方法。 - 【請求項9】 前記シリコン基板の表面に複数の柱状電
極が形成され、前記表面側保護膜は前記各柱状電極を除
く前記シリコン基板の表面を覆って形成することを特徴
とする請求項8記載の半導体装置の製造方法。 - 【請求項10】 前記裏面側保護膜は、前記シリコン基
板の背面に被着して形成することを特徴とする請求項8
または9記載の半導体装置の製造方法。 - 【請求項11】 前記第1の工程は、支持部材上に前記
裏面側保護膜を形成し、該裏面側保護膜に前記シリコン
基板の背面を被着する工程を含むことを特徴とする請求
項8または9記載の半導体装置の製造方法。 - 【請求項12】 前記第1の工程は、前記シリコン基板
をダイシングテープ上に装着する工程を含むことを特徴
とする請求項8記載の半導体装置の製造方法。 - 【請求項13】 前記第1の工程は、表面側に電極を設
けた前記シリコン基板の背面側を切削研磨してから前記
裏面側保護膜を形成し、この裏面側保護膜上に装置属性
をマーキングすることを特徴とする請求項8〜12記載
の半導体装置の製造方法。 - 【請求項14】 前記第1の工程は、切削研磨されたシ
リコン基板の背面側に装置属性をマーキングした後、支
持部材に塗布された樹脂材上に当該シリコン基板の背面
側を貼り合わせて前記裏面側保護膜を形成することを特
徴とする請求項8〜12に記載の半導体装置の製造方
法。 - 【請求項15】 前記第2の工程は、前記表面側保護膜
を感光性樹脂を用いて形成することを特徴とする請求項
8〜14記載の半導体装置の製造方法。 - 【請求項16】 シリコン基板の背面を覆う裏面側保護
膜を形成する第1の工程と、 前記シリコン基板をチップに個片化する切削溝を設けた
後、個片化されたチップを所定の配置間隔に並び替え、
並び替えられた各チップの表面および側面を覆う表面側
保護膜を形成する第2の工程と、 前記表面側保護膜が切断面に残るように、チップ間を切
断する第3の工程とを具備することを特徴とする半導体
装置の製造方法。 - 【請求項17】 前記第2の工程は、個片化されたチッ
プの内から良品を選別して並び替えを行うことを特徴と
する請求項16記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000146012A JP3664432B2 (ja) | 2000-05-18 | 2000-05-18 | 半導体装置およびその製造方法 |
US09/858,230 US6603191B2 (en) | 2000-05-18 | 2001-05-15 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000146012A JP3664432B2 (ja) | 2000-05-18 | 2000-05-18 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001326299A true JP2001326299A (ja) | 2001-11-22 |
JP3664432B2 JP3664432B2 (ja) | 2005-06-29 |
Family
ID=18652433
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000146012A Expired - Fee Related JP3664432B2 (ja) | 2000-05-18 | 2000-05-18 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3664432B2 (ja) |
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JP3664432B2 (ja) | 2005-06-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050113 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050217 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050325 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100408 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110408 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120408 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120408 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120408 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120408 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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R250 | Receipt of annual fees |
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