JP2001324980A - 音同期演奏制御装置およびこれを含む音同期演奏装置ならびに音同期演奏制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 再生する音データと演奏を制御する演奏デー
タの変更が容易で、かつ安価な音同期演奏制御装置を提
供する。 【解決手段】 曲コードに対応する演奏指定データ領域
に記憶されたページ番号が演奏データメモリ２から制御
部１に読み出され、このページ番号に対応する演奏デー
タ領域に記憶されたメロディ番号が演奏データメモリ２
から制御部１に読み出されて音データ処理部４に出力さ
れ、このメロディ番号に対応した音データが音データメ
モリ３から音データ処理部４に読み出されて音信号に変
換され出力される。さらに、音データ処理部４で音信号
の変換が開始した時点からの経過時間を計時した時刻カ
ウンタの値が、演奏データ領域から所定の順番で読み出
される出力時刻データの値を越えることを条件として、
この出力時刻データに対応するＭＩＤＩデータが制御部
１から演奏部１２へ出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記録された音デー
タの再生に同期して、演奏装置を制御する演奏制御デー
タを出力する音同期演奏制御装置、および音に同期して
演奏を行う音同期演奏装置、ならびに音に同期して演奏
装置を制御する音同期演奏制御方法に関する。

【０００２】

【従来の技術】記録媒体に記録されている楽曲を再生し
ながら、そのメロディ音に合わせて電子楽器などを演奏
させる種々の演奏装置がある。例えばからくり時計にお
ける演奏装置では、所定の時刻を知らせる楽曲を再生し
ながら、そのメロディ音に合わせて人形などを駆動して
棒鈴を打ち鳴らす演奏を行わせることにより、演奏音に
よる聴覚的な装飾感と、人形の動作による視覚的な装飾
感を与えている。

【０００３】図１７は、ＣＤプレーヤーおよびＭＩＤＩ
デコーダを備える従来の演奏装置を示すブロック図であ
る。図１７において、１３はＣＤプレーヤーを、１４は
ＭＩＤＩデコーダを、１５は演奏部を、１６および１７
は増幅回路を、１８および１９はスピーカをそれぞれ示
している。

【０００４】ＣＤプレーヤー１３は、ＣＤに記録された
楽曲などの音データを音信号Ｓ９およびＳ１０に再生し
て、増幅回路１６および１７に出力する。また、ＣＤの
サブコード領域に記録されたＭＩＤＩデータを再生した
信号Ｓ１１をＭＩＤＩデコーダ１４に出力する。ＭＩＤ
Ｉデコーダ１４は、ＣＤから再生されたＭＩＤＩデータ
の信号Ｓ１１をＭＩＤＩ規格の信号に変換して演奏部１
５に出力する。演奏部１５は、ＭＩＤＩデコーダ１４か
ら入力されたＭＩＤＩ規格の信号に応じた演奏を行う。
例えば上述のからくり時計においては、入力されたＭＩ
ＤＩ規格の信号に応じて人形などの装飾体が駆動され
て、棒鈴などを打ち鳴らす動作が行われる。増幅回路１
６および１７は、ＣＤプレーヤー１３から入力された音
信号Ｓ９およびＳ１０を増幅してスピーカ１８および１
９を駆動する。スピーカ１８および１９は、増幅回路１
６および１７で増幅された音信号Ｓ９およびＳ１０に駆
動されて、音信号に応じた音を発生する。

【０００５】ＣＤに記録された音データは、ＣＤプレー
ヤー１３において音信号Ｓ９およびＳ１０に再生され、
増幅回路１６および１７において増幅され、スピーカ１
８および１９において音に変換されて出力される。ＣＤ
に記録されたＭＩＤＩデータは、ＣＤプレーヤー１３に
おいてＭＩＤＩ規格の信号に変換されて演奏部１５に入
力され、この信号に応じた演奏動作が行われる。

【０００６】ＭＩＤＩデータは、演奏部１５に再生音と
同期した演奏を行なわせるために、再生音に同期して演
奏音が実際に発生する時刻に対して時間を早めてＣＤに
記録されている。演奏部１５にＭＩＤＩ信号が入力され
てから演奏音を発生させるまでには演奏音や演奏動作に
応じた遅延時間があるので、音データの再生と同時に演
奏部１５へＭＩＤＩ信号を送ったのでは、再生された音
と演奏部１５の発生する演奏音や演奏動作との間にずれ
が生じてしまう。再生音と演奏のこうしたずれを防止す
るために、ＭＩＤＩデータは演奏部１５の仕様に基づい
て、音データに対し時間を早めて記録されている。

【０００７】

【発明が解決しようとする課題】したがって、例えば演
奏曲を新規に登録する場合や、演奏曲の変更・追加を行
う場合には、上述のように音データとＭＩＤＩデータを
記録したＣＤをその都度制作する必要がある。そのた
め、こうした演奏内容の変更に柔軟に対応できない問題
がある。また、ＣＤの制作費用は高価であるため製品の
コストの上昇させる問題がある。特に、ＣＤの制作にか
かる初期費用は高価であるため、様々な種類のＣＤを少
量枚数で制作することは製品コストに対して不利にな
り、独自性のある製品を制作する際の障害となる問題が
ある。また、ＣＤプレーヤーやＭＩＤＩデコーダの部品
単価は高価であるため、これらによっても製品のコスト
を上昇させてしまう問題がある。

【０００８】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、再生する音データと演奏を制御す
る演奏データの変更が容易で、かつ安価な音同期演奏制
御装置およびこれを含む音同期演奏装置ならびに音同期
演奏制御方法を提供することにある。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の音同期演奏制御装置では、音指定データを
受けて、当該音指定データに応じた音データを出力する
とともに、上記音データの出力を知らせるスタート信号
を出力する音データ出力手段と、上記演奏制御データと
当該演奏制御データの出力時刻を指定する出力時刻デー
タとを含む演奏データならびに上記音指定データを、所
定のページアドレスから始まる少なくとも１つの演奏デ
ータ領域に記憶し、上記演奏データ領域に対応するペー
ジ番号を、少なくとも１つの演奏指定データ領域に記憶
する演奏データ記憶手段と、演奏指定データおよび上記
スタート信号を受けて、当該演奏指定データに対応する
上記演奏指定データ領域に記憶された上記ページ番号を
読み出し、当該ページ番号に対応する上記演奏データ領
域に記憶された上記音指定データを読み出して上記音デ
ータ出力手段に出力し、上記音データの出力を知らせる
上記スタート信号が入力された時点からの経過時間に応
じて変化する音再生時間データを生成し、当該演奏デー
タ領域から所定の順番で読み出した上記演奏データの上
記出力時刻データが示す時間と上記音再生時間データが
示す時間とを比較し、上記音再生時間データの示す時間
が上記出力時刻データの示す時間を越えるかまたは一致
することを条件として、当該演奏データの上記演奏制御
データを出力する制御手段とを有している。

【００１０】上記の構成を有する音同期演奏制御装置に
よれば、上記音データ出力手段において、当該音指定デ
ータに応じた上記音データが出力されるとともに、上記
音データの出力を知らせる上記スタート信号が上記音デ
ータ出力手段から出力される。また、上記演奏制御デー
タと当該演奏制御データの出力時刻を指定する上記出力
時刻データとからなる上記演奏データならびに上記音指
定データが、上記演奏データ記憶手段の所定のページア
ドレスから始まる少なくとも１つの演奏データ領域に記
憶されている。さらに、上記演奏データ領域に対応する
ページ番号も、上記演奏データ記憶手段の少なくとも１
つの演奏指定データ領域に記憶されている。上記制御手
段に上記演奏指定データが入力されると、当該演奏指定
データに対応する上記演奏指定データ領域に記憶された
上記ページ番号が、上記制御手段に読み出される。そし
て、当該ページ番号に対応する上記演奏データ領域に記
憶された上記音指定データが、上記制御手段に読み出さ
れて、上記音データ出力手段に出力される。上記音デー
タ出力手段から上記制御部に、上記音データの出力を知
らせる上記スタート信号が入力されると、当該スタート
信号が入力された時点からの経過時間が上記制御手段に
おいて計時され、当該経過時間に応じ変化する音再生時
間データが生成される。また、制御手段において、当該
ページ番号に対応する当該演奏データ領域から、上記演
奏データが所定の順番で読み出され、当該演奏データの
上記出力時刻データが示す時間と、上記音再生時間デー
タの示す時間とが比較される。そして、上記音再生時間
データの示す時間が上記出力時刻データの示す時間を越
えるかまたは一致することを条件として、当該演奏デー
タの上記演奏制御データが出力される。

【００１１】また、本発明では、上記音データ出力手段
は、少なくとも１つの上記音データを記憶する音データ
記憶手段と、上記音データを指定する音指定データを受
けて、当該音指定データに応じた上記音データを上記音
データ記憶手段から読み出して出力するとともに、上記
音データの出力を知らせるスタート信号を出力する音デ
ータ処理手段とを含んでいる。

【００１２】上記の構成を有する音同期演奏制御装置に
よれば、上記音データ記憶手段において、少なくとも１
つの上記音データが記憶されている。音データ処理手段
において、上記音指定データに応じた上記音データが上
記音データ記憶手段から読み出されて出力されるととも
に、上記音データの出力を知らせるスタート信号が出力
される。

【００１３】また、本発明では、上記演奏データ記憶手
段は、上記演奏データを上記出力時刻データの値に応じ
た上記所定の順番で上記演奏データ領域に記憶し、上記
制御部は、所定数の上記演奏データを記憶可能なバッフ
ァを含み、上記演奏指定データおよび上記スタート信号
を受けて、当該演奏指定データに対応する上記演奏指定
データ領域に記憶された上記ページ番号を読み出し、当
該ページ番号に対応する上記演奏データ領域に記憶され
た多くとも上記所定数の上記演奏データを上記所定の順
番で読み出して上記バッファに記憶し、当該演奏データ
領域に記憶された上記音指定データを読み出して上記音
データ出力手段に出力し、上記音データの出力を知らせ
る上記スタート信号が入力された時点からの経過時間に
応じて変化する音再生時間データを生成し、上記バッフ
ァから上記所定の順番で読み出した上記演奏データの上
記出力時刻データが示す時間と上記音再生時間データが
示す時間とを比較し、上記音再生時間データの示す時間
が上記出力時刻データの示す時間を越えるかまたは一致
することを条件として、当該演奏データの上記演奏制御
データを出力するとともに、出力した演奏制御データが
記憶された上記バッファの記憶領域に、当該演奏データ
領域から前回読み出した上記演奏データの、上記所定の
順番において次の上記演奏データを読み出して記憶して
いる。

【００１４】上記の構成を有する音同期演奏制御装置に
よれば、上記演奏データ記憶手段において、上記演奏デ
ータは上記出力時刻データの値に応じた上記所定の順番
で上記演奏データ領域に記憶されている。上記演奏指定
データが上記制御手段に入力されると、当該演奏指定デ
ータに対応する上記演奏指定データ領域に記憶された上
記ページ番号が上記演奏データ記憶手段から上記制御手
段に読み出される。そして、当該ページ番号に対応する
上記演奏データ領域に記憶された多くとも上記所定数の
上記演奏データが、上記所定の順番で上記演奏データ記
憶手段から上記制御手段に読み出されて、上記バッファ
に記憶される。次いで、当該ページ番号に対応する当該
演奏データ領域に記憶された上記音指定データが、上記
制御手段に読み出され、上記音データ出力手段に出力さ
れる。上記音データ出力手段から上記制御手段に上記音
データの出力を知らせる上記スタート信号が入力される
と、上記制御手段において、当該スタート信号が入力さ
れた時点からの経過時間に応じて変化する音再生時間デ
ータが生成される。上記制御手段において、上記バッフ
ァから上記所定の順番で上記演奏データが読み出され、
当該演奏データの上記出力時刻データが示す時間と、上
記音再生時間データの示す時間とが比較され、上記音再
生時間データの示す時間が上記出力時刻データの示す時
間を越えるかまたは一致することを条件として、当該演
奏データの上記演奏制御データが出力される。また、既
に出力された演奏制御データが記憶された上記バッファ
の記憶領域に、当該演奏データ領域から前回読み出した
上記演奏データの、上記所定の順番において次の上記演
奏データが上記演奏データ記憶手段から読み出されて記
憶される。

【００１５】また、本発明では、上記演奏データ記憶手
段は、アドレスデータを受けて、上記アドレスデータの
指定するアドレスに記憶されたデータを出力し、上記制
御部は、上記演奏データ記憶手段のアドレスが最上位ビ
ットと最下位ビットの間で所定個数に分割された所定ビ
ット数の分割アドレスにそれぞれ対応する上記所定個数
のラッチ信号、および上記所定ビット数の入力アドレス
データを受けて、上記ラッチ信号に応じて、当該ラッチ
信号に対応する上記分割アドレスの値を当該入力アドレ
スデータに置き換えた上記アドレスデータを生成し、当
該アドレスデータを保持するとともに上記演奏データ記
憶手段へ出力するラッチ回路を含み、上記演奏データを
上記演奏データ記憶手段から読み出す操作において、上
記アドレスデータに所定のアドレス値を加えて生成した
読み出しアドレスデータにおいて桁上げまたは借りが生
ずる上記分割アドレスを検出し、当該読み出しアドレス
データのうちの、桁上げまたは借りが検出された上記分
割アドレスおよび下位の上記分割アドレスの値を、上記
入力アドレスデータとして上記ラッチ回路に順次入力す
るとともに、上記アドレスデータの当該分割アドレスの
値を当該入力アドレスデータに置き換える上記ラッチ信
号を上記ラッチ回路に入力している。

【００１６】上記の構成を有する音同期演奏制御装置に
よれば、上記演奏データ記憶手段において、上記アドレ
スデータに指定されたアドレスに記憶されたデータが出
力される。また、上記ラッチ回路に上記ラッチ信号が入
力されると、当該ラッチ信号に対応する上記分割アドレ
スの値が当該入力アドレスデータに置き換えた上記アド
レスデータを生成され、当該アドレスデータが保持され
るとともに上記演奏データ記憶手段へ出力される。上記
演奏データを上記演奏データ記憶手段から読み出す操作
では、上記制御手段において、上記アドレスデータに所
定のアドレス値が加えられた上記読み出しアドレスデー
タが生成される。次いで、当該読み出しアドレスデータ
において桁上げまたは借りが生ずる上記分割アドレスが
上記制御手段に検出される。そして、当該読み出しアド
レスデータのうちの、桁上げまたは借りが検出された上
記分割アドレスおよび下位の上記分割アドレスの値が、
上記入力アドレスデータとして上記ラッチ回路に順次入
力されるとともに、上記アドレスデータの当該分割アド
レスの値を当該入力アドレスデータに置き換える上記ラ
ッチ信号が生成されて上記ラッチ回路に入力される。

【００１７】また、本発明では、上記制御部は、上記演
奏制御データが出力される時間間隔を計時し、当該時間
間隔が所定の時間より長くなった時点の近傍で、所定値
を有する上記演奏制御信号を出力している。

【００１８】上記の構成を有する音同期演奏制御装置に
よれば、上記制御部において、上記演奏制御データが出
力される時間間隔を計時され、当該時間間隔が所定の時
間より長くなった時点の近傍で、所定値を有する上記演
奏制御信号が出力される。

【００１９】本発明の音同期演奏装置では、音指定デー
タを受けて、当該音指定データに応じた音データを音に
変換して出力するとともに、上記音の出力を知らせるス
タート信号を出力する音出力手段と、上記演奏制御デー
タと当該演奏制御データの出力時刻を指定する出力時刻
データとを含む演奏データならびに上記音指定データ
を、所定のページアドレスから始まる少なくとも１つの
演奏データ領域に記憶し、上記演奏データ領域に対応す
るページ番号を、少なくとも１つの演奏指定データ領域
に記憶する演奏データ記憶手段と、演奏指定データおよ
び上記スタート信号を受けて、当該演奏指定データに対
応する上記演奏指定データ領域に記憶された上記ページ
番号を読み出し、当該ページ番号に対応する上記演奏デ
ータ領域に記憶された上記音指定データを読み出して上
記音出力手段に出力し、上記音の出力を知らせる上記ス
タート信号が入力された時点からの経過時間に応じ変化
する音再生時間データを生成し、当該演奏データ領域か
ら所定の順番で読み出した上記演奏データの上記出力時
刻データが示す時間と上記音再生時間データが示す時間
とを比較し、上記音再生時間データの示す時間が上記出
力時刻データの示す時間を越えるかまたは一致すること
を条件として、当該演奏データの上記演奏制御データを
出力する制御手段と、当該演奏制御データを受けて、当
該演奏制御データに応じて演奏を行う演奏手段とを有し
ている。

【００２０】上記の構成を有する音同期演奏装置によれ
ば、上記音出力手段において、当該音指定データに応じ
た上記音データが上記音に変換されて出力されるととも
に、上記音の出力を知らせる上記スタート信号が上記音
出力手段から出力される。また、上記演奏制御データと
当該演奏制御データの出力時刻を指定する上記出力時刻
データとを含む上記演奏データならびに上記音指定デー
タが、上記演奏データ記憶手段の所定のページアドレス
から始まる少なくとも１つの演奏データ領域に記憶され
ている。さらに、上記演奏データ領域に対応するページ
番号も、上記演奏データ記憶手段の少なくとも１つの演
奏指定データ領域に記憶されている。上記制御手段に上
記演奏指定データが入力されると、当該演奏指定データ
に対応する上記演奏指定データ領域に記憶された上記ペ
ージ番号が、上記制御手段に読み出される。そして、当
該ページ番号に対応する上記演奏データ領域に記憶され
た上記音指定データが、上記制御手段に読み出されて、
上記音出力手段に出力される。上記音出力手段から上記
制御部に、上記音の出力を知らせる上記スタート信号が
入力されると、当該スタート信号が入力された時点から
の経過時間が上記制御手段において計時され、当該経過
時間に応じ変化する音再生時間データが生成される。ま
た、制御手段において、当該ページ番号に対応する当該
演奏データ領域から、上記演奏データが所定の順番で読
み出され、当該演奏データの上記出力時刻データの値が
示す時間と上記音再生時間データの示す時間とが比較さ
れる。そして、上記音再生時間データの示す時間が上記
出力時刻データの値が示す時間を越えるかまたは一致す
ることを条件として、当該演奏データの上記演奏制御デ
ータが出力される。上記演奏手段においては、出力され
た当該演奏制御データに応じて演奏が行われる。

【００２１】また、本発明では、上記音出力手段は、少
なくとも１つの上記音データを記憶する音データ記憶手
段と、上記音データを指定する音指定データを受けて、
当該音指定データに応じた上記音データを上記音データ
記憶手段から読み出し、当該音データに応じた上記音に
変換して出力するとともに、上記音の出力を知らせるス
タート信号を出力する音データ処理手段を含んでいる。

【００２２】上記の構成を有する音同期演奏装置によれ
ば、上記音データ記憶手段において、少なくとも１つの
上記音データが記憶されている。音データ処理手段にお
いて、上記音指定データに応じた上記音データが上記音
データ記憶手段から読み出され、当該音データに応じた
上記音に変換されて出力されるとともに、上記音の出力
を知らせるスタート信号が出力される。

【００２３】また、本発明では、上記演奏データ記憶手
段は、上記演奏データを上記出力時刻データの値に応じ
た上記所定の順番で上記演奏データ領域に記憶し、上記
制御部は、所定数の上記演奏データを記憶可能なバッフ
ァを含み、上記演奏指定データおよび上記スタート信号
を受けて、当該演奏指定データに対応する上記演奏指定
データ領域に記憶された上記ページ番号を読み出し、当
該ページ番号に対応する上記演奏データ領域に記憶され
た多くとも上記所定数の上記演奏データを上記所定の順
番で読み出して上記バッファに記憶し、当該演奏データ
領域に記憶された上記音指定データを読み出して上記音
出力手段に出力し、上記音の出力を知らせる上記スター
ト信号が入力された時点からの経過時間に応じて変化す
る音再生時間データを生成し、上記バッファから上記所
定の順番で読み出した上記演奏データの上記出力時刻デ
ータが示す時間と上記音再生時間データが示す時間とを
比較し、上記音再生時間データの示す時間が上記出力時
刻データの示す時間を越えるかまたは一致することを条
件として、当該演奏データの上記演奏制御データを出力
するとともに、出力した演奏制御データが記憶された上
記バッファの記憶領域に、当該演奏データ領域から前回
読み出した上記演奏データの、上記所定の順番において
次の上記演奏データを読み出して記憶している。

【００２４】上記の構成を有する音同期演奏装置によれ
ば、上記演奏データ記憶手段において、上記演奏データ
は上記出力時刻データの値に応じた上記所定の順番で上
記演奏データ領域に記憶されている。上記演奏指定デー
タが上記制御手段に入力されると、当該演奏指定データ
に対応する上記演奏指定データ領域に記憶された上記ペ
ージ番号が上記演奏データ記憶手段から上記制御手段に
読み出される。そして、当該ページ番号に対応する上記
演奏データ領域に記憶された多くとも上記所定数の上記
演奏データが、上記所定の順番で上記演奏データ記憶手
段から上記制御手段に読み出されて、上記バッファに記
憶される。次いで、当該ページ番号に対応する当該演奏
データ領域に記憶された上記音指定データが、上記制御
手段に読み出され、上記音出力手段に出力される。上記
音出力手段から上記制御手段に上記音の出力を知らせる
上記スタート信号が入力されると、上記制御手段におい
て、当該スタート信号が入力された時点からの経過時間
に応じて変化する音再生時間データが生成される。上記
制御手段において、上記バッファから上記所定の順番で
上記演奏データが読み出され、当該演奏データの上記出
力時刻データが示す時間と上記音再生時間データの示す
時間とが比較される。そして、上記音再生時間データの
示す時間が上記出力時刻データの示す時間を越えるかま
たは一致することを条件として、当該演奏データの上記
演奏制御データが出力される。また、既に出力された演
奏制御データが記憶された上記バッファの記憶領域に、
当該演奏データ領域から前回読み出した上記演奏データ
の、上記所定の順番において次の上記演奏データが上記
演奏データ記憶手段から読み出されて記憶される。

【００２５】また、本発明では、上記演奏データ記憶手
段は、アドレスデータを受けて、上記アドレスデータの
指定するアドレスに記憶されたデータを出力し、上記制
御部は、上記演奏データ記憶手段のアドレスが最上位ビ
ットと最下位ビットの間で所定個数に分割された所定ビ
ット数の分割アドレスにそれぞれ対応する上記所定個数
のラッチ信号、および上記所定ビット数の入力アドレス
データを受けて、上記ラッチ信号に応じて、当該ラッチ
信号に対応する上記分割アドレスの値を当該入力アドレ
スデータに置き換えた上記アドレスデータを生成し、当
該アドレスデータを保持するとともに上記演奏データ記
憶手段へ出力するラッチ回路を含み、上記演奏データを
上記演奏データ記憶手段から読み出す操作において、上
記アドレスデータに所定のアドレス値を加えて生成した
読み出しアドレスデータにおいて桁上げまたは借りが生
ずる上記分割アドレスを検出し、当該読み出しアドレス
データのうちの、桁上げまたは借りが検出された上記分
割アドレスおよび下位の上記分割アドレスの値を、上記
入力アドレスデータとして上記ラッチ回路に順次入力す
るとともに、上記アドレスデータの当該分割アドレスの
値を当該入力アドレスデータに置き換える上記ラッチ信
号を上記ラッチ回路に入力している。

【００２６】上記の構成を有する音同期演奏装置によれ
ば、上記演奏データ記憶手段において、上記アドレスデ
ータに指定されたアドレスに記憶されたデータが出力さ
れる。また、上記ラッチ回路に上記ラッチ信号が入力さ
れると、当該ラッチ信号に対応する上記分割アドレスの
値が当該入力アドレスデータに置き換えた上記アドレス
データを生成され、当該アドレスデータが保持されると
ともに上記演奏データ記憶手段へ出力される。上記演奏
データを上記演奏データ記憶手段から読み出す操作で
は、上記制御手段において、上記アドレスデータに所定
のアドレス値が加えられた上記読み出しアドレスデータ
が生成される。次いで、当該読み出しアドレスデータに
おいて桁上げまたは借りが生ずる上記分割アドレスが上
記制御手段に検出される。そして、当該読み出しアドレ
スデータのうちの、桁上げまたは借りが検出された上記
分割アドレスおよび下位の上記分割アドレスの値が、上
記入力アドレスデータとして上記ラッチ回路に順次入力
されるとともに、上記アドレスデータの当該分割アドレ
スの値を当該入力アドレスデータに置き換える上記ラッ
チ信号が生成されて上記ラッチ回路に入力される。

【００２７】また、本発明では、上記制御部は、上記演
奏制御データが出力される時間間隔を計時し、当該時間
間隔が所定の時間より長くなった時点の近傍で、所定値
を有する上記演奏制御信号を出力している。

【００２８】上記の構成を有する音同期演奏装置によれ
ば、上記制御部において、上記演奏制御データが出力さ
れる時間間隔を計時され、当該時間間隔が所定の時間よ
り長くなった時点の近傍で、所定値を有する上記演奏制
御信号が出力される。

【００２９】また、本発明の音同期演奏制御方法では、
演奏を指定する第１の手順と、指定された当該演奏に対
応する上記音データを取得する第２の手順と、取得され
た当該音データに応じた音を発生するとともに、当該音
の発生時点からの経過時間を計時する第３の手順と、指
定された当該演奏に対応する、上記演奏制御データと当
該演奏制御データの出力時刻を指定する出力時刻データ
とを含む演奏データを取得する第４の手順と、上記経過
時間が、取得された当該演奏データの上記出力時刻デー
タが示す時間を越えるかまたは一致することを条件とし
て、当該演奏データの上記演奏制御データを上記演奏手
段に出力する第５の手順とを有している。

【００３０】上記の手順を有する音同期演奏方法によれ
ば、上記第１の手順において演奏が指定されると、上記
第２の手順において指定された当該演奏に対応する上記
音データが取得される。次いで、上記第３の手順におい
て、取得された当該音データに応じた音が発生されると
ともに、当該音の発生時点からの経過時間が計時される
と、上記第４の手順において、指定された当該演奏に対
応する、上記演奏制御データと当該演奏制御データの出
力時刻を指定する出力時刻データとからなる演奏データ
が取得され、上記第５の手順において、上記経過時間
が、取得された当該演奏データの上記出力時刻データが
示す時間を越えるかまたは一致することを条件として、
当該演奏データの上記演奏制御データが演奏手段に出力
される。

【００３１】また、本発明では、上記第４の手順は、上
記演奏データが上記所定の順番で記憶された演奏データ
記憶手段に対して上記演奏データのアドレスを指定する
アドレスデータを保持するとともに、当該アドレスデー
タを上記演奏データ記憶手段に入力して上記演奏データ
を読み出す第６の手順と、上記演奏データ記憶手段のア
ドレスが最上位ビットと最下位ビットの間で所定個数に
分割された所定ビット数の分割アドレスのうち、上記ア
ドレスデータに所定のアドレス値を加えた読み出しアド
レスデータに桁上げまたは借りが生ずる上記分割アドレ
スを検出する第７の手順と、上記アドレスデータのうち
の、上記第７の手順で検出された上記分割アドレスおよ
び下位の上記分割アドレスの値を、上記読み出しアドレ
スデータの当該分割アドレスの値に置き換えて保持する
第８の手順とを含み、また上記第４の手順は、指定され
た当該演奏に対応する複数の上記演奏データの１つを所
定の順番で取得し、さらに上記第４手順および第５の手
順は、交互に反復している。

【００３２】上記の手順を有する音同期演奏方法によれ
ば、上記第４の手順において、指定された当該演奏に対
応する複数の上記演奏データの１つが所定の順番で取得
される。この上記第４の手順は、第６の手順ないし第７
の手順を含んでおり、第６の手順において、上記演奏デ
ータが上記所定の順番で記憶された演奏データ記憶手段
に対して上記演奏データのアドレスを指定するアドレス
データが保持される。また、当該アドレスデータが上記
演奏データ記憶手段に入力されて、上記演奏データが読
み出される。次いで、上記第７の手順において、上記ア
ドレスデータに所定のアドレス値を加えた読み出しアド
レスデータに桁上げまたは借りが生ずる上記分割アドレ
スが検出される。上記第８の手順においては、上記アド
レスデータのうちの、上記第７の手順で検出された上記
分割アドレスおよび下位の上記分割アドレスの値を、上
記読み出しアドレスデータの当該分割アドレスの値に置
き換えて保持させる。上記第４手順および上記第５の手
順は交互に反復されて、上記演奏データ記憶手段に記憶
されている上記演奏データが上記所定の順番で上記演奏
手段に出力される。

【００３３】

【発明の実施の形態】以下、本発明の実施形態を、図面
を参照しながら説明する。図１は、本発明に係る音同期
演奏装置の第１の実施形態を示す回路図である。図１に
おいて、１は制御部（制御手段）を、２は演奏データメ
モリ（演奏データ記憶手段）を、３は音データメモリ
（音データ記憶手段）を、４は音データ処理部（音デー
タ処理手段）を、５および６はＤ／Ａコンバータを、７
はバッファ回路を、１００は音同期演奏制御部（音同期
演奏制御装置）を、８および９は増幅回路を、１０およ
び１１はスピーカを、１２は演奏部（演奏手段）をそれ
ぞれ示している。

【００３４】制御部１は、演奏の開始を指示する信号Ｓ
２を受けて、入力された曲コードＳ１（演奏指定デー
タ）に対応する音データを音データ処理部４に再生させ
るとともに、曲コードＳ１に応じたＭＩＤＩ信号を演奏
部１２に出力して演奏動作を行わせる。この時、演奏中
を示す信号Ｓ２を図示しない表示回路等に出力して、演
奏中にあることを報知する。また、信号Ｓ３を通じて、
音データメモリに記憶された音データを指定するメロデ
ィ番号（音指定データ）やＭＩＤＩデータ（演奏制御デ
ータ）、ＭＩＤＩデータの出力時刻を指定する出力時刻
データ、音データ処理部４の設定データ等を演奏データ
メモリ３から読み込む。また、信号Ｓ４を通じて、音デ
ータ処理部４に対するメロディ番号の通知と音データ再
生開始の制御を行うとともに、音声の再生中を知らせる
スタート信号を音データ処理部４から取得する。さら
に、信号Ｓ８を通じて、演奏データメモリ３から読み込
んだＭＩＤＩデータを出力時刻データに応じた時刻にバ
ッファ回路７を介し演奏部１２に出力する。

【００３５】音データメモリ３は、メロディ番号に対応
した複数の音データを記憶しており、信号Ｓ５を通じて
音データ処理部４に音データを出力する。この音データ
としては、例えばＰＣＭ（Pulse Code Modulation ）デ
ータなどが記録される。

【００３６】音データ処理部４は、制御部１による音声
再生の開始を指示する信号Ｓ４を受けて、音声の再生を
開始する。再生する音データは、制御部１の信号Ｓ４を
通じて通知されたメロディ番号に対応する、音データメ
モリ３のデータ領域から読み込む。読み込んだ音データ
を音信号Ｓ６およびＳ７に変換して、Ｄ／Ａコンバータ
５および６に出力する。また、音信号Ｓ６およびＳ７の
出力期間中において、音信号が出力中であることを知ら
せるスタート信号Ｓ４を音信号の出力開始と同時に制御
部１へ出力する。音データ処理部４としては、例えば音
データメモリ３に記録された音データがＰＣＭデータで
ある場合、ＰＣＭ音源が用いられる。なお、図１のブロ
ック図では音データ処理部４より出力される音信号が２
つであるが、これは再生する音データと音データ処理部
４の仕様によって限定されるものであり本発明において
これを限定するものではないので、例えば音信号が１つ
であっても構わない。

【００３７】Ｄ／Ａコンバータ５および６は、音データ
処理部４から出力されたデジタルの音信号Ｓ６およびＳ
７をアナログの音信号に変換して、増幅回路８および９
にそれぞれ出力する。増幅回路８および９は、Ｄ／Ａコ
ンバータ５および６から出力されたアナログの音信号を
増幅して、スピーカ１０および１１を駆動する。スピー
カ１０および１１は、増幅回路８および９で増幅された
アナログの音信号に駆動されて、音信号に応じた音を発
生する。

【００３８】演奏部１２は、バッファ回路７を介して入
力されたＭＩＤＩ信号に応じて演奏動作を行う。例えば
からくり時計などにおける演奏部では、入力されたＭＩ
ＤＩ信号に応じて人形等を駆動し、棒鈴を打ち鳴らす演
奏動作を行なう。

【００３９】演奏データメモリ２は、メロディ番号やＭ
ＩＤＩ信号、出力時刻信号、音データ処理部４の初期設
定データなどを記憶しており、制御部１の要求に応じて
これらのデータを制御部１に出力する。

【００４０】ここで、演奏データメモリ２におけるデー
タの記憶方法と、記憶されている各データの内容につい
て説明する。図２は、演奏データメモリ２のメモリマッ
プを示す図である。図２においては、演奏データメモリ
２のアドレスのビット数が１６の場合を例としてメモリ
マップを説明している。表における縦方向の欄は、アド
レスの上位１２ビットの値を示し、横方向の欄はアドレ
スの下位４ビットの値を示している。なお、図に示した
アドレス値は１６進数で表示した値である。

【００４１】図２に示す演奏データメモリ２のアドレス
空間は、アドレス０Ｈ〜ＦＦＥＦＨ（記号の末尾に付し
たＨは１６進数を示す。以降同じ。）の間で上位４ビッ
トの値に応じて分割された１６個の演奏データ領域と、
アドレスＦＦＦ０Ｈ〜ＦＦＦＦＨの間で下位４ビットの
値に応じて分割された１６個の演奏指定データ領域に分
かれている。

【００４２】図３は、演奏データ領域のメモリマップを
示す図である。図３においては、図２のページ０の演奏
データ領域を例としてメモリマップを説明している。表
における縦方向の欄は、演奏データメモリ２のアドレス
を示している。他のページ番号における演奏データ領域
のメモリマップも図３に示すものと同様であり、最上位
４ビットのアドレス値を１〜Ｆに変えればよい。

【００４３】図３のＡで示すデータ領域（アドレス０Ｈ
〜０００２Ｈ）には、音データ処理部４の初期化データ
やメロディ番号、メロディ再生方式など、音データの再
生に関する情報が記憶されている。音データ処理部４の
初期化データやメロディ再生方式データは、再生する音
データごとに最適な音を再生させるために音データ処理
部４に対して設定するデータであり、音データを再生さ
せる前に音データ処理部４へ出力される。音データ処理
部４に対して設定するこれらデータは音データ処理部４
の仕様に応じて異なるので、例えば前記２つのデータ以
外に設定が必要なデータがある場合は、図３のデータ領
域Ａにその必要なデータを記憶させておく。メロディ番
号（音指定データ）は、各演奏毎にまとめられて音デー
タメモリ３に記憶されている複数の音データのうちの１
つを指定する番号である。音データが再生される場合、
演奏データメモリ２から制御部１に読み出されたメロデ
ィ番号が音データ処理部４に通知され、このメロディ番
号に対応する音データが音データメモリ３から音データ
処理部４に読み出されて再生される。

【００４４】図３のＢで示すデータ領域（アドレス００
０３Ｈ〜）には、ＭＩＤＩデータや出力時刻Ｔ０〜Ｔ２
など、演奏部１２の演奏動作を制御するための情報が記
憶されている。ＭＩＤＩデータ（演奏制御データ）は演
奏部１２の演奏動作を制御するデータであり、演奏時に
は低位のアドレスにあるデータから順番に演奏部１２へ
出力される。

【００４５】出力時刻データＴ０〜Ｔ２は、ＭＩＤＩデ
ータを出力させる時刻を指定するためのデータであり、
例えば図３に示すように、各ＭＩＤＩデータに対してそ
れぞれ３つの出力時刻データが付属している。音データ
処理部４が音データの再生を開始してスタート信号Ｓ４
を制御部１に出力した時点から、制御部１内部の図示し
ないタイマーによって所定時間ごとに時刻カウンタの値
がインクリメントされる。出力時刻データＴ０〜Ｔ２
は、この時刻カウンタの値に相当するデータである。制
御部１においてこの時刻カウンタの値と出力時刻データ
の値を比較することにより、ＭＩＤＩデータを出力させ
る時点を決めている。図３の例の場合３つの出力時刻デ
ータで１つの計数値を表しており、計数値の下位ビット
を出力時刻データＴ０、中位ビットを出力時刻データＴ
１、上位ビットを出力時刻データＴ２で表している。例
えばデータのビット数を８ビットとした場合、出力時刻
を指定する計数値のビット数はこれら３つの出力時刻デ
ータのビット数を合わせた２４ビットになる。

【００４６】ＭＩＤＩデータおよび出力時刻データＴ０
〜Ｔ２からなる図３のデータ領域Ｂに示されたデータ
（以降、演奏データと呼ぶ）は、演奏データ領域の初期
アドレスから始まるデータ領域Ａのデータに続けて、Ｍ
ＩＤＩデータを制御部１から出力させる順番で演奏デー
タ領域に記憶されている。したがって、通常の場合、出
力時刻データの値はアドレスが高位になるほど大きな値
に設定される。

【００４７】また、１つの演奏データ領域に含まれる演
奏データは図２に示した各ページのデータ領域よりはみ
出しても良いが、演奏データ領域の開始アドレスは図２
のページ０からページ１５で示した領域の先頭アドレス
でなくてはならない。したがって、図２に示したメモリ
マップを有する演奏データメモリ２には、最小で１個か
ら最大で１６個までの演奏データ領域を作成することが
できる。なお、演奏データ領域の終了アドレスには演奏
データ領域の終了を示す所定のコード（例えば０ＦＣＨ
など）が記憶されており、これにより、制御部１に演奏
データ領域の終了するアドレスを検出させている。

【００４８】図２の演奏指定データ領域記憶（アドレス
ＦＦＦ０Ｈ〜ＦＦＦＦＨ）には、上述した１６個の演奏
データ領域の初期アドレスを指定するデータ（ページ番
号）が任意に記憶されている。例えばデータサイズが１
バイトの演奏データメモリ２において、各演奏データ領
域の初期アドレスの上位８ビットにあたるデータ００Ｈ
〜Ｆ０Ｈ（ページ番号）を演奏指定データ領域に任意に
記憶させ、演奏を実行させない演奏指定データ領域には
データＦＦＨを記憶させる。このようなデータを演奏指
定データ領域に任意に記憶させることによって、曲コー
ドＳ１（演奏指定データ）で指定された任意の演奏を実
行させることができる。すなわち、曲コードＳ１によっ
て選択された演奏指定データ領域に任意に記憶されたペ
ージ番号から演奏データ領域が特定され、この演奏デー
タ領域に記憶されたデータに基づいて演奏が実行され
る。

【００４９】曲コードＳ１で直接演奏データ領域を指定
せず、演奏指定データ領域に記憶されたページ番号を参
照して間接的に演奏データ領域を指定しているので、例
えば曲コードＳ１が所定の順番で制御部１に入力される
場合において、演奏させる曲を容易に変更させることが
できる。

【００５０】ここで、からくり時計のように所定の時刻
に演奏が行われる演奏装置において、曲コードＳ１が所
定の時刻に所定の順番で制御部１に入力される場合を例
に説明する。具体的には、１２時、１時、２時、・・
・、１０時、１１時にそれぞれ演奏指定データ領域Ｃ0
、Ｃ1 、Ｃ2 、・・・、Ｃ10、Ｃ11を指定する曲コー
ドＳ１が制御部１に入力されるとする。ただし演奏指定
データ領域Ｃ0 〜Ｃ15はそれぞれアドレスＦＦＦ０Ｈ〜
ＦＦＦＦＨに対応する。例えば演奏指定データ領域Ｃ0
〜Ｃ15に、 Ｃ0 …１０Ｈ Ｃ1 …２０Ｈ Ｃ2 …３０Ｈ Ｃ3 …１０Ｈ Ｃ4 …４０Ｈ Ｃ5 …５０Ｈ Ｃ6 …１０Ｈ Ｃ7 …６０Ｈ Ｃ8 …７０Ｈ Ｃ9 …１０Ｈ Ｃ10…８０Ｈ Ｃ11…９０Ｈ Ｃ12…ＦＦＨ Ｃ13…ＦＦＨ Ｃ14…ＦＦＨ Ｃ15…ＦＦＨ 上記のようなページ番号のデータを記憶させた場合、１
２時、３時、６時、９時にはページ番号１の演奏データ
領域に記憶されたデータに基づく演奏が行われ、１時、
２時、４時、５時、７時、８時、１０時、１１時にはそ
れぞれページ番号２〜９の演奏データ領域に記憶された
データに基づく演奏が行われる。また、例えば演奏指定
データ領域Ｃ0 〜Ｃ15に、 Ｃ0 …１０Ｈ Ｃ1 …ＦＦＨ Ｃ2 …ＦＦＨ Ｃ3 …２０Ｈ Ｃ4 …ＦＦＨ Ｃ5 …ＦＦＨ Ｃ6 …３０Ｈ Ｃ7 …ＦＦＨ Ｃ8 …ＦＦＨ Ｃ9 …４０Ｈ Ｃ10…ＦＦＨ Ｃ11…ＦＦＨ Ｃ12…ＦＦＨ Ｃ13…ＦＦＨ Ｃ14…ＦＦＨ Ｃ15…ＦＦＨ 上記のようなページ番号のデータを記憶させた場合、１
２時、３時、６時、９時にはそれぞれページ番号１〜４
の演奏データ領域に記憶されたデータに基づく演奏が行
われ、１時、２時、４時、５時、７時、８時、１０時、
１１時には演奏が行われない。したがって、演奏曲を変
更する場合、演奏データメモリ１の演奏データ領域のデ
ータや音データメモリ３のデータを変更する必要がな
く、上述した演奏指定データ領域Ｃ0 〜Ｃ15に記憶させ
るデータを変更するだけで済むので、演奏曲を容易に変
更できる。

【００５１】次に、図１に示した音同期演奏装置の具体
的な動作をフロチャート図を参照しながら説明する。図
４および図５は、本発明の音同期演奏装置のメインルー
チンを説明するフローチャート図である。

【００５２】図４のステップＰ１において、音同期演奏
装置の各部が所定の初期状態に設定される。音同期演奏
装置の動作の制御に用いられる各変数は、このステップ
で全て初期状態に設定される。初期設定のあと、ステッ
プＰ２において、制御部１に入力されるスタート信号Ｓ
２の状態が検出され、演奏の開始を指示するスタート信
号Ｓ２が入力されていない場合はさらにスタート信号Ｓ
２の状態を検出するステップＰ２の処理が繰り返され
る。

【００５３】ステップＰ２において演奏の開始を指示す
るスタート信号Ｓ２の入力が検出されると、ステップＰ
３に進んで制御部１に曲コードＳ１の取得に関する処理
が行われる。ステップＰ３の処理の詳細を図６のフロー
チャート図を用いて説明する。

【００５４】図６は、曲コード取得の処理を示すフロー
チャート図である。図６のステップＰ１０１において、
曲コードＳ１が制御部１に読み込まれ、次いでステップ
Ｐ１０２において、取得した曲コードの値に応じた演奏
指定データ領域をアクセスするアドレスが生成される。

【００５５】演奏データメモリ２が図２に示したメモリ
マップを有する場合、演奏指定データ領域のアドレスは
ＦＦＦ０Ｈ〜ＦＦＦＦＨであるので、下位４ビットの値
を指定すればこれらの演奏指定データ領域にアクセスす
るアドレスを生成させることができる。したがって、例
えば曲コードＳ１として４ビットのデータ０Ｈ〜ＦＨを
入力し、これにアドレス値ＦＦＦ０Ｈ〜ＦＦＦＦＨを対
応させれば、曲コードの値に応じた演奏指定データ領域
へのアクセスアドレスを容易に生成させることができ
る。

【００５６】ステップＰ１０２で生成された演奏指定デ
ータ領域のアドレスを、ステップＰ１０３において演奏
データメモリ２に設定する。演奏データメモリ２に対す
るアドレスの設定を行う回路、およびアドレスの設定手
順については後ほど具体的に説明する。

【００５７】ステップＰ１０３において設定された演奏
指定データ領域のアドレスに格納されたページ番号のデ
ータがステップＰ１０４において制御部１に読み込まれ
ると、次にステップＰ１０５において、演奏データメモ
リ２からデータを読み込む際に発生するエラーの有無が
判定される。演奏データメモリ２からのデータの読み込
みにエラーが発生している場合は、ステップＰ１０７に
おいてエラーの発生を後の処理に知らせるエラーフラグ
がセットされる。

【００５８】また、ステップＰ１０５においてエラーが
発生していないと判定された場合は、ステップＰ１０６
において、ステップＰ１０４で読み込んだページ番号に
対応する演奏データ領域の先頭にアクセスするアドレス
が生成される。例えば、演奏データメモリ２が図２に示
すメモリマップを有する場合に、ページ番号として各演
奏データ領域の初期アドレスの上位８ビットにあたるデ
ータ００Ｈ〜Ｆ０Ｈを演奏指定データ領域に記憶させて
おけば、このページ番号を用いて演奏データ領域の先頭
にアクセスするアドレスを容易に生成させることができ
る。

【００５９】以上説明したステップＰ１０１〜Ｐ１０７
による曲コードの取得処理が終了すると、次に図４のス
テップＰ３へ処理が移行される。

【００６０】ステップＰ３において、曲コードＳ１の選
択する演奏指定データ領域に記憶されたページ番号が演
奏データメモリ２から制御部１に読み込まれると、ステ
ップＰ４において、読み込まれたページ番号の値に応じ
て演奏曲の有無が判定される。演奏曲が無いことを示す
データ、例えば上述した例においてデータＦＦＨが演奏
指定データ領域に記憶されている場合は、ステップＰ２
に処理が戻されて、再びスタート信号の入力が監視され
る。

【００６１】ステップＰ４において、特定の演奏データ
領域を指定するページ番号が演奏指定データ領域に記憶
されている場合は、ステップＰ５において、このページ
番号の指定する演奏データ領域に記憶されたメロディ番
号および音データ処理部４の各設定データが制御部１に
読み込まれる。これらのデータは、図３の例においては
データ領域Ａに記憶されているデータである。

【００６２】またステップＰ５においては、後の処理で
利用するメロディ番号フラグおよび再生終了フラグの初
期設定が行われる。メロディ番号フラグは、取得された
メロディ番号に対応する音データの有無を判別するため
のフラグであり、取得されたメロディ番号に対応するデ
ータが音データメモリ２に記憶されていない場合”１”
に設定され、対応するデータが記憶されている場合”
０”に設定される。例えば、音データメモリ２に記憶さ
せる音データの最大個数を１６個、各音データに対応す
るメロディ番号を０Ｈ〜ＦＨとした場合においては、ス
テップ５で読み込まれたメロディ番号の値が０Ｈ〜ＦＨ
の範囲にある場合にメロディ番号フラグが”０”に設定
され、０Ｈ〜ＦＨの範囲にない場合に”１”に設定され
る。再生終了フラグは、音データ処理部４における音デ
ータの再生が終了したことを判別するためのフラグであ
り、音データ処理部４において音データが再生されてい
る場合”０”に設定され、音データが再生されていない
場合”１”に設定される。音データの再生と非再生の判
別は、音データ処理部４から制御部１に入力されるスタ
ート信号Ｓ４に応じて判断される。

【００６３】ステップＰ５において演奏データメモリ２
から読み込まれた音データ処理部の各設定データは、ス
テップＰ６において音データ処理部４に出力される。音
データ処理部４においては、制御部１から入力された各
設定データに基づいて、再生音の音量設定や帯域フィル
タの設定などといった音データの再生に関する各種の設
定が行われる。

【００６４】ステップＰ６において音データ処理部４の
設定が行われたあと、ステップＰ７においてＭＩＤＩ制
御コードが演奏データメモリ２から制御部１に読み込ま
れ、バッファ回路７を介して演奏部１２に出力される。
ＭＩＤＩ制御コードは、音の出力などの演奏に関する制
御コード以外の、ＭＩＤＩ信号で制御されるＭＩＤＩ機
器に対する各種設定に関するコードであり、演奏前にＭ
ＩＤＩ機器へ出力される。

【００６５】ステップＰ７においてＭＩＤＩ制御コード
が出力されたあと、ステップＰ８において各種エラーの
有無が判断される。例えば、演奏データメモリ２のデー
タ読み込み処理において発生したエラーの有無などが判
断される。ステップＰ８においてエラーの発生が検出さ
れた場合は、ステップＰ９においてフラグ等の各変数値
が初期化されたあと、ステップＰ２に処理が戻されて、
再びスタート信号Ｓ２の入力が監視される。

【００６６】ステップＰ８においてエラーが検出されな
かった場合は、ステップＰ１０に処理が移行されて、リ
ングバッファに演奏データが最大数まで記憶される。図
７は、リングバッファの動作を説明するための図であ
る。図７においては、リングバッファに記憶できるデー
タの個数が１５個である場合を例として示している。図
における０から１５までの数字は、リングバッファのア
ドレスを示している。

【００６７】演奏データメモリ２からデータを読み込む
ためには、先ず演奏データメモリ２のデータをアクセス
するアドレスを生成し、次いで、生成したアドレスをア
ドレスバスに出力するとともに演奏データメモリ２に対
する読み出し信号を出力し、演奏データメモリ２の読み
出しアクセス時間を経過した後、データバスに出力され
たデータを制御部１に読み込む処理が行われる。演奏デ
ータメモリ２からのデータの読み出しは、このような複
数の処理に要する時間が必要な上に、メモリの読み出し
アクセス時間がこれに加わるため、多くの処理時間を必
要とする。このため、演奏部１２に出力するＭＩＤＩデ
ータをデータの出力前に１つずつ演奏データメモリ２か
ら読み出していたのでは、処理時間が不足してしまう場
合がある。

【００６８】そこで、高速に読み書きを行うことが可能
な制御部１内部のＲＡＭやレジスタによって構成された
図７に示すリングバッファを設け、出力させる複数個の
演奏データを演奏データメモリ２から制御部１に読み出
して一時的にこのリングバッファに溜めておき、制御部
１から演奏部１２へ出力させるＭＩＤＩデータをこのリ
ングバッファから読み出して出力させている。処理時間
が不足して演奏データメモリ２からの読み出しを行うこ
とができない場合でも、リングバッファに演奏データが
溜まっている限りここから演奏データを得ることができ
るので、演奏部１２に対するＭＩＤＩデータの出力が遅
延することを防止できる。

【００６９】リングバッファのアドレスに対するアクセ
スは、例えば、データの読み出しアドレスを記憶させた
ポインタ変数Ｐrと、データの書き込みアドレスを記憶
させたポインタ変数Ｐwを使って行うことができる。ポ
インタ変数Ｐrには、次に演奏部１２へ出力させるデー
タの記憶されたアドレスが記憶され、ポインタ変数Ｐw
には次に書き込みを行うためのアドレスが記憶される。
そして、後で述べるタイマ割り込み処理やＭＩＤＩ出力
割り込み処理においてＭＩＤＩデータが演奏部１２に出
力されたあと、ポインタ変数Ｐrの値を所定のアドレス
数だけインクリメントさせる。例えば図３の例に示した
ように、演奏データにおけるデータの個数が４個である
場合は、ポインタ変数Ｐrの値を４だけインクリメント
させる。また、ステップＰ１０や後で説明するステップ
Ｐ１４などでリングバッファに対するデータの書き込み
が行われた場合は、データが書き込まれる度にポインタ
変数Ｐw の値を１だけインクリメントさせる。このよう
にして、ポインタ変数Ｐrおよびポインタ変数Ｐwには、
次に読み書きが行われるリングバッファのアドレスを記
憶させておく。

【００７０】なお、前述のインクリメントによってアド
レス値がリングバッファの最大値を越える場合は、リン
グバッファに対して連続的に読み書きがなされるように
所定の値を引いたアドレス値をポインタ変数に記憶させ
る。例えば図７に示したリングバッファにおいて、ポイ
ンタ変数Ｐwがアドレス値１５からインクリメントされ
てアドレス値１６になる場合は、このアドレス値から１
６を引いた値、すなわちアドレス値０をポインタ変数Ｐ
wに記憶させる。また例えば、ポインタ変数Ｐrがアドレ
ス値１５からインクリメントされてアドレス値１９にな
る場合も、このアドレス値から１６を引いた値、すなわ
ちアドレス値３をポインタ変数Ｐrに記憶させる。この
ようにして、限られた容量のデータ記憶領域に対し連続
的にデータを溜めさせることができる。

【００７１】リングバッファに溜めたデータが出力によ
って空になってしまった状態は、ポインタ変数Ｐrとポ
インタ変数Ｐwの関係から判定される。すなわち、ポイ
ンタ変数Ｐrとポインタ変数Ｐwのアドレス値が等しい条
件をもって、リングバッファに溜めた演奏データが空に
なっていると判定される。例えば、まだ１度もリングバ
ッファに対してデータの書き込みがなされていない初期
の状態はこの条件を満たしている。また、同様にしてリ
ングバッファに溜めたデータが一杯になってしまった状
態も、ポインタ変数Ｐrとポインタ変数Ｐwの関係から判
定される。すなわち、ポインタ変数Ｐrのアドレス値が
ポインタ変数Ｐwのアドレス値に比べて１だけ進んでい
る条件をもって、リングバッファに溜めたデータが一杯
になっていると判定される。例えば、ＭＩＤＩデータが
１度も出力されず、ポインタ変数Ｐrのアドレス値が０
のままの状態で、リングバッファのアドレス１４までデ
ータを書き込み、ポインタ変数Ｐwのアドレス値が１５
になった場合がこの条件に相当する。この時、リングバ
ッファのアドレス１５はまだデータが記憶されていない
空き領域であるが、もしこの条件でアドレス１５にデー
タを書き込んでしまうと、ポインタ変数Ｐrとポインタ
変数Ｐwのアドレス値が等しくなってしまい、リングバ
ッファに溜めたデータが出力により空になってしまった
状態と区別することができなくなってしまうので、アド
レス１５にデータを記憶させることはできない。したが
って、図７に示したリングバッファに記憶できるデータ
の個数は最大１５個になる。また図３の例では、演奏デ
ータにおけるデータの個数が４個なので、この場合図７
に示したリングバッファに記憶できる演奏データの個数
は最大３個になる。

【００７２】ステップＰ１０においてリングバッファに
演奏データが記憶されると、ステップＰ１１において、
メロディデータの有無が検出される。メロディデータは
すなわちメロディ番号で指定される音データのことであ
り、このメロディデータの有無は、上述したメロディ番
号フラグを参照することによって判定される。メロディ
番号フラグの値が”１”である場合は、メロディデータ
が無いと判定されてステップＰ１２によるメロディの再
生処理がパスされ、ステップＰ１３に処理が移行され
る。また、メロディ番号フラグの値が”０”である場合
は、メロディデータが有ると判定されて、ステップ１２
によるメロディの再生処理が行われる。

【００７３】ステップＰ１２において、制御部１から音
データ処理部４にメロディ番号が出力されるとともに音
データの再生を指示する信号Ｓ４が出力される。そし
て、制御部１から入力されたメロディ番号に対応する音
データは、音データ処理部４において音データメモリ３
から読み出されて所定の処理を施され、音声信号Ｓ５お
よびＳ６としてＤ／Ａコンバータ５および６に出力さ
れ、さらに増幅回路８および９によって信号を増幅され
てスピーカ１０および１１を駆動し、音に変換される。
このとき、音データの再生開始と同時に、音データが再
生中であることを知らせるスタート信号Ｓ４が音データ
処理部４から制御部１に出力される。また、音データの
再生の終了を示す再生終了フラグは”０”にリセットさ
れる。

【００７４】ステップＰ１２において音データの再生が
始まり、音データの再生開始を知らせるスタート信号が
出力されて制御部１に検出されると、ステップＰ１３に
おいて、このスタート信号の検出時点から制御部１内部
のタイマーにより所定時間ごとタイマー割り込み処理が
発生し、このタイマー割り込み処理の中で時刻カウンタ
の値がインクリメントされる。具体的には、例えば内部
のタイマーの出力するパルス信号の周期を１００μsec
とした場合、このスタート信号の検出時点から１００μ
sec ごとにタイマー割り込み処理が発生して、時刻カウ
ンタの値がインクリメントされる。このタイマー割り込
み処理については後ほど具体的に説明する。またステッ
プＰ１０において、ＭＩＤＩ出力割り込み処理も開始さ
れる。ＭＩＤＩ出力割り込み処理は、リングバッファに
溜められたＭＩＤＩデータを演奏部１２に出力させる処
理であり、これについても後ほど具体的に説明する。

【００７５】ステップＰ１３において開始された割り込
み処理によって、リングバッファに溜められたＭＩＤＩ
データは出力時刻データの値に応じて次々に演奏部１２
へ出力されると、リングバッファの記憶領域に空きが生
ずる。ステップＰ１４においては、このようにして空き
の生じたリングバッファの記憶領域に、演奏データメモ
リ２の演奏中の演奏データ領域から読み出された演奏デ
ータが補充される。

【００７６】次いで、ステップＰ８と同様のエラー検出
がステップＰ１５において行われる。ステップＰ１５に
おいてエラーの発生が検出されると、ステップＰ２４に
処理が移行されて終了手続きが実行される。終了手続き
においては、ステップＰ１３で開始された割り込み処理
が停止されるとともに、ＭＩＤＩデータをシリアルデー
タに変換して演奏部１２に出力させるＭＩＤＩ出力ポー
トを初期化するための処理が実行される。次いでステッ
プＰ２５においてステップＰ９と同様にフラグ等の各変
数値が初期化されたあと、ステップＰ２に処理が戻され
る。

【００７７】ステップＰ１５においてエラーの発生が検
出されなかった場合は、ステップＰ１６に処理が移行さ
れて、音データ処理部４による音データの再生が終了し
ているか否かが判断される。この判断にはスタート信号
Ｓ４が参照される。音データが再生中であることを示す
スタート信号Ｓ４が検出された場合は、ステップＰ１７
の処理が飛ばされてステップＰ１８に処理が移行され
る。音データの再生中であることを示すスタート信号Ｓ
４が検出されなかった場合は、ステップＰ１７におい
て、音データの再生が終了したことを示す再生終了フラ
グが”１”にセットされたのち、ステップＰ１８に処理
が移行される。

【００７８】ステップＰ１８において、演奏データの終
了を示す終了コードの有無が判断される。演奏データメ
モリ２から演奏データを読み出す処理において、読み出
したデータが終了コードであるか否かが判別されてお
り、終了コードであった場合はメモリ読み込み終了フラ
グに”１”がセットされる。ステップＰ１８ではこのメ
モリ読み込み終了フラグの値が参照され、この値が”
１”である場合はステップＰ１９に処理が移行され、”
０”である場合はステップＰ１９〜ステップＰ２２の処
理が飛ばされてステップＰ２３に処理が移行される。

【００７９】ステップＰ１９においては、リングバッフ
ァに溜まっているデータが空であるか否かが判断され
る。リングバッファのデータが空であると判断された場
合はステップＰ２０においてリングバッファ空フラグ
が”１”にセットされ、データが空でないと判断された
場合はステップＰ２１においてリングバッファ空フラグ
が”０”にリセットされた後に、ステップＰ２２に処理
が移行される。

【００８０】ステップＰ２２においては、上述した各フ
ラグの状態が参照されて、演奏を終了させるか否かの判
断が行われる。すなわち、メモリ読み込み終了フラグ、
リングバッファ空フラグ、再生終了フラグおよびメロデ
ィ番号フラグが全て”１”にセットされた場合において
演奏を終了させる判断がなされて、ステップＰ２４に処
理が移行される。上記のフラグの何れか１つでも値が”
１”でない場合は、演奏を続行させる判断がなされてス
テップＰ２３に処理が移行される。

【００８１】ステップＰ２３においては、タイマー割り
込み処理でカウントされている時刻カウンタの値が所定
値を越えた場合に、ステップＰ２４へ処理が移行されて
演奏が強制的に終了される。これは、例えば演奏データ
に不具合があった場合などにおいて演奏が何時までも終
わらなくなることを防ぐための処理である。時刻カウン
タの値が所定値よりも小さい場合は、再びステップＰ１
４に処理が戻されて、ＭＩＤＩデータを演奏部１２に出
力させる処理が続行される。

【００８２】次に、演奏部１２に出力される演奏データ
を演奏データメモリ２から読み出す具体的な処理につい
て説明する。図８は、演奏データメモリ２から演奏デー
タを読み出すメモリリード処理を説明するフローチャー
ト図である。このメモリリード処理は、演奏データメモ
リ２から演奏データをリングバッファに補充する上述し
たステップＰ１４において用いられる処理である。

【００８３】メモリリード処理においては、先ずステッ
プＰ２０１において、演奏データメモリ２からのデータ
の読み出しに関するエラーを知らせるエラーフラグの状
態が判断される。エラーが発生していると判断された場
合は、その後の処理は行われずメモリリード処理は終了
される。エラーが発生していないと判断された場合は、
ステップＰ２０２に処理が移行されて、現在演奏データ
メモリ２に設定されているアドレス値に記憶された演奏
データを制御部１に読み出す。現在演奏データメモリ２
に設定されているアドレス値は、以前の処理で既に生成
されて後述するラッチ回路に保持されているものであ
る。

【００８４】ステップＰ２０２で演奏データが読みださ
れると、次いでステップＰ２０３に処理が移行される。
ステップＰ２０３以降の処理は、次に読み出す演奏デー
タのアドレスを設定するための処理である。ステップＰ
２０３以降の処理を説明する前に、先ず演奏データメモ
リ２のアドレス設定回路について説明する。図９は、演
奏データメモリ２のアドレス設定回路を示す回路図であ
る。図９において２０〜２３はラッチ回路を、２は演奏
データメモリをそれぞれ示している。また演奏データメ
モリ２におけるＡ０〜Ａ１５はそれぞれアドレスの最下
位ビットから最上位ビットの入力端子を示している。

【００８５】制御部１から出力される４ビットのアドレ
ス線がラッチ回路２０〜２３の４ビットの入力端子にそ
れぞれ接続されており、ラッチ回路２０〜２３の４ビッ
トの出力線が演奏データメモリ２のそれぞれ異なるアド
レス入力端子に接続されている。すなわち、ラッチ回路
２０の４ビットの出力線が演奏データメモリ２のアドレ
ス入力Ａ１５〜Ａ１２に接続され、ラッチ回路２１の４
ビットの出力線が演奏データメモリ２のアドレス入力Ａ
１１〜Ａ８に接続され、ラッチ回路２２の４ビットの出
力線が演奏データメモリ２のアドレス入力Ａ７〜Ａ４に
接続され、ラッチ回路２３の４ビットの出力線が演奏デ
ータメモリ２のアドレス入力Ａ３〜Ａ０に接続されてい
る。またラッチ回路２０〜２３には、入力に与えられた
データを保持して出力させるためのラッチ信号線がそれ
ぞれ接続されている。制御部１によってこのラッチ信号
線にラッチ回路の出力を保持させるラッチ信号が与えら
れると、このラッチ信号が入力された時点にラッチ回路
に入力されていた信号レベルがラッチ回路の出力に保持
される。

【００８６】図９に示すアドレス設定回路において、演
奏データメモリ２のアドレスは、制御部１から４ビット
のアドレス線および４ビットのラッチ信号線に与えられ
るデータに応じて設定される。例えば、ラッチ回路２３
から出力されているアドレスＡ０〜Ａ３の値を変更する
場合は、４ビットのアドレス線にアドレスＡ０〜Ａ３の
データ（入力アドレスデータ）が出力されるとともに、
ラッチ回路２３の出力を保持させるラッチ信号が出力さ
れる。他のアドレス値を変更する場合も、同様の処理が
繰り返される。このようにして、既にラッチ回路に設定
されているアドレス値を４ビット単位のアドレス（分割
アドレス）で変更できるので、メモリに記憶されたデー
タをアドレスの順番で読み出す場合に、例えば１ビット
や２ビットしか変化していないデータに対して全てのビ
ットをラッチ回路に設定しなくても良く、変化の生じた
ビットを含むラッチ回路だけを設定すれば良いので、制
御部１で扱うデータのビット数が減り、処理に要する時
間を短くできる。また、１６ビットのアドレスを設定す
るために必要な配線数が８本で済むので、通常に比べて
配線数を減らすことができる。なお、本発明において演
奏データメモリ２のアドレスのビット数は限定されない
ので、図９に示した例に限定されず、ラッチ回路の個数
やビット数を任意に設定できる。

【００８７】図８のステップＰ２０３において、現在ラ
ッチ回路２０〜２３に保持されているアドレス値がＦＦ
ＥＦＨであるか否かが判断される。図２のメモリマップ
に示されているように、演奏データが記憶されている最
も高位のアドレス値がＦＦＥＦＨであり、これは演奏デ
ータ領域の最大アドレスとなっていて、これより大きい
アドレスはページ番号を記憶した演奏指定データ領域と
なっている。そこで、現在ラッチ回路２０〜２３に保持
されているアドレス値が演奏データ領域の最大アドレス
になっていると判断された場合は、ステップＰ２０４〜
ステップＰ２１７におけるアドレスの設定処理が飛ばさ
れてステップＰ２１８に処理が移行される。ステップＰ
２１８において、メモリの読み込みにエラーが発生した
ことを後の処理に知らせるエラーフラグがセットされた
後、メモリリード処理は終了される。

【００８８】ステップＰ２０３において、現在ラッチ回
路２０〜２３に設定されているアドレス値がＦＦＥＦＨ
でないと判断された場合は、ステップＰ２０４に処理が
移行されて、現在ラッチ回路２０〜２３に保持されてい
るアドレス値の下位８ビットを１だけインクリメントし
た値が計算される。次いでステップＰ２０５において、
この下位８ビットの値が桁上げされたか否かが判断され
る。桁上げされたと判断された場合は、さらにステップ
Ｐ２１１に処理が移行されて、現在ラッチ回路２０〜２
３に保持されているアドレス値の上位８ビットを１だけ
インクリメントした値が計算される。次いでステップＰ
２１２において、この上位８ビットの値が桁上げされた
か否かが判断される。桁上げされたと判断された場合
は、現在ラッチ回路２０〜２３に設定されているアドレ
ス値の次のアドレス値が１００００Ｈになることが分か
るが、このアドレス値は図２のメモリマップで示した演
奏データメモリ２の最大アドレスを超えているので設定
できない。したがってステップＰ２１２で上位８ビット
の値が桁上げしていると判断された場合は、ステップＰ
２１８に処理が移行されて、メモリの読み込みにエラー
が発生したことを後の処理に知らせるエラーフラグがセ
ットされた後、メモリリード処理は終了される。

【００８９】ステップＰ２０５において、下位８ビット
の値が桁上げされていないと判断された場合は、ステッ
プＰ２０６において下位８ビットの値が抽出され、ステ
ップＰ２０７においてこの下位８ビットのデータに対し
さらに半分の上位４ビットのデータをマスクした値が計
算される。すなわち、２進数で００００１１１１（１６
進数で０ＦＨ）という値の８ビットのデータと、ステッ
プＰ２０６で抽出された下位８ビットのデータの、同位
ビットどうしについて論理積を行った８ビットのデータ
が計算される。この計算により、下位４ビットのアドレ
ス値が抽出される。

【００９０】ステップＰ２０８においては、ステップＰ
２０６において抽出された下位４ビットのアドレス値が
ゼロであるか否かが判断される。下位４ビットのアドレ
ス値がゼロでないと判断された場合は、演奏データメモ
リ２のアドレスＡ３〜Ａ０にアドレス値を設定するステ
ップＰ２０９の処理Ａ３０に処理が移行される。下位４
ビットのアドレス値がゼロであると判断された場合は、
演奏データメモリ２のアドレスＡ７〜Ａ０にアドレス値
を設定するステップＰ２１０の処理Ａ７４に処理が移行
される。

【００９１】図１０は、演奏データメモリ２のアドレス
Ａ３〜Ａ０にアドレス値を設定する処理Ａ３０を説明す
るフローチャート図である。図１０のステップＰ３０１
においては、演奏データメモリ２に設定させるアドレス
値の下位８ビットの、さらに下位４ビットの値が抽出さ
れる。すなわち、次に設定させるアドレス値から、アド
レスＡ３〜Ａ０の値が４ビットデータとして抽出され
る。次にステップＰ３０２において、この４ビットデー
タが図９に示した４ビットアドレス線に出力され、ステ
ップＰ３０３において、４ビットアドレス線に出力され
た４ビットデータがラッチ回路２３に保持された状態で
出力される（ラッチされる）。このように、処理Ａ３０
においては、演奏データメモリ２のアドレスＡ３〜Ａ０
の値だけが設定され、他のアドレス値は変化しない。

【００９２】図１１は、演奏データメモリ２のアドレス
Ａ７〜Ａ０にアドレス値を設定する処理Ａ７４を説明す
るフローチャート図である。図１１のステップＰ４０１
においては、演奏データメモリ２に設定させるアドレス
値の下位８ビットの、さらに上位４ビットの値が抽出さ
れる。すなわち、次に設定させるアドレス値から、アド
レスＡ７〜Ａ４の値が４ビットデータとして抽出され
る。次にステップＰ４０２において、この４ビットデー
タが４ビットアドレス線に出力され、ステップＰ４０３
において、この４ビットデータがラッチ回路２２にラッ
チされる。続いて、ステップＰ４０４およびＰ４０５に
おいてゼロのデータが４ビットアドレス線に出力され、
ステップＰ４０６において、この４ビットデータがラッ
チ回路２３にラッチされる。このように、処理Ａ７４に
おいては、演奏データメモリ２のアドレスＡ７〜Ａ４の
値とアドレスＡ３〜Ａ０の値が２回に分けて設定され、
他のアドレス値は変化しない。

【００９３】以上のようにして、図８のステップＰ２０
６〜Ｐ２１０においては、次に読み出しを行う演奏デー
タのアドレスのうち、下位８ビットのアドレス値がラッ
チ回路２２および２３にラッチされる。ステップＰ２１
０またはステップＰ２０９の処理が終了したら、そのま
まメモリリード処理が終了され、上位８ビットのアドレ
ス値は変更されない。これは、ステップＰ２０５におい
て、下位８ビットからの桁上げがないことが判断されて
おり、上位８ビットのアドレス値を変更する必要がない
ためである。

【００９４】ステップＰ２１２において、上位８ビット
の値が桁上げされていないと判断された場合は、ステッ
プＰ２１３において上位８ビットの値が抽出され、ステ
ップＰ２１４においてこの上位８ビットのデータに対し
さらに半分の上位４ビットのデータをマスクした値が計
算される。すなわち、２進数で００００１１１１（１６
進数で０ＦＨ）という値の８ビットのデータと、ステッ
プＰ２１３で抽出された上位８ビットのデータの、同位
ビットどうしについて論理積を行った８ビットのデータ
が計算される。この計算により、下位４ビットのアドレ
ス値が抽出される。

【００９５】ステップＰ２１５においては、ステップＰ
２１４において抽出された下位４ビットのアドレス値が
ゼロであるか否かが判断される。下位４ビットのアドレ
ス値がゼロでないと判断された場合は、演奏データメモ
リ２のアドレスＡ１１〜Ａ０にアドレス値を設定するス
テップＰ２１６の処理Ａ１１８に処理が移行される。下
位４ビットのアドレス値がゼロであると判断された場合
は、演奏データメモリ２のアドレスＡ１５〜Ａ０にアド
レス値を設定するステップＰ２１７の処理Ａ１５１２に
処理が移行される。

【００９６】図１２は、演奏データメモリ２のアドレス
Ａ１１〜Ａ０にアドレス値を設定する処理Ａ１１８を説
明するフローチャート図である。図１２のステップＰ５
０１においては、演奏データメモリ２に設定させるアド
レス値の上位８ビットの、さらに下位４ビットの値が抽
出される。すなわち、次に設定させるアドレス値から、
アドレスＡ１１〜Ａ８の値が４ビットデータとして抽出
される。次にステップＰ５０２において、この４ビット
データが４ビットアドレス線に出力され、ステップＰ５
０３において、この４ビットデータがラッチ回路２１に
ラッチされる。続いて、ステップＰ５０４およびＰ５０
５においてゼロのデータが４ビットアドレス線に出力さ
れ、ステップＰ５０６において、この４ビットデータが
ラッチ回路２２および２３にラッチされる。すなわち、
アドレスＡ７〜Ａ０にゼロが設定される。これは、下位
８ビットのアドレス値を１だけインクリメントして桁上
げが生じた場合、下位８ビットの値は全てゼロになるた
めである。このように、処理Ａ１１８においては、演奏
データメモリ２のアドレスＡ１１〜Ａ８の値とアドレス
Ａ７〜Ａ０の値が２回に分けて設定され、他のアドレス
値は変化しない。

【００９７】図１３は、演奏データメモリ２のアドレス
Ａ１５〜Ａ０にアドレス値を設定する処理Ａ１５１２を
説明するフローチャート図である。図１３のステップＰ
６０１においては、演奏データメモリ２に設定させるア
ドレス値の上位８ビットの、さらに上位４ビットの値が
抽出される。すなわち、次に設定させるアドレス値か
ら、アドレスＡ１５〜Ａ１２の値が４ビットデータとし
て抽出される。次にステップＰ６０２において、この４
ビットデータが４ビットアドレス線に出力され、ステッ
プＰ６０３において、この４ビットデータがラッチ回路
２０にラッチされる。続いて、ステップＰ６０４および
Ｐ６０５においてゼロのデータが４ビットアドレス線に
出力され、ステップＰ６０６において、この４ビットデ
ータがラッチ回路２１〜２３にラッチされる。すなわ
ち、アドレスＡ１１〜Ａ０にゼロが設定される。これ
は、下位８ビットのアドレス値を１だけインクリメント
して桁上げが生じた場合、下位８ビットの値は全てゼロ
になるためである。このように、処理Ａ１５１２におい
ては、演奏データメモリ２のアドレスＡ１５〜Ａ１２の
値とアドレスＡ１１〜Ａ０の値が２回に分けて設定され
る。

【００９８】以上のようにして、図８のステップＰ２１
３〜Ｐ２１７においては、次に読み出しを行う演奏デー
タの上位８ビットのアドレス値が抽出されてラッチ回路
２２および２３にラッチされる。また、下位８ビットの
アドレス値にはゼロが設定される。ステップＰ２１６ま
たはステップＰ２１７の処理が終了したら、そのままメ
モリリード処理が終了される。

【００９９】以上説明した図８に示すメモリリード処理
によれば、４つのラッチ回路２０〜２３に対して４回デ
ータを設定する必要はなく、１回または２回の設定で済
む。したがって、演奏データメモリ２からのデータの読
み込みに要する処理時間を短縮できる。

【０１００】なお、上述した処理Ａ３０、Ａ７４、Ａ１
１８およびＡ１５１２を用いて、図６のステップＰ１０
３における演奏指定データ領域へのアクセスアドレスを
演奏データメモリ２に設定させることもできる。図１４
は、演奏指定データ領域へのアクセスアドレスを設定す
る処理を説明するフローチャート図である。図１４のス
テップＰ７０１において、上述した処理Ａ１５１２が実
行され、アドレスＡ１５〜１２にアドレス値ＦＨが、ア
ドレスＡ１１〜Ａ０にはゼロが設定される。次いでステ
ップＰ７０２において、上述した処理Ａ１１８が実行さ
れ、アドレスＡ１１〜８にアドレス値ＦＨが、アドレス
Ａ７〜Ａ０にはゼロが設定される。次いでステップＰ７
０３において、処理Ａ７４が実行され、アドレスＡ７〜
４にアドレス値ＦＨが、アドレスＡ３〜Ａ０にはゼロが
設定される。最後にステップＰ７０４において処理Ａ３
０が実行され、アドレスＡ３〜０に曲コードに応じたア
ドレス値が設定される。このように、メモリリード処理
で使う処理Ａ３０、Ａ７４、Ａ１１８を曲コード取得処
理に流用することもできる。

【０１０１】次に、音声信号の出力と共に発生するタイ
マ割り込み処理およびＭＩＤＩ出力割り込み処理につい
て説明する。

【０１０２】図１５は、タイマ割り込み処理を説明する
フローチャート図である。タイマ割り込み処理は、制御
部１の内部タイマによって所定時間間隔、例えば１００
μsec 毎に発生される処理である。この処理において、
上述した時刻カウンタの値がインクリメントされる。こ
の時刻カウンタの値と出力時刻データＴ０〜Ｔ２の値の
一致を判断して、ＭＩＤＩデータを演奏部２に出力させ
る。また、リングバッファのポインタ変数Ｐrをインク
リメントさせて、次に読み出す演奏データの記憶された
記憶領域をポインタ変数Ｐrに指示させている。さら
に、ＭＩＤＩ機器へ出力されるＭＩＤＩ信号の送出間隔
が所定時間を越えた場合に、後で述べるアクティブセン
シング信号を生成させて、これをＭＩＤＩ機器へ出力さ
せる処理も行われる。

【０１０３】図１５のステップＰ８０１において、時刻
カウンタの値がインクリメントされて、音信号の出力時
点からの時間が計時される。例えば、データサイズが８
ビットの場合に、３つのデータからなる時刻カウンタＴ
Ｃ０〜ＴＣ２を以下のようにインクリメントさせる。す
なわち、時刻カウンタＴＣ０は、タイマ割り込み処理が
発生してステップＰ８０１に処理が移行する度に０から
１づつインクリメントされ、値が２００以上になったと
ころで０にリセットされて再び１づつインクリメントさ
れる。時刻カウンタＴＣ１は、時刻カウンタＴＣ０が０
にリセットされる度に０から１づつインクリメントさ
れ、値が２５０以上になったところで０にリセットされ
て再び１づつインクリメントされる。時刻カウンタＴＣ
２は、時刻カウンタＴＣ１が０にリセットされる度に０
から１づつインクリメントされ、値が２５５以上になっ
たところで０にリセットされて再び１づつインクリメン
トされる。以上のように各時刻カウンタを計数させるこ
とにより、例えばタイマ割り込み処理の発生間隔を１０
０μsec とすると、時刻カウンタＴＣ０〜ＴＣ２の計数
値によって０秒から１２７５秒までの時刻を１００μse
c の分解能で指定できる。

【０１０４】ステップＰ８０１で時刻カウンタがインク
リメントされた後、ステップＰ８０２において、ＭＩＤ
Ｉ出力空フラグが参照される。ＭＩＤＩ出力空フラグ
は、ＭＩＤＩ信号が演奏部１２から出力中である状態に
おいて”０”にリセットされ、出力が終了した後”１”
にセットされるフラグである。ＭＩＤＩ出力空フラグ
が”０”であり、ＭＩＤＩ信号が演奏部１２から出力中
であると判断された場合はステップＰ８０３〜ステップ
Ｐ８１４の全ての処理を行わずにタイマ割り込み処理を
終了させる。

【０１０５】ステップＰ８０２においてＭＩＤＩ信号が
演奏部１２から出力中でないと判断された場合は、ステ
ップＰ８０３に処理が移行されて、リングバッファのデ
ータが空になっているか否かが判断される。この判断
は、例えば上述したポインタ変数ＰrおよびＰwの値を比
較することによってなされる。リングバッファのデータ
が空になっていると判断された場合は、ステップＰ８０
４に処理が移行されてリングバッファ空フラグに”１”
がセットされ、その後ステップＰ８１２に処理が移行さ
れる。

【０１０６】ステップＰ８０３においてリングバッファ
のデータが空になっていないと判断された場合は、ステ
ップＰ８０５に処理が移行されて、リングバッファに所
定数以上のデータが記憶されているか否かが判断され
る。例えば図３のデータ領域Ｂに示す演奏データを有す
る場合、１つの演奏データは４つのデータとしてリング
バッファに記憶されるので、リングバッファに記憶され
ているデータ数が４個未満の場合、演奏データメモリ２
からリングバッファに演奏データを読み込んでいる途中
か、あるいはなんらかの不具合によって演奏データが欠
けていると考えられる。このような場合はステップＰ８
１２に処理が移行されて、後で述べるＭＩＤＩデータの
出力処理は行われない。

【０１０７】ステップＰ８０５においてリングバッファ
に所定数以上のデータが記憶されていると判断された場
合は、ステップＰ８０６に処理が移行されて、出力時刻
データと時刻カウンタの値が一致しているか否かが判断
される。例えば、上述した時刻カウンタＴＣ０〜ＴＣ２
の値と、それに対応したデータとして演奏データメモリ
２に記憶された出力時刻Ｔ０〜Ｔ２の値がそれぞれ比較
されて、全て一致していると判断された場合には、ステ
ップＰ８０８に処理が移行されてＭＩＤＩデータがＭＩ
ＤＩ信号に変換されてバッファ回路７を介し演奏部１２
へ出力される。

【０１０８】ステップＰ８０６において出力時刻データ
と時刻カウンタの値が一致していないと判断された場合
は、ステップＰ８０７に処理が移行されて、出力時刻デ
ータの示す時刻が時刻カウンタの示す時刻を越えている
か否かが判断される。越えていると判断された場合は、
ステップＰ８０８に処理が移行されてＭＩＤＩデータの
出力が実行される。この処理により、例えば制御部１の
処理時間によりＭＩＤＩデータの出力が出力時刻データ
の指定する時刻に間に合わなかった場合でも、少ない遅
れ時間でＭＩＤＩデータを出力させることができる。ま
た、もともと出力時刻データが同じ値で演奏データメモ
リ２に記憶されているような場合でも、メモリに記憶さ
れた順番でＭＩＤＩデータを出力させることができる。

【０１０９】ステップＰ８０８でＭＩＤＩデータが出力
された後、ステップＰ８０９においてポインタ変数Ｐr
の値がインクリメントされて、次に読み出す演奏データ
が記憶されたリングバッファの記憶領域がポインタ変数
に指示される。次いで、ステップＰ８１０において、Ｍ
ＩＤＩデータの出力される時間間隔に応じて計数される
出力間隔カウンタの計数値がリセットされ、ステップＰ
８１１においてＭＩＤＩ出力空フラグが”０”にリセッ
トされた後、タイマ割り込み処理が終了される。出力間
隔カウンタについては次に述べる。

【０１１０】ＭＩＤＩ信号によって制御されるをＭＩＤ
Ｉ機器は、ＭＩＤＩ信号の受信される時間間隔が所定時
間、例えば３００msecを越えた場合に、ＭＩＤＩ信号を
伝送する信号経路に断線が発生したと判断する。したが
って、例えば演奏の時間間隔が長く３００msecを越えて
しまう場合は、ＭＩＤＩ信号を送出する装置がアクティ
ブセンシング信号と呼ばれる所定値の信号を演奏の合間
にＭＩＤＩ機器へ出力することによって、ＭＩＤＩ信号
の出力時間間隔を３００msec以内にしなくてはならな
い。ステップＰ８１２〜Ｐ８１５は、このアクティブセ
ンシング信号を生成させる処理である。

【０１１１】ステップＰ８１２において、前回ＭＩＤＩ
信号を出力してからの時間が２８０msecを経過している
か否かが判断される。この判断は出力間隔カウンタの値
を参照することによってなされる。この出力間隔カウン
タは上述の時刻カウンタと同期してインクリメントされ
るカウンタであり、例えば２０msecでインクリメントさ
れる時刻カウンタＴＣ１と同期している場合は、出力間
隔カウンタの値が１４に等しい場合、前回ＭＩＤＩ信号
を出力してからの時間が２８０msecを経過していると判
断される。出力間隔が２８０msecを経過していると判断
された場合は、ステップＰ８１３において上述したアク
ティブセンシング信号が演奏部１２へ出力された後、ス
テップＰ８１４において出力間隔カウンタの値がリセッ
トされて、タイマ割り込み処理が終了される。また、出
力間隔が２８０msecを経過していないと判断された場合
は、ステップＰ８１５において出力間隔カウンタが時刻
カウンタＴＣ１に同期してインクリメントされた後、タ
イマ割り込み処理が終了される。

【０１１２】図１６は、ＭＩＤＩ出力割り込み処理を説
明するフローチャート図である。ＭＩＤＩ出力割り込み
処理は、ＭＩＤＩ信号の出力が完了した後に発生する割
り込み処理であり、ＭＩＤＩ信号が出力中の状態におい
ては発生しない。

【０１１３】図１６のステップＰ９０１において、リン
グバッファのデータが空になっているか否かが判断され
る。リングバッファのデータが空になっていると判断さ
れた場合は、ステップＰ９０２に処理が移行されてリン
グバッファ空フラグに”１”がセットされ、その後ステ
ップＰ９０９に処理が移行され、ＭＩＤＩ出力空フラグ
が”１”にセットされた後、ＭＩＤＩ出力割り込み処理
が終了される。

【０１１４】ステップＰ９０１においてリングバッファ
のデータが空になっていないと判断された場合は、ステ
ップＰ９０３に処理が移行されて、リングバッファに所
定数以上のデータが記憶されているか否かが判断され
る。リングバッファに所定数以上のデータが記憶されて
いないと判断された場合は、ステップＰ９０９に処理が
移行されて、ＭＩＤＩ出力空フラグが”１”にセットさ
れた後、ＭＩＤＩ出力割り込み処理が終了される。

【０１１５】ステップＰ９０３においてリングバッファ
に所定数以上のデータが記憶されていると判断された場
合は、ステップＰ９０４に処理が移行されて、出力時刻
データと時刻カウンタの値が一致しているか否かが判断
される。例えば、上述した時刻カウンタＴＣ０〜ＴＣ２
の値と、それに対応したデータとして演奏データメモリ
２に記憶された出力時刻Ｔ０〜Ｔ２の値がそれぞれ比較
されて、全て一致していると判断された場合には、ステ
ップＰ９０６に処理が移行されてＭＩＤＩデータがＭＩ
ＤＩ信号に変換されてバッファ回路７を介し演奏部１２
へ出力される。

【０１１６】ステップＰ９０４において出力時刻データ
と時刻カウンタの値が一致していないと判断された場合
は、ステップＰ９０５に処理が移行されて、出力時刻デ
ータの示す時刻が時刻カウンタの示す時刻を越えている
か否かが判断される。越えていると判断された場合は、
ステップＰ９０６に処理が移行されてＭＩＤＩデータの
出力が実行される。この処理により、例えば制御部１の
処理時間によりＭＩＤＩデータの出力が出力時刻データ
の指定する時刻に間に合わなかった場合でも、少ない遅
れ時間でＭＩＤＩデータを出力させることができる。ま
た、もともと出力時刻データが同じ値で演奏データメモ
リ２に記憶されているような場合でも、メモリに記憶さ
れた順番でＭＩＤＩデータを出力させることができる。

【０１１７】ステップＰ９０６でＭＩＤＩデータが出力
された後、ステップＰ９０７においてポインタ変数Ｐr
の値がインクリメントされて、次に読み出す演奏データ
が記憶されたリングバッファの記憶領域がポインタ変数
に指示される。次いで、ステップＰ９０８において、上
述した出力間隔カウンタの計数値がリセットされ後、Ｍ
ＩＤＩ出力割り込み処理が終了される。

【０１１８】このように、ＭＩＤＩ出力割り込み処理の
ステップＰ９０１〜Ｐ９０８では、タイマ割り込み処理
のステップＰ８０３〜Ｐ８１０と同じ処理が行われる。
タイマ割り込み処理でＭＩＤＩデータが出力された後、
ステップＰ８１１においてＭＩＤＩ出力空フラグがリセ
ットされると、ＭＩＤＩ出力割り込み処理のステップＰ
９０９においてこのＭＩＤＩ出力空フラグがリセットさ
れるまで、タイマ割り込み処理のステップＰ８０２〜Ｐ
８１５の処理は実行されない。ＭＩＤＩ出力割り込み処
理はＭＩＤＩ信号の出力が完了するまで発生しない処理
なので、ステップＰ８０２〜Ｐ８１５の処理はＭＩＤＩ
信号の出力が完了するまで実行されないことになる。つ
まり、ＭＩＤＩ出力割り込み処理を設けることによっ
て、ＭＩＤＩ信号の出力中に、タイマ割り込み処理のス
テップＰ８０２〜Ｐ８１５においてＭＩＤＩ信号または
アクティブ信号を出力させる処理が実行されるのを防い
でいる。

【０１１９】以上説明したように、本発明によれば、曲
コードに対応する演奏指定データ領域に記憶されたペー
ジ番号が演奏データメモリ２から制御部１に読み出さ
れ、このページ番号に対応する演奏データ領域に記憶さ
れたメロディ番号が演奏データメモリ２から制御部１に
読み出されて音データ処理部４に出力され、このメロデ
ィ番号に対応した音データが音データメモリ３から音デ
ータ処理部４に読み出されて音信号に変換され出力され
るとともに音信号の出力を知らせるスタート信号が制御
部１に出力され、このスタート信号が制御部１に入力さ
れた時点からの経過時間が時刻カウンタによって計時さ
れ、ページ番号に対応する演奏データ領域から所定の順
番で読み出された演奏データの出力時刻データが示す時
間を、時刻カウンタの示す時間が越えるか一致すること
を条件として、読み出された演奏データのＭＩＤＩデー
タが演奏部１２に出力されるので、演奏指定データに記
憶させるページ番号を変えるだけで容易に演奏曲や演奏
順序を変更させることができ、これによりユーザの使い
勝手を向上できる。また、音データと演奏データを別の
メモリに記憶させ、音データの再生に同期を取りながら
演奏データを出力できるので、音データだけ、または演
奏データだけを容易に変更させることができ、ユーザの
使い勝手を向上できる。また、音データと演奏データを
一緒に記憶させる媒体、例えばＣＤなどを使わずに、Ｒ
ＯＭやＲＡＭなどの記憶装置にこれらのデータを記憶さ
せることができるので、製品のコストを低減できる。ま
た、音データと演奏データの記憶に要する作業が例えば
ＣＤなどに比べて容易かつ安価になるので、製品のバリ
エーションを増やせるとともに製品のコストを低減でき
る。

【０１２０】また本発明によれば、制御部１が所定数の
上記演奏データを記憶可能なリングバッファを有してお
り、演奏データメモリ２から多くとも上記所定数の演奏
データが所定の順番で読み出されてリングバッファに記
憶され、リングバッファから上記所定の順番で読み出さ
れた演奏データの出力時刻データが示す時間を、時刻カ
ウンタの示す時間が越えることを条件として、読み出さ
れた演奏データのＭＩＤＩ制御データが演奏部１２に出
力されるとともに、出力されたこのＭＩＤＩデータが記
憶されたリングバッファの記憶領域に、演奏データ領域
から前回読み出した演奏データの、上記所定の順番にお
いて次の演奏データが読み出されて記憶されるので、処
理時間が不足して演奏データメモリ２からＭＩＤＩデー
タを読み出すことができない場合でも、リングバッファ
に演奏データが溜まっている限りここから演奏データを
得ることができるので、演奏部１２に対するＭＩＤＩデ
ータの出力が遅延することを防止できる。

【０１２１】また本発明によれば、制御部１が、演奏デ
ータメモリ２のアドレスが最上位ビットと最下位ビット
の間で所定個数に分割された所定ビット数の分割アドレ
スにそれぞれ対応する上記所定個数のラッチ信号、およ
び上記所定ビット数の入力アドレスデータを受けて、ラ
ッチ信号に応じて、当該ラッチ信号に対応する分割アド
レスの値を入力アドレスデータに置き換えたアドレスデ
ータを生成し、当該アドレスデータを保持するとともに
演奏データメモリ２へ出力するラッチ回路を有してお
り、演奏データを演奏データメモリ２から読み出す操作
において、アドレスデータに所定のアドレス値を加えて
生成した読み出しアドレスデータにおいて桁上げまたは
借りが生ずる分割アドレスが検出され、当該読み出しア
ドレスデータのうちの、桁上げまたは借りが検出された
当該分割アドレスおよび下位の分割アドレスの値が、入
力アドレスデータとして上記ラッチ回路に順次入力され
るとともに、入力された値の当該分割アドレスに対応す
るラッチ信号がラッチ回路に入力されて、アドレスデー
タの当該分割アドレスの値が当該入力アドレスデータに
置き換えられるので、ラッチ回路にアドレスデータを設
定させる回数を減らすことができ、制御部１の処理の負
担を軽減できる。また、演奏データメモリ２にアドレス
データを設定させるためのアドレス線の数を減らすこと
ができるので、コストを低減できる。

【０１２２】また、本発明によれば、ＭＩＤＩデータが
出力される時間間隔が計時され、この時間間隔が所定の
時間より長くなった時点の近傍で、アクティブセンシン
グ信号が生成されて演奏部１２に出力されるので、アク
ティブセンシング信号を演奏データメモリ２等に記憶さ
せなくても済み、メモリの記憶容量を節約できるので、
コストを低減できる。

【０１２３】また、本発明によれば、演奏データメモリ
２や音データメモリ３に例えばフラッシュメモリやハー
ドディスクなどの読み書き可能な記憶装置を用いて、制
御部１にこれらの記憶装置のデータを書き換えさせるデ
ータコードを入力させて、演奏データや音データなどの
データを自由に変更させることもできる。

【発明の効果】本発明によれば、容易に演奏曲や演奏順
序を変更させることができ、これによりユーザの使い勝
手を向上できる。また、音データと演奏データを記憶さ
せる装置、およびこれらの記憶に要する作業を容易かつ
安価にできる。

【図面の簡単な説明】

【図１】図１は、本発明に係る音同期演奏装置の第１の
実施形態を示す回路図である。

【図２】図２は、演奏データメモリのメモリマップを示
す図である。

【図３】図３は、演奏データ領域のメモリマップを示す
図である。

【図４】図４は、本発明の音同期演奏装置のメインルー
チンを説明する第１のフローチャート図である。

【図５】図５は、本発明の音同期演奏装置のメインルー
チンを説明する第２のフローチャート図である。

【図６】図６は、曲コード取得の処理を示すフローチャ
ート図である。

【図７】図７は、リングバッファの動作を説明するため
の図である。

【図８】図８は、演奏データメモリから演奏データを読
み出すメモリリード処理を説明するフローチャート図で
ある。

【図９】図９は、演奏データメモリのアドレス設定回路
を示す回路図である。

【図１０】図１０は、演奏データメモリのアドレスＡ３
〜Ａ０にアドレス値を設定する処理を説明するフローチ
ャート図である。

【図１１】図１１は、演奏データメモリのアドレスＡ７
〜Ａ０にアドレス値を設定する処理を説明するフローチ
ャート図である。

【図１２】図１２は、演奏データメモリのアドレスＡ１
１〜Ａ０にアドレス値を設定する処理を説明するフロー
チャート図である。

【図１３】図１３は、演奏データメモリのアドレスＡ１
５〜Ａ０にアドレス値を設定する処理を説明するフロー
チャート図である。

【図１４】図１４は、演奏指定データ領域へのアクセス
アドレスを設定する処理を説明するフローチャート図で
ある。

【図１５】図１５は、タイマ割り込み処理を説明するフ
ローチャート図である。

【図１６】図１６は、ＭＩＤＩ出力割り込み処理を説明
するフローチャート図である。

【図１７】図１７は、ＣＤプレーヤーおよびＭＩＤＩデ
コーダを備える従来の演奏装置を示すブロック図であ
る。

【符号の説明】

１…制御部（制御手段）、２…演奏データメモリ（演奏
データ記憶手段）、３…音データメモリ（音データ記憶
手段）、４…音データ処理部（音データ処理手段）、５
および６…Ｄ／Ａコンバータ、７…バッファ回路、１０
０…音同期演奏制御部（音同期演奏制御装置）、８，
９，１６，１７…増幅回路、１０,１１,１８，１９…ス
ピーカ、１２…演奏部（演奏手段）、２０〜２３…ラッ
チ回路、２…演奏データメモリ、１３…ＣＤプレーヤ
ー、１４…ＭＩＤＩデコーダ、１５…演奏部。

Claims (21)

【特許請求の範囲】
1. 【請求項１】 音データを出力するとともに、当該音デ
   ータに対応する演奏制御データを当該音データに同期し
   て出力する音同期演奏制御装置であって、 音指定データを受けて、当該音指定データに応じた上記
   音データを出力するとともに、上記音データの出力を知
   らせるスタート信号を出力する音データ出力手段と、 上記演奏制御データと当該演奏制御データの出力時刻を
   指定する出力時刻データとを含む演奏データならびに上
   記音指定データを、所定のページアドレスから始まる少
   なくとも１つの演奏データ領域に記憶し、上記演奏デー
   タ領域に対応するページ番号を、少なくとも１つの演奏
   指定データ領域に記憶する演奏データ記憶手段と、 演奏指定データおよび上記スタート信号を受けて、当該
   演奏指定データに対応する上記演奏指定データ領域に記
   憶された上記ページ番号を読み出し、当該ページ番号に
   対応する上記演奏データ領域に記憶された上記音指定デ
   ータを読み出して上記音データ出力手段に出力し、上記
   音データの出力を知らせる上記スタート信号が入力され
   た時点からの経過時間に応じて変化する音再生時間デー
   タを生成し、当該演奏データ領域から所定の順番で読み
   出した上記演奏データの上記出力時刻データが示す時間
   と上記音再生時間データが示す時間とを比較し、上記音
   再生時間データの示す時間が上記出力時刻データの示す
   時間を越えるかまたは一致することを条件として、当該
   演奏データの上記演奏制御データを出力する制御手段と
   を有する音同期演奏制御装置。
2. 【請求項２】 上記音データ出力手段は、 少なくとも１つの上記音データを記憶する音データ記憶
   手段と、 上記音データを指定する音指定データを受けて、当該音
   指定データに応じた上記音データを上記音データ記憶手
   段から読み出して出力するとともに、上記音データの出
   力を知らせるスタート信号を出力する音データ処理手段
   とを含む請求項１に記載の音同期演奏制御装置。
3. 【請求項３】 上記演奏データ記憶手段は、上記演奏デ
   ータを上記出力時刻データの値に応じた上記所定の順番
   で上記演奏データ領域に記憶する請求項１または２の何
   れかに記載の音同期演奏制御装置。
4. 【請求項４】 上記制御部は、 所定数の上記演奏データを記憶可能なバッファを含み、 上記演奏指定データおよび上記スタート信号を受けて、
   当該演奏指定データに対応する上記演奏指定データ領域
   に記憶された上記ページ番号を読み出し、当該ページ番
   号に対応する上記演奏データ領域に記憶された多くとも
   上記所定数の上記演奏データを上記所定の順番で読み出
   して上記バッファに記憶し、当該演奏データ領域に記憶
   された上記音指定データを読み出して上記音データ出力
   手段に出力し、上記音データの出力を知らせる上記スタ
   ート信号が入力された時点からの経過時間に応じて変化
   する音再生時間データを生成し、上記バッファから上記
   所定の順番で読み出した上記演奏データの上記出力時刻
   データが示す時間と上記音再生時間データが示す時間と
   を比較し、上記音再生時間データの示す時間が上記出力
   時刻データの示す時間を越えるかまたは一致することを
   条件として、当該演奏データの上記演奏制御データを出
   力するとともに、出力した演奏制御データが記憶された
   上記バッファの記憶領域に、当該演奏データ領域から前
   回読み出した上記演奏データの、上記所定の順番におい
   て次の上記演奏データを読み出して記憶する請求項３に
   記載の音同期演奏制御装置。
5. 【請求項５】 上記演奏データ記憶手段は、アドレスデ
   ータを受けて、上記アドレスデータの指定するアドレス
   に記憶されたデータを出力し、 上記制御部は、 上記演奏データ記憶手段のアドレスが最上位ビットと最
   下位ビットの間で所定個数に分割された所定ビット数の
   分割アドレスにそれぞれ対応する上記所定個数のラッチ
   信号、および上記所定ビット数の入力アドレスデータを
   受けて、上記ラッチ信号に応じて、当該ラッチ信号に対
   応する上記分割アドレスの値を当該入力アドレスデータ
   に置き換えた上記アドレスデータを生成し、当該アドレ
   スデータを保持するとともに上記演奏データ記憶手段へ
   出力するラッチ回路を含み、 上記演奏データを上記演奏データ記憶手段から読み出す
   操作において、上記アドレスデータに所定のアドレス値
   を加えて生成した読み出しアドレスデータにおいて桁上
   げまたは借りが生ずる上記分割アドレスを検出し、当該
   読み出しアドレスデータのうちの、桁上げまたは借りが
   検出された上記分割アドレスおよび下位の上記分割アド
   レスの値を、上記入力アドレスデータとして上記ラッチ
   回路に順次入力するとともに、上記アドレスデータの当
   該分割アドレスの値を当該入力アドレスデータに置き換
   える上記ラッチ信号を上記ラッチ回路に入力する請求項
   １ないし４の何れかに記載の音同期演奏制御装置。
6. 【請求項６】 上記制御部は、上記演奏制御データが出
   力される時間間隔を計時し、当該時間間隔が所定の時間
   より長くなった時点の近傍で、所定値を有する上記演奏
   制御信号を出力する請求項１ないし５の何れかに記載の
   音同期演奏制御装置。
7. 【請求項７】 上記演奏指定データを所定の時刻に生成
   して上記制御部に出力する時計装置を有する請求項１な
   いし６の何れかに記載の音同期演奏制御装置。
8. 【請求項８】 上記制御部は、データ書き換えコードを
   受けて、当該データ書き換えコードの値に応じて上記演
   奏データ記憶手段に記憶されているデータを書き換える
   請求項１ないし７の何れかに記載の音同期演奏制御装
   置。
9. 【請求項９】 上記制御部は、データ書き換えコードを
   受けて、当該データ書き換えコードの値に応じて上記音
   データ記憶手段に記憶されているデータを書き換える請
   求項２ないし８の何れかに記載の音同期演奏制御装置。
10. 【請求項１０】 音データを音に変換して出力するとと
    もに、当該音に同期して当該音データに対応する演奏を
    行う音同期演奏装置であって、 音指定データを受けて、当該音指定データに応じた上記
    音データを上記音に変換して出力するとともに、上記音
    の出力を知らせるスタート信号を出力する音出力手段
    と、 上記演奏制御データと当該演奏制御データの出力時刻を
    指定する出力時刻データとを含む演奏データならびに上
    記音指定データを、所定のページアドレスから始まる少
    なくとも１つの演奏データ領域に記憶し、上記演奏デー
    タ領域に対応するページ番号を、少なくとも１つの演奏
    指定データ領域に記憶する演奏データ記憶手段と、 演奏指定データおよび上記スタート信号を受けて、当該
    演奏指定データに対応する上記演奏指定データ領域に記
    憶された上記ページ番号を読み出し、当該ページ番号に
    対応する上記演奏データ領域に記憶された上記音指定デ
    ータを読み出して上記音出力手段に出力し、上記音の出
    力を知らせる上記スタート信号が入力された時点からの
    経過時間に応じて変化する音再生時間データを生成し、
    当該演奏データ領域から所定の順番で読み出した上記演
    奏データの上記出力時刻データが示す時間と上記音再生
    時間データが示す時間とを比較し、上記音再生時間デー
    タの示す時間が上記出力時刻データの示す時間を越える
    かまたは一致することを条件として、当該演奏データの
    上記演奏制御データを出力する制御手段と、 当該演奏制御データを受けて、当該演奏制御データに応
    じて演奏を行う演奏手段とを有する音同期演奏装置。
11. 【請求項１１】 上記音出力手段は、 少なくとも１つの上記音データを記憶する音データ記憶
    手段と、 上記音データを指定する音指定データを受けて、当該音
    指定データに応じた上記音データを上記音データ記憶手
    段から読み出し、読み出した当該音データを音に変換し
    て出力するとともに、上記音の出力を知らせるスタート
    信号を出力する音データ処理手段を含む、 請求項１０に記載の音同期演奏装置。
12. 【請求項１２】 上記演奏データ記憶手段は、上記演奏
    データを上記出力時刻データの値に応じた上記所定の順
    番で上記演奏データ領域に記憶する請求項１０または１
    １の何れかに記載の音同期演奏装置。
13. 【請求項１３】 上記制御部は、 所定数の上記演奏データを記憶可能なバッファを含み、 上記演奏指定データおよび上記スタート信号を受けて、
    当該演奏指定データに対応する上記演奏指定データ領域
    に記憶された上記ページ番号を読み出し、当該ページ番
    号に対応する上記演奏データ領域に記憶された多くとも
    上記所定数の上記演奏データを上記所定の順番で読み出
    して上記バッファに記憶し、当該演奏データ領域に記憶
    された上記音指定データを読み出して上記音出力手段に
    出力し、上記音の出力を知らせる上記スタート信号が入
    力された時点からの経過時間に応じて変化する音再生時
    間データを生成し、上記バッファから上記所定の順番で
    読み出した上記演奏データの上記出力時刻データが示す
    時間と上記音再生時間データが示す時間とを比較し、上
    記音再生時間データの示す時間が上記出力時刻データの
    示す時間を越えるかまたは一致することを条件として、
    当該演奏データの上記演奏制御データを出力するととも
    に、出力した演奏制御データが記憶された上記バッファ
    の記憶領域に、当該演奏データ領域から前回読み出した
    上記演奏データの、上記所定の順番において次の上記演
    奏データを読み出して記憶する請求項１２に記載の音同
    期演奏装置。
14. 【請求項１４】 上記演奏データ記憶手段は、アドレス
    データを受けて、上記アドレスデータの指定するアドレ
    スに記憶されたデータを出力し、 上記制御部は、 上記演奏データ記憶手段のアドレスが最上位ビットと最
    下位ビットの間で所定個数に分割された所定ビット数の
    分割アドレスにそれぞれ対応する上記所定個数のラッチ
    信号、および上記所定ビット数の入力アドレスデータを
    受けて、上記ラッチ信号に応じて、当該ラッチ信号に対
    応する上記分割アドレスの値を当該入力アドレスデータ
    に置き換えた上記アドレスデータを生成し、当該アドレ
    スデータを保持するとともに上記演奏データ記憶手段へ
    出力するラッチ回路を含み、 上記演奏データを上記演奏データ記憶手段から読み出す
    操作において、上記アドレスデータに所定のアドレス値
    を加えて生成した読み出しアドレスデータにおいて桁上
    げまたは借りが生ずる上記分割アドレスを検出し、当該
    読み出しアドレスデータのうちの、桁上げまたは借りが
    検出された上記分割アドレスおよび下位の上記分割アド
    レスの値を、上記入力アドレスデータとして上記ラッチ
    回路に順次入力するとともに、上記アドレスデータの当
    該分割アドレスの値を当該入力アドレスデータに置き換
    える上記ラッチ信号を上記ラッチ回路に入力する請求項
    １０ないし１３の何れかに記載の音同期演奏装置。
15. 【請求項１５】 上記制御部は、上記演奏制御データが
    出力される時間間隔を計時し、当該時間間隔が所定の時
    間より長くなった時点の近傍で、所定値を有する上記演
    奏制御信号を出力する請求項１０ないし１４の何れかに
    記載の音同期演奏装置。
16. 【請求項１６】 上記演奏指定データを所定の時刻に生
    成して上記制御部に出力する時計装置を有する請求項１
    ０ないし１５の何れかに記載の音同期演奏装置。
17. 【請求項１７】 上記制御部は、データ書き換えコード
    を受けて、当該データ書き換えコードの値に応じて上記
    演奏データ記憶手段に記憶されているデータを書き換え
    る請求項１０ないし１６の何れかに記載の音同期演奏装
    置。
18. 【請求項１８】 上記制御部は、データ書き換えコード
    を受けて、当該データ書き換えコードの値に応じて上記
    音データ記憶手段に記憶されているデータを書き換える
    請求項１１ないし１７の何れかに記載の音同期演奏装
    置。
19. 【請求項１９】 音データに応じた音を発生するととも
    に、当該音に同期して、当該音データに対応した演奏制
    御データを演奏手段に出力する音同期演奏制御方法であ
    って、 演奏を指定する第１の手順と、 指定された当該演奏に対応する上記音データを取得する
    第２の手順と、 取得された当該音データに応じた音を発生するととも
    に、当該音の発生時点からの経過時間を計時する第３の
    手順と、 指定された当該演奏に対応する、上記演奏制御データと
    当該演奏制御データの出力時刻を指定する出力時刻デー
    タとを含む演奏データを取得する第４の手順と、 上記経過時間が、取得された当該演奏データの上記出力
    時刻データが示す時間を越えるかまたは一致することを
    条件として、当該演奏データの上記演奏制御データを上
    記演奏手段に出力する第５の手順とを有する音同期演奏
    制御方法。
20. 【請求項２０】 上記第４の手順は、指定された当該演
    奏に対応する複数の上記演奏データの１つを所定の順番
    で取得し、 上記第４手順および第５の手順は交互に反復する請求項
    １９に記載の音同期演奏制御方法。
21. 【請求項２１】 上記第４の手順は、 上記演奏データが上記所定の順番で記憶された演奏デー
    タ記憶手段に対して上記演奏データのアドレスを指定す
    るアドレスデータを保持するとともに、当該アドレスデ
    ータを上記演奏データ記憶手段に入力して上記演奏デー
    タを読み出す第６の手順と、 上記演奏データ記憶手段のアドレスが最上位ビットと最
    下位ビットの間で所定個数に分割された所定ビット数の
    分割アドレスのうち、上記アドレスデータに所定のアド
    レス値を加えた読み出しアドレスデータに桁上げまたは
    借りが生ずる上記分割アドレスを検出する第７の手順
    と、 上記アドレスデータのうちの、上記第７の手順で検出さ
    れた上記分割アドレスおよび下位の上記分割アドレスの
    値を、上記読み出しアドレスデータの当該分割アドレス
    の値に置き換えて保持する第８の手順とを含む請求項２
    ０に記載の音同期演奏制御方法。