JP2001308727A - デジタル放送の受信機 - Google Patents
デジタル放送の受信機Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W52/00—Power management, e.g. TPC [Transmission Power Control], power saving or power classes
- H04W52/02—Power saving arrangements
- H04W52/0209—Power saving arrangements in terminal devices
- H04W52/0261—Power saving arrangements in terminal devices managing power supply demand, e.g. depending on battery level
- H04W52/0274—Power saving arrangements in terminal devices managing power supply demand, e.g. depending on battery level by switching on or off the equipment or parts thereof
- H04W52/028—Power saving arrangements in terminal devices managing power supply demand, e.g. depending on battery level by switching on or off the equipment or parts thereof switching on or off only a part of the equipment circuit blocks
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Circuits Of Receivers In General (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 ＤＳＢ受信機において、ＤＳＰにスリープ状
態を付与する。 【解決手段】 フレーム期間ＴFごとに、複数のデータ
を受信する。ＤＳＰは、受信したデータに対して処理を
行うとき、フレーム期間ＴFごとに、データのそれぞれ
に対応したフラグ〜をチェックする。そのチェック
したフラグが、対応するデータの処理を許可していると
きには、その処理を実行するとともに、その実行を終了
したとき、そのフラグをリセットする。フラグ〜の
すべてがリセットされているときには、ＤＳＰはスリー
プ状態に入る。
態を付与する。 【解決手段】 フレーム期間ＴFごとに、複数のデータ
を受信する。ＤＳＰは、受信したデータに対して処理を
行うとき、フレーム期間ＴFごとに、データのそれぞれ
に対応したフラグ〜をチェックする。そのチェック
したフラグが、対応するデータの処理を許可していると
きには、その処理を実行するとともに、その実行を終了
したとき、そのフラグをリセットする。フラグ〜の
すべてがリセットされているときには、ＤＳＰはスリー
プ状態に入る。
Description
【０００１】
【発明の属する技術分野】この発明は、デジタル放送の
受信機に関する。
受信機に関する。
【０００２】
【従来の技術】ヨーロッパにおいては、デジタル音声放
送としてEureka147規格にしたがったＤＡＢ（登録商
標）が実施されている。このＤＡＢは、複数のデジタル
データに対して各種のエンコード処理が実行されて最終
的にＯＦＤＭ信号とされ、このＯＦＤＭ信号によりメイ
ンのキャリア信号がＤ−ＱＰＳＫ変調されて送信信号が
形成されるものである。なお、デジタルデータとして、
デジタルオーディオデータなどを最大で64チャンネルま
で同時に放送することができる。
送としてEureka147規格にしたがったＤＡＢ（登録商
標）が実施されている。このＤＡＢは、複数のデジタル
データに対して各種のエンコード処理が実行されて最終
的にＯＦＤＭ信号とされ、このＯＦＤＭ信号によりメイ
ンのキャリア信号がＤ−ＱＰＳＫ変調されて送信信号が
形成されるものである。なお、デジタルデータとして、
デジタルオーディオデータなどを最大で64チャンネルま
で同時に放送することができる。
【０００３】図３は、そのＯＦＤＭ信号の時間軸上の構
成を示すもので、このＯＦＤＭ信号は複数のフレームに
より構成され、各フレームは（ｍ＋１）個のシンボルか
ら構成される。この場合、ＤＡＢには４つの送信モード
があるが、例えば、モードIIの場合、フレームの時間長
ＴFは24ミリ秒であり、シンボルの数（ｍ＋１）は76で
ある。
成を示すもので、このＯＦＤＭ信号は複数のフレームに
より構成され、各フレームは（ｍ＋１）個のシンボルか
ら構成される。この場合、ＤＡＢには４つの送信モード
があるが、例えば、モードIIの場合、フレームの時間長
ＴFは24ミリ秒であり、シンボルの数（ｍ＋１）は76で
ある。
【０００４】そして、各フレームは、シンボルを単位と
して、同期チャンネルSCと、高速情報チャンネルFIC
と、メインサービスチャンネルMSCとに分割されてい
る。この場合、同期チャンネルSCは、受信機においてフ
レーム同期やＡＦＣなどの処理に使用されるもので、２
シンボルから構成され、その第１シンボルはヌルシンボ
ルNULLとされ、第２シンボルは位相基準用のシンボルTF
PRとされている。
して、同期チャンネルSCと、高速情報チャンネルFIC
と、メインサービスチャンネルMSCとに分割されてい
る。この場合、同期チャンネルSCは、受信機においてフ
レーム同期やＡＦＣなどの処理に使用されるもので、２
シンボルから構成され、その第１シンボルはヌルシンボ
ルNULLとされ、第２シンボルは位相基準用のシンボルTF
PRとされている。
【０００５】また、高速情報チャンネルFICは、メイン
サービスチャンネルMSCに関するデータなどを提供する
ためのもので、時間、日付、タイプ、データ配列、トラ
フィック・メッセージ制御などのデータが配置されてい
る。さらに、メインサービスチャンネルMSCには、メイ
ンのデータであるデジタルオーディオデータや各種のデ
ジタルデータが配置されている。
サービスチャンネルMSCに関するデータなどを提供する
ためのもので、時間、日付、タイプ、データ配列、トラ
フィック・メッセージ制御などのデータが配置されてい
る。さらに、メインサービスチャンネルMSCには、メイ
ンのデータであるデジタルオーディオデータや各種のデ
ジタルデータが配置されている。
【０００６】
【発明が解決しようとする課題】ところで、ＤＡＢの受
信機においては、送信側の信号処理に対応して、直交復
調、ＦＦＴ、ＯＦＤＭ復調、デインターリーブ、エラー
訂正、Ｄ／Ａ変換などの信号処理が必要となる。そし
て、これらの信号処理のうちのいくつかは、一般にＤＳ
Ｐが実行するようにされている。そして、ＤＳＰは、Ｄ
ＡＢの受信中は常に動作状態にあり、スリープ状態（ア
イドル状態）に入ることはない。
信機においては、送信側の信号処理に対応して、直交復
調、ＦＦＴ、ＯＦＤＭ復調、デインターリーブ、エラー
訂正、Ｄ／Ａ変換などの信号処理が必要となる。そし
て、これらの信号処理のうちのいくつかは、一般にＤＳ
Ｐが実行するようにされている。そして、ＤＳＰは、Ｄ
ＡＢの受信中は常に動作状態にあり、スリープ状態（ア
イドル状態）に入ることはない。
【０００７】この発明は、このような点にかんがみ、Ｄ
ＳＢのデータを処理するＤＳＰがスリープ状態に入るこ
とを可能とし、そのスリープ状態により電力の消費を低
減させようとするものである。
ＳＢのデータを処理するＤＳＰがスリープ状態に入るこ
とを可能とし、そのスリープ状態により電力の消費を低
減させようとするものである。
【０００８】
【課題を解決するための手段】このため、この発明にお
いては、フレーム期間ごとに、複数種類のデータを受信
するとともに、プログラマブル演算ユニットが、受信し
た上記複数種類のデータに対してそれぞれ処理を行う場
合において、上記プログラマブル演算ユニットは、上記
フレーム期間ごとに、上記複数種類のデータのそれぞれ
に対応したフラグをチェックし、そのチェックしたフラ
グが、対応するデータの処理を許可しているときには、
その処理を実行するとともに、その実行を終了したと
き、そのフラグをリセットし、上記フラグのすべてがリ
セットされているときには、スリープ状態に入るように
したデジタル放送の受信機とするものである。したがっ
て、フレーム期間ごとに、その終了時点付近にスリープ
期間が形成される。
いては、フレーム期間ごとに、複数種類のデータを受信
するとともに、プログラマブル演算ユニットが、受信し
た上記複数種類のデータに対してそれぞれ処理を行う場
合において、上記プログラマブル演算ユニットは、上記
フレーム期間ごとに、上記複数種類のデータのそれぞれ
に対応したフラグをチェックし、そのチェックしたフラ
グが、対応するデータの処理を許可しているときには、
その処理を実行するとともに、その実行を終了したと
き、そのフラグをリセットし、上記フラグのすべてがリ
セットされているときには、スリープ状態に入るように
したデジタル放送の受信機とするものである。したがっ
て、フレーム期間ごとに、その終了時点付近にスリープ
期間が形成される。
【０００９】
【発明の実施の形態】図１において、符号１０はＤＡＢ
を受信するためのチューナ回路、符号２０はＩＣ、符号
４０はシステム制御用のマイクロコンピュータを示す。
を受信するためのチューナ回路、符号２０はＩＣ、符号
４０はシステム制御用のマイクロコンピュータを示す。
【００１０】この場合、チューナ回路１０は、スーパー
ヘテロダイン方式およびシンセサイザ方式に構成され、
アンテナ１１の受信した放送波信号のうち、目的とする
放送波信号を中間周波信号（中間周波数は、例えば3.07
2ＭHz）に周波数変換してＩＣ２０に供給するものであ
る。
ヘテロダイン方式およびシンセサイザ方式に構成され、
アンテナ１１の受信した放送波信号のうち、目的とする
放送波信号を中間周波信号（中間周波数は、例えば3.07
2ＭHz）に周波数変換してＩＣ２０に供給するものであ
る。
【００１１】また、ＩＣ２０は、これに供給された中間
周波信号から目的とする番組のオーディオ信号を取り出
すためのものであり、鎖線で囲った回路２１〜３７が１
チップＩＣ化されている。さらに、マイクロコンピュー
タ４０は、ＩＣ２０に接続されるとともに、各種の操作
キー（操作スイッチ）４１が接続されている。
周波信号から目的とする番組のオーディオ信号を取り出
すためのものであり、鎖線で囲った回路２１〜３７が１
チップＩＣ化されている。さらに、マイクロコンピュー
タ４０は、ＩＣ２０に接続されるとともに、各種の操作
キー（操作スイッチ）４１が接続されている。
【００１２】そして、ＩＣ２０においては、チューナ回
路１０からの中間周波信号がＡ／Ｄコンバータ回路２１
に供給されてデジタル信号とされ、このデジタル信号が
直交復調回路２２に供給されて同相成分および直交成分
（実軸成分および虚軸成分）のデータが復調される。そ
して、これらデータがＦＦＴ回路２３において複素フー
リエ変換されてシンボルごとに周波数成分が出力され、
その出力がビタビデコーダ回路２４に供給されてデイン
ターリーブおよびエラー訂正が行われるとともに、番組
の選択が行われて目的とする番組のデジタルオーディオ
データが選択される。
路１０からの中間周波信号がＡ／Ｄコンバータ回路２１
に供給されてデジタル信号とされ、このデジタル信号が
直交復調回路２２に供給されて同相成分および直交成分
（実軸成分および虚軸成分）のデータが復調される。そ
して、これらデータがＦＦＴ回路２３において複素フー
リエ変換されてシンボルごとに周波数成分が出力され、
その出力がビタビデコーダ回路２４に供給されてデイン
ターリーブおよびエラー訂正が行われるとともに、番組
の選択が行われて目的とする番組のデジタルオーディオ
データが選択される。
【００１３】続いて、この選択された番組のデジタルオ
ーディオデータが、バッファ回路２５を通じてメインバ
ス３１に供給される。この場合、メインバス３１には、
メインバスコントローラ３２が接続される。このメイン
バスコントローラ３２は、メインバス３１と、このメイ
ンバス３１に接続されている回路との間のデータの流れ
を制御するとともに、後述する回路３５、３６およびマ
イクロコンピュータ４０との間でデータのアクセスを行
うためのものである。そして、今の場合、バッファ回路
２５からメインバス３１に供給されたデジタルオーディ
オデータは、さらに、ＤＳＰ２６に供給される。
ーディオデータが、バッファ回路２５を通じてメインバ
ス３１に供給される。この場合、メインバス３１には、
メインバスコントローラ３２が接続される。このメイン
バスコントローラ３２は、メインバス３１と、このメイ
ンバス３１に接続されている回路との間のデータの流れ
を制御するとともに、後述する回路３５、３６およびマ
イクロコンピュータ４０との間でデータのアクセスを行
うためのものである。そして、今の場合、バッファ回路
２５からメインバス３１に供給されたデジタルオーディ
オデータは、さらに、ＤＳＰ２６に供給される。
【００１４】このＤＳＰ２６は、ＣＰＵ２６１と、この
ＣＰＵ２６１の実行するプログラムおよびデータがロー
ドされるメモリ２６２と、外部に対してデータのアクセ
スを行うためのＵＡＲＴ２６３と、パワーマネジメント
回路２６４とを有する。なお、ＣＰＵ２６１は、算術演
算（乗算を含まない）および論理演算を実行するＡＬＵ
と、積和演算を実行するＭＡＣとを有する。
ＣＰＵ２６１の実行するプログラムおよびデータがロー
ドされるメモリ２６２と、外部に対してデータのアクセ
スを行うためのＵＡＲＴ２６３と、パワーマネジメント
回路２６４とを有する。なお、ＣＰＵ２６１は、算術演
算（乗算を含まない）および論理演算を実行するＡＬＵ
と、積和演算を実行するＭＡＣとを有する。
【００１５】そして、ＤＳＰ２６は、これにデジタルオ
ーディオデータが供給されると、ＭＰＥＧオーディオの
デコード処理を実行し、したがって、ＤＳＰ２６からは
データ伸長されたもとのデジタルオーディオデータが出
力される。
ーディオデータが供給されると、ＭＰＥＧオーディオの
デコード処理を実行し、したがって、ＤＳＰ２６からは
データ伸長されたもとのデジタルオーディオデータが出
力される。
【００１６】そして、このデジタルオーディオデータ
が、ＤＳＰ２６からメインバス３１を通じ、さらに、バ
ッファ回路２７を通じてＤ／Ａコンバータ回路２８に供
給され、アナログオーディオ信号ＡL、ＡRにＤ／Ａ変換
され、これら信号ＡL、ＡRが端子２９Ａに取り出され
る。また、バッファ回路２７に供給されたデジタルオー
ディオデータが、シリアルデジタル出力ＤL/Rとして端
子２９Ｄに取り出される。
が、ＤＳＰ２６からメインバス３１を通じ、さらに、バ
ッファ回路２７を通じてＤ／Ａコンバータ回路２８に供
給され、アナログオーディオ信号ＡL、ＡRにＤ／Ａ変換
され、これら信号ＡL、ＡRが端子２９Ａに取り出され
る。また、バッファ回路２７に供給されたデジタルオー
ディオデータが、シリアルデジタル出力ＤL/Rとして端
子２９Ｄに取り出される。
【００１７】さらに、ビタビデコーダ回路２４の出力の
一部が、ＲＤＩ回路３３を通じてマイクロコンピュータ
４０に供給される。
一部が、ＲＤＩ回路３３を通じてマイクロコンピュータ
４０に供給される。
【００１８】また、直交復調回路２２の出力が同期回路
３４に供給され、その出力がメインバス３１を通じてＤ
ＳＰに供給されるとともに、ＦＦＴ回路２３から得られ
る位相基準用シンボルTFPR（図３参照）の情報が、メイ
ンバス３１を通じてＤＳＰ２６に供給され、基準用シン
ボルTFPRとの相関を取ることにより、中間周波信号の時
間軸方向および周波数軸方向のオフセットΔｔ、Δｆが
計算される。
３４に供給され、その出力がメインバス３１を通じてＤ
ＳＰに供給されるとともに、ＦＦＴ回路２３から得られ
る位相基準用シンボルTFPR（図３参照）の情報が、メイ
ンバス３１を通じてＤＳＰ２６に供給され、基準用シン
ボルTFPRとの相関を取ることにより、中間周波信号の時
間軸方向および周波数軸方向のオフセットΔｔ、Δｆが
計算される。
【００１９】そして、この算出されたオフセットΔｔ、
Δｆにより中間周波信号の同期処理が実行される。すな
わち、ＶＣＸＯ３５の発振信号がクロックジェネレータ
３６に供給されて各種のクロックが形成され、これらク
ロックがそれぞれの回路に供給される。そして、このと
き、時間軸方向のオフセットΔｔを示すデータが、ＤＳ
Ｐ２６からメインバスコントローラ３２を通じてＶＣＸ
Ｏ３５に制御信号として供給され、中間周波信号の時間
軸方向のオフセットエラーが補正される。
Δｆにより中間周波信号の同期処理が実行される。すな
わち、ＶＣＸＯ３５の発振信号がクロックジェネレータ
３６に供給されて各種のクロックが形成され、これらク
ロックがそれぞれの回路に供給される。そして、このと
き、時間軸方向のオフセットΔｔを示すデータが、ＤＳ
Ｐ２６からメインバスコントローラ３２を通じてＶＣＸ
Ｏ３５に制御信号として供給され、中間周波信号の時間
軸方向のオフセットエラーが補正される。
【００２０】さらに、時間軸方向のオフセットΔｆを示
すデータが、ＤＳＰ２６からメインバス３１を通じて直
交復調回路２２に供給されて中間周波信号の周波数オフ
セットが補正され、ＡＦＣが行われる。
すデータが、ＤＳＰ２６からメインバス３１を通じて直
交復調回路２２に供給されて中間周波信号の周波数オフ
セットが補正され、ＡＦＣが行われる。
【００２１】なお、メインバス３１には、ワークエリア
用のＲＡＭ３７が接続される。また、インターフェイス
回路３４とマイクロコンピュータ４０との間で、各種の
データがアクセスされる。例えば、キー４１により受信
周波数の変更を伴う操作を行ったときには、マイクロコ
ンピュータ４０からメインバスコントローラ３２を通じ
てチューナ回路１０に所定のデータが供給され、受信周
波数が変更される。
用のＲＡＭ３７が接続される。また、インターフェイス
回路３４とマイクロコンピュータ４０との間で、各種の
データがアクセスされる。例えば、キー４１により受信
周波数の変更を伴う操作を行ったときには、マイクロコ
ンピュータ４０からメインバスコントローラ３２を通じ
てチューナ回路１０に所定のデータが供給され、受信周
波数が変更される。
【００２２】ところで、ＯＦＤＭ信号は、上述のように
フレーム期間ＴFを繰り返しの単位期間としているの
で、ＤＳＰ２６は、１フレーム期間ＴFごとに同じ処理
を繰り返すことになる。そこで、この発明においては、
受信したデジタルデータを得るための処理にＤＳＰ２６
が関与するとき、ＤＳＰ２６が、例えば図２に示すよう
なタイミングでそれぞれの処理を実行するようにされ
る。
フレーム期間ＴFを繰り返しの単位期間としているの
で、ＤＳＰ２６は、１フレーム期間ＴFごとに同じ処理
を繰り返すことになる。そこで、この発明においては、
受信したデジタルデータを得るための処理にＤＳＰ２６
が関与するとき、ＤＳＰ２６が、例えば図２に示すよう
なタイミングでそれぞれの処理を実行するようにされ
る。
【００２３】すなわち、ビタビデコーダ回路２４から出
力されるデジタルオーディオデータは、いったんバッフ
ァ回路２５に蓄積されていく。そして、時点ｔ0に、Ｏ
ＦＤＭ信号の第（ｎ−１）番目のフレームが終了する
と、このとき、その第（ｎ−１）番目のフレームにおけ
る１フレーム分のデジタルオーディオデータがバッファ
回路２５に蓄積されたことになる。そこで、このデジタ
ルオーディオデータの１フレーム分の蓄積の終了を示す
フラグが、バッファ回路２５により時点ｔ0にセット
される。
力されるデジタルオーディオデータは、いったんバッフ
ァ回路２５に蓄積されていく。そして、時点ｔ0に、Ｏ
ＦＤＭ信号の第（ｎ−１）番目のフレームが終了する
と、このとき、その第（ｎ−１）番目のフレームにおけ
る１フレーム分のデジタルオーディオデータがバッファ
回路２５に蓄積されたことになる。そこで、このデジタ
ルオーディオデータの１フレーム分の蓄積の終了を示す
フラグが、バッファ回路２５により時点ｔ0にセット
される。
【００２４】そして、時点ｔ0から次の第ｎ番目のフレ
ームがスタートするが、この第ｎ番目のフレームがスタ
ートすると、ヌルシンボルNullのデータ、位相基準用シ
ンボルTFPRのデータおよびＡＦＣを実行するためのデー
タが、ＦＦＴ回路２３および同期回路３４の入力バッフ
ァに蓄積されていき、この蓄積が終了すると、この終了
を示すフラグがセットされる。
ームがスタートするが、この第ｎ番目のフレームがスタ
ートすると、ヌルシンボルNullのデータ、位相基準用シ
ンボルTFPRのデータおよびＡＦＣを実行するためのデー
タが、ＦＦＴ回路２３および同期回路３４の入力バッフ
ァに蓄積されていき、この蓄積が終了すると、この終了
を示すフラグがセットされる。
【００２５】さらに、高速情報チャンネルFICの期間に
は、そのデータが、ビタビデコーダ回路２４からメイン
バス３１を通じてメインバスコントローラ３２の入力バ
ッファに蓄積されていき、高速情報チャンネルFICの終
了するとき、そのデータの蓄積も終了するので、この終
了を示すフラグがセットされる。また、ＲＤＩのデー
タが、ビタビデコーダ回路２４からＲＤＩ回路３３の入
力バッファに蓄積されていき、その蓄積が終了すると、
このデータの蓄積の終了を示すフラグがセットされ
る。
は、そのデータが、ビタビデコーダ回路２４からメイン
バス３１を通じてメインバスコントローラ３２の入力バ
ッファに蓄積されていき、高速情報チャンネルFICの終
了するとき、そのデータの蓄積も終了するので、この終
了を示すフラグがセットされる。また、ＲＤＩのデー
タが、ビタビデコーダ回路２４からＲＤＩ回路３３の入
力バッファに蓄積されていき、その蓄積が終了すると、
このデータの蓄積の終了を示すフラグがセットされ
る。
【００２６】こうして、フレーム期間ＴFごとに、それ
ぞれのデータの蓄積が実行されるとともに、その蓄積が
終了したとき、フラグ〜のうち、対応するフラグが
セットされる。なお、フラグ〜のセットは、そのフ
ラグが対応するデータを蓄積する入力バッファにより実
行されるとともに、そのフラグ〜の状態は、信号ラ
イン（図示せず）を通じてＤＳＰ２６に直接通知され
る。
ぞれのデータの蓄積が実行されるとともに、その蓄積が
終了したとき、フラグ〜のうち、対応するフラグが
セットされる。なお、フラグ〜のセットは、そのフ
ラグが対応するデータを蓄積する入力バッファにより実
行されるとともに、そのフラグ〜の状態は、信号ラ
イン（図示せず）を通じてＤＳＰ２６に直接通知され
る。
【００２７】一方、ＤＳＰ２６は、後述から明らかにな
るが、第ｎ番目のフレームの開始時点ｔ0になるまで、
スリープ状態にある。しかし、時点ｔ0にフラグがセ
ットされると、これによりＤＳＰ２６はスリープ状態か
らノーマル状態に復帰し、この時点ｔ0に蓄積を終了し
た１フレーム分のデジタルオーディオデータのデコード
を開始する。なお、このデコードにより得られたデジタ
ルオーディオデータは、上記のようにバッファ回路２７
に順次供給される。また、バッファ回路２７は、これに
供給されたデジタルオーディオデータを、本来の正しい
データ速度（サンプリング周期）で出力する。
るが、第ｎ番目のフレームの開始時点ｔ0になるまで、
スリープ状態にある。しかし、時点ｔ0にフラグがセ
ットされると、これによりＤＳＰ２６はスリープ状態か
らノーマル状態に復帰し、この時点ｔ0に蓄積を終了し
た１フレーム分のデジタルオーディオデータのデコード
を開始する。なお、このデコードにより得られたデジタ
ルオーディオデータは、上記のようにバッファ回路２７
に順次供給される。また、バッファ回路２７は、これに
供給されたデジタルオーディオデータを、本来の正しい
データ速度（サンプリング周期）で出力する。
【００２８】そして、ＤＳＰ２６は、時点ｔ1にそのデ
ジタルオーディオデータのデコードを終了すると、フラ
グをリセットし、続いてフラグ〜をチェックす
る。すると、図２においては、時点ｔ1にはフラグが
セットされているので、上述のように、ＤＳＰ２６は、
このフラグが対応しているデータ、すなわち、ＦＦＴ
回路２３および同期回路３４の入力バッファに蓄積され
ているデータにより、中間周波信号の時間軸方向および
周波数軸方向のオフセットΔｔ、Δｆを計算し、この計
算結果によりそのオフセットΔｔ、Δｆを補正する。
ジタルオーディオデータのデコードを終了すると、フラ
グをリセットし、続いてフラグ〜をチェックす
る。すると、図２においては、時点ｔ1にはフラグが
セットされているので、上述のように、ＤＳＰ２６は、
このフラグが対応しているデータ、すなわち、ＦＦＴ
回路２３および同期回路３４の入力バッファに蓄積され
ているデータにより、中間周波信号の時間軸方向および
周波数軸方向のオフセットΔｔ、Δｆを計算し、この計
算結果によりそのオフセットΔｔ、Δｆを補正する。
【００２９】そして、ＤＳＰ２６は、時点ｔ2に同期処
理を終了すると、フラグをリセットし、次に残るフラ
グ、をチェックする。すると、図２においては、時
点ｔ2にはフラグがセットされているので、ＤＳＰ２
６は、このフラグが対応しているデータ、すなわち、
メインバスコントローラ３２の入力バッファに蓄積され
ているデータにより高速情報チャンネルFICの解析を実
行する。そして、この解析結果は、メインバス３１およ
びメインバスコントローラ３２を通じてマイクロコンピ
ュータ４０に送る。
理を終了すると、フラグをリセットし、次に残るフラ
グ、をチェックする。すると、図２においては、時
点ｔ2にはフラグがセットされているので、ＤＳＰ２
６は、このフラグが対応しているデータ、すなわち、
メインバスコントローラ３２の入力バッファに蓄積され
ているデータにより高速情報チャンネルFICの解析を実
行する。そして、この解析結果は、メインバス３１およ
びメインバスコントローラ３２を通じてマイクロコンピ
ュータ４０に送る。
【００３０】そして、ＤＳＰ２６は、時点ｔ3に解析処
理を終了すると、フラグをリセットし、次に残るフラ
グをチェックする。すると、図２においては、時点ｔ
3にはフラグがセットされているので、ＤＳＰ２６
は、このフラグが対応しているＲＤＩデータの処理を
実行する。すなわち、ＤＳＰ２６は、ＲＤＩ回路３３の
入力バッファに蓄積されているデータを処理し、その処
理結果をＲＤＩ回路３３を通じてマイクロコンピュータ
４０に送る。
理を終了すると、フラグをリセットし、次に残るフラ
グをチェックする。すると、図２においては、時点ｔ
3にはフラグがセットされているので、ＤＳＰ２６
は、このフラグが対応しているＲＤＩデータの処理を
実行する。すなわち、ＤＳＰ２６は、ＲＤＩ回路３３の
入力バッファに蓄積されているデータを処理し、その処
理結果をＲＤＩ回路３３を通じてマイクロコンピュータ
４０に送る。
【００３１】そして、ＤＳＰ２６は、時点ｔ4にＲＤＩ
データのデータ処理を終了すると、フラグをリセット
し、次に残るフラグをチェックする。すると、図２にお
いては、時点ｔ4にはすべてのフラグ〜がリセット
されているので、すなわち、ＤＳＰ２６が処理すべきデ
ータはすべて処理を終了しているので、ＤＳＰ２６は時
点ｔ4からスリープ状態に入る。
データのデータ処理を終了すると、フラグをリセット
し、次に残るフラグをチェックする。すると、図２にお
いては、時点ｔ4にはすべてのフラグ〜がリセット
されているので、すなわち、ＤＳＰ２６が処理すべきデ
ータはすべて処理を終了しているので、ＤＳＰ２６は時
点ｔ4からスリープ状態に入る。
【００３２】そして、次の第（ｎ＋１）番目のフレーム
の開始時点ｔ5（＝ｔ0）になると、以後、第ｎ番目のフ
レームの開始時点ｔ0以降と同様の処理が実行される。
こうして、第ｎ番目のフレームにおける処理と同様の処
理が、各フレームごとに繰り返される。したがって、Ｄ
ＳＰ２６は、図２に破線で示すように、各フレーム期間
ごとにスリープ期間ｔ4〜ｔ5を持つことになる。
の開始時点ｔ5（＝ｔ0）になると、以後、第ｎ番目のフ
レームの開始時点ｔ0以降と同様の処理が実行される。
こうして、第ｎ番目のフレームにおける処理と同様の処
理が、各フレームごとに繰り返される。したがって、Ｄ
ＳＰ２６は、図２に破線で示すように、各フレーム期間
ごとにスリープ期間ｔ4〜ｔ5を持つことになる。
【００３３】なお、フラグ〜の番号〜は、対応
する処理をＤＳＰ２６が実行するときの優先順位を示す
ものでもある。すなわち、フラグ〜をチェックした
場合に、例えば、フラグ、がセットされているとき
には、フラグに対応するデータの処理を優先して実行
するというように、複数のフラグがセットされていると
きには、フラグ番号〜の小さいフラグに対応するデ
ータの処理が優先して実行される。
する処理をＤＳＰ２６が実行するときの優先順位を示す
ものでもある。すなわち、フラグ〜をチェックした
場合に、例えば、フラグ、がセットされているとき
には、フラグに対応するデータの処理を優先して実行
するというように、複数のフラグがセットされていると
きには、フラグ番号〜の小さいフラグに対応するデ
ータの処理が優先して実行される。
【００３４】こうして、図１の受信機によれば、ＤＳＰ
２６には、フレーム期間ＴFごとにスリープ期間ｔ4〜ｔ
5が用意されるので、そのスリープ状態により電力の消
費を低減させることができる。
２６には、フレーム期間ＴFごとにスリープ期間ｔ4〜ｔ
5が用意されるので、そのスリープ状態により電力の消
費を低減させることができる。
【００３５】しかも、その場合、割り込みなどの機能を
使用しなくても、スリープ状態を作り出すことができる
ので、制御が簡単であり、また、ＤＳＰ２６もハードウ
ェア構成が単純なものでよい。
使用しなくても、スリープ状態を作り出すことができる
ので、制御が簡単であり、また、ＤＳＰ２６もハードウ
ェア構成が単純なものでよい。
【００３６】なお、上述において、チューナ回路１０か
らの中間周波信号を直交復調して同相成分および直交成
分を得、これらをＡ／Ｄ変換してからＦＦＴ回路２３に
供給することもできる。また、上述においては、ＤＡＢ
を受信する受信機の場合であるが、フレーム期間ごと
に、ＤＳＰなどのプログラマブル演算ユニットにより複
数種類の受信データの処理を実行する受信機であれば、
他のＤＳＢを受信する受信機にも、この発明を適用する
ことができる。
らの中間周波信号を直交復調して同相成分および直交成
分を得、これらをＡ／Ｄ変換してからＦＦＴ回路２３に
供給することもできる。また、上述においては、ＤＡＢ
を受信する受信機の場合であるが、フレーム期間ごと
に、ＤＳＰなどのプログラマブル演算ユニットにより複
数種類の受信データの処理を実行する受信機であれば、
他のＤＳＢを受信する受信機にも、この発明を適用する
ことができる。
【００３７】 〔この明細書で使用している略語の一覧〕 Ａ／Ｄ ：Analog to Digital ＡＦＣ ：Automatic Frequency Control ＡＬＵ ：Arithmetic and Logic Unit ＣＰＵ ：Central Processing Unit Ｄ／Ａ ：Digital to Analog Ｄ−ＱＰＳＫ：Differential Quadrature Phase Shift Keying ＤＡＢ ：Digital Audio Broadcasting ＤＳＢ ：Digital Sound Broadcasting ＤＳＰ ：Digital Signal Processor Ｅｕｒｅｋａ：European Research Coordinating Agency ＦＦＴ ：Fast Fourier Transform ＩＣ ：Integrated Circuit ＭＡＣ ：Multiply and Accumulate ＭHz ：MegaHertz ＭＰＥＧ ：Motion Picture Image Coding Experts Group ＯＦＤＭ ：Orthogonal Frequency Division Multiplex ＲＤＩ ：Radio Data Interface ＵＡＲＴ ：Universal Asynchronous Receiver/Transmitter ＶＣＸＯ ：Voltage Controlled Crystal Oscillator
【００３８】
【発明の効果】この発明によれば、ＤＳＰにスリープ期
間を付与することができ、電力の消費を低減させること
ができる。しかも、その場合、割り込みなどの機能を使
用しなくても、スリープ状態を作り出すことができるの
で、制御が簡単であり、また、ＤＳＰもハードウェア構
成が単純なものでよい。
間を付与することができ、電力の消費を低減させること
ができる。しかも、その場合、割り込みなどの機能を使
用しなくても、スリープ状態を作り出すことができるの
で、制御が簡単であり、また、ＤＳＰもハードウェア構
成が単純なものでよい。
【図１】この発明の一形態を示す系統図である。
【図２】この発明の一形態を示すタイミングチャートで
ある。
ある。
【図３】この発明を説明するための図である。
１０…チューナ回路、１１…アンテナ、２０…ＩＣ、２
１…Ａ／Ｄコンバータ回路、２２…直交復調回路、２３
…ＦＦＴ回路、２４…ビタビデコーダ回路、２５…バッ
ファ回路、２６…ＤＳＰ、２７…バッファ回路、２８…
Ｄ／Ａコンバータ回路、２９Ａおよび２９Ｄ…出力端
子、３１…メインバス、３２…メインバスコントロー
ラ、３３…ＲＤＩ回路、３４…同期回路、３５…ＶＣＸ
Ｏ、３６…クロックジェネレータ、３７…ＲＡＭ、４０
…マイクロコンピュータ、４１…操作キー、２６１…Ｃ
ＰＵ、２６２…メモリ、２６３…ＵＡＲＴ、２６４…パ
ワーマネジメント回路
１…Ａ／Ｄコンバータ回路、２２…直交復調回路、２３
…ＦＦＴ回路、２４…ビタビデコーダ回路、２５…バッ
ファ回路、２６…ＤＳＰ、２７…バッファ回路、２８…
Ｄ／Ａコンバータ回路、２９Ａおよび２９Ｄ…出力端
子、３１…メインバス、３２…メインバスコントロー
ラ、３３…ＲＤＩ回路、３４…同期回路、３５…ＶＣＸ
Ｏ、３６…クロックジェネレータ、３７…ＲＡＭ、４０
…マイクロコンピュータ、４１…操作キー、２６１…Ｃ
ＰＵ、２６２…メモリ、２６３…ＵＡＲＴ、２６４…パ
ワーマネジメント回路
Claims (2)
- 【請求項１】フレーム期間ごとに、複数種類のデータを
受信するとともに、プログラマブル演算ユニットが、受
信した上記複数種類のデータに対してそれぞれ処理を行
う場合において、 上記プログラマブル演算ユニットは、 上記フレーム期間ごとに、上記複数種類のデータのそれ
ぞれに対応したフラグをチェックし、 そのチェックしたフラグが、対応するデータの処理を許
可しているときには、その処理を実行するとともに、そ
の実行を終了したとき、そのフラグをリセットし、 上記フラグのすべてがリセットされているときには、ス
リープ状態に入るようにしたデジタル放送の受信機。 - 【請求項２】請求項１に記載の受信機において、 上記フレーム期間ごとに、上記フラグをチェックしたと
きに、複数のフラグが、それぞれに対応するデータの処
理を許可しているときには、あらかじめ与えられている
優先順位にしたがって、上記データの処理を実行するよ
うにしたデジタル放送の受信機。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000116198A JP2001308727A (ja) | 2000-04-18 | 2000-04-18 | デジタル放送の受信機 |
| EP01303476A EP1148652B1 (en) | 2000-04-18 | 2001-04-12 | Digital-signals receiving apparatus |
| DE60115754T DE60115754T2 (de) | 2000-04-18 | 2001-04-12 | Empfangsgerät für digitale Signale |
| US09/835,456 US6492927B2 (en) | 2000-04-18 | 2001-04-16 | Digital-signal receiving apparatus |
| CNB011168978A CN1326341C (zh) | 2000-04-18 | 2001-04-18 | 数字信号接收设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000116198A JP2001308727A (ja) | 2000-04-18 | 2000-04-18 | デジタル放送の受信機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308727A true JP2001308727A (ja) | 2001-11-02 |
Family
ID=18627689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000116198A Pending JP2001308727A (ja) | 2000-04-18 | 2000-04-18 | デジタル放送の受信機 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6492927B2 (ja) |
| EP (1) | EP1148652B1 (ja) |
| JP (1) | JP2001308727A (ja) |
| CN (1) | CN1326341C (ja) |
| DE (1) | DE60115754T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008160844A (ja) * | 2006-12-20 | 2008-07-10 | Icom Inc | 受信機及び受信機を同調する方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10024267A1 (de) * | 2000-05-17 | 2001-11-29 | Bosch Gmbh Robert | Rundfunkempfänger für den Empfang von digitalen Rundfunksignalen und Verfahren zum Empfang von digitalen Rundfunksignalen |
| US7167531B2 (en) * | 2001-09-17 | 2007-01-23 | Digeo, Inc. | System and method for shared decoding using a data replay scheme |
| US7161994B2 (en) | 2001-09-17 | 2007-01-09 | Digeo, Inc. | System and method for shared decoding |
| EP1608094A4 (en) * | 2003-03-10 | 2010-04-28 | Panasonic Corp | OFDM SIGNAL TRANSMISSION METHOD, TRANSMISSION DEVICE, AND RECEPTION DEVICE |
| KR100617128B1 (ko) * | 2004-11-17 | 2006-08-31 | 엘지전자 주식회사 | 디지털 방송 방법 및 장치 |
| KR101087890B1 (ko) * | 2010-01-27 | 2011-11-30 | 엘에스산전 주식회사 | 보호계전기의 입력데이터 처리 장치 및 방법 |
| CN102098512A (zh) * | 2010-12-15 | 2011-06-15 | 中兴通讯股份有限公司 | 一种移动终端及其视频播放的实现方法 |
| JP5786409B2 (ja) * | 2011-03-31 | 2015-09-30 | ソニー株式会社 | 受信装置、受信方法、プログラム、および受信システム |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293586A (en) * | 1988-09-30 | 1994-03-08 | Hitachi, Ltd. | Data processing system for development of outline fonts |
| US5058111A (en) * | 1989-06-19 | 1991-10-15 | Oki Electric Industry Co., Ltd. | Subscriber line interface circuit in a switching system |
| JPH0683578A (ja) * | 1992-03-13 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | 処理システム、及びデータスループット制御方法 |
| US5915214A (en) * | 1995-02-23 | 1999-06-22 | Reece; Richard W. | Mobile communication service provider selection system |
| US5850260A (en) * | 1995-03-08 | 1998-12-15 | Lucent Technologies Inc. | Methods and apparatus for determining a coding rate to transmit a set of symbols |
| JP3424379B2 (ja) * | 1995-03-30 | 2003-07-07 | カシオ計算機株式会社 | 選択呼出受信装置 |
| JP3899675B2 (ja) * | 1998-05-20 | 2007-03-28 | ソニー株式会社 | 放送信号受信装置 |
| US6208247B1 (en) * | 1998-08-18 | 2001-03-27 | Rockwell Science Center, Llc | Wireless integrated sensor network using multiple relayed communications |
-
2000
- 2000-04-18 JP JP2000116198A patent/JP2001308727A/ja active Pending
-
2001
- 2001-04-12 EP EP01303476A patent/EP1148652B1/en not_active Expired - Lifetime
- 2001-04-12 DE DE60115754T patent/DE60115754T2/de not_active Expired - Fee Related
- 2001-04-16 US US09/835,456 patent/US6492927B2/en not_active Expired - Fee Related
- 2001-04-18 CN CNB011168978A patent/CN1326341C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008160844A (ja) * | 2006-12-20 | 2008-07-10 | Icom Inc | 受信機及び受信機を同調する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010032027A1 (en) | 2001-10-18 |
| EP1148652A3 (en) | 2004-01-02 |
| EP1148652B1 (en) | 2005-12-14 |
| CN1326341C (zh) | 2007-07-11 |
| DE60115754D1 (de) | 2006-01-19 |
| US6492927B2 (en) | 2002-12-10 |
| CN1318915A (zh) | 2001-10-24 |
| DE60115754T2 (de) | 2006-08-31 |
| EP1148652A2 (en) | 2001-10-24 |
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