JP2001298086A - 自動配置配線のセル配置方法 - Google Patents
自動配置配線のセル配置方法Info
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Abstract
(57)【要約】
【課題】 ２つの半導体チップを向かい合わせに貼り合
わせた構造を有し、それにより所定の電子回路が構成さ
れる形式の半導体集積回路の形成には適さないという課
題があった。 【解決手段】 半導体集積回路を構成する複数のセル
を、カットラインにより、それを挟んで一方の側に位置
する第１のセル群と他方の側に位置する第２のセル群と
に組み分け、その後、第１及び第２のセル群のいずれか
一方のセル群を第１のチップ用に割り当て、他方のセル
群を第２のチップ用に割り当て、その後、第１及び第２
のセル群のうちいずれか一方のセル群に含まれるセルの
配置を決定し、その後、一方のセル群に含まれるセルの
位置情報、及び一方のセル群に含まれるセルと他方のセ
ル群に含まれるセルとを接続する信号線の数情報に基づ
いて、他方のセル群に含まれるセルの配置を決定する。
わせた構造を有し、それにより所定の電子回路が構成さ
れる形式の半導体集積回路の形成には適さないという課
題があった。 【解決手段】 半導体集積回路を構成する複数のセル
を、カットラインにより、それを挟んで一方の側に位置
する第１のセル群と他方の側に位置する第２のセル群と
に組み分け、その後、第１及び第２のセル群のいずれか
一方のセル群を第１のチップ用に割り当て、他方のセル
群を第２のチップ用に割り当て、その後、第１及び第２
のセル群のうちいずれか一方のセル群に含まれるセルの
配置を決定し、その後、一方のセル群に含まれるセルの
位置情報、及び一方のセル群に含まれるセルと他方のセ
ル群に含まれるセルとを接続する信号線の数情報に基づ
いて、他方のセル群に含まれるセルの配置を決定する。
Description
【０００１】
【発明の属する技術分野】この発明は、２つの半導体チ
ップを向かい合わせに貼り合わせた構造を有し、それに
より所定の電子回路が構成される形式の半導体集積回路
を形成する際に用いる自動配置配線のセル配置方法に関
するものである。
ップを向かい合わせに貼り合わせた構造を有し、それに
より所定の電子回路が構成される形式の半導体集積回路
を形成する際に用いる自動配置配線のセル配置方法に関
するものである。
【０００２】
【従来の技術】半導体集積回路の高集積化に伴い、配線
遅延の影響が大きくなる。０．２５ミクロンルール以降
は、配線遅延がトランジスタ遅延を上回ると指摘されて
いる。配線遅延は配線長の２乗に比例するため、配線長
を小さくすれば、配線遅延が小さくなる。
遅延の影響が大きくなる。０．２５ミクロンルール以降
は、配線遅延がトランジスタ遅延を上回ると指摘されて
いる。配線遅延は配線長の２乗に比例するため、配線長
を小さくすれば、配線遅延が小さくなる。
【０００３】半導体集積回路を形成する際に用いる従来
の自動配置配線では、セルを配置する工程で、ミンカッ
ト（Ｍｉｎ−Ｃｕｔ）法（Melvin A. Breuer, “Min-Cu
t Placement”, Journal of Design Automation & Faul
t Tolerant Computing, vol.1, no.4, p343-362, Oct.
1977 参照)が広く用いられている。
の自動配置配線では、セルを配置する工程で、ミンカッ
ト（Ｍｉｎ−Ｃｕｔ）法（Melvin A. Breuer, “Min-Cu
t Placement”, Journal of Design Automation & Faul
t Tolerant Computing, vol.1, no.4, p343-362, Oct.
1977 参照)が広く用いられている。
【０００４】ミンカット法では、セルの配置領域をカッ
トラインにより順次２分割していく。その際、分割後
に、カットラインを横切る信号線の数が最小になるよう
にセルを配置する。分割後の各領域に複数個のセルが含
まれている場合、分割後の各領域をカットラインにより
さらに２分割する。分割後の一方の領域に複数個のセル
が含まれ、他方の領域に１個のセルが含まれている場
合、一方の領域のみをカットラインによりさらに２分割
する。分割後の各領域に含まれるセルが１個だけの場
合、両領域とも分割を行わない。分割は、分割後の各領
域に含まれるセルの数が１個になるまで行う。すなわ
ち、セルの配置領域を、セルを１個だけ含む最小単位ま
で分割する。ミンカット法により、セル間を接続する信
号線の数が多く、強く結びついたセル同士が近くに配置
され、総配線長が小さくなる。
トラインにより順次２分割していく。その際、分割後
に、カットラインを横切る信号線の数が最小になるよう
にセルを配置する。分割後の各領域に複数個のセルが含
まれている場合、分割後の各領域をカットラインにより
さらに２分割する。分割後の一方の領域に複数個のセル
が含まれ、他方の領域に１個のセルが含まれている場
合、一方の領域のみをカットラインによりさらに２分割
する。分割後の各領域に含まれるセルが１個だけの場
合、両領域とも分割を行わない。分割は、分割後の各領
域に含まれるセルの数が１個になるまで行う。すなわ
ち、セルの配置領域を、セルを１個だけ含む最小単位ま
で分割する。ミンカット法により、セル間を接続する信
号線の数が多く、強く結びついたセル同士が近くに配置
され、総配線長が小さくなる。
【０００５】図５はミンカット法の説明に供する図であ
る。図において、１０１〜１０３はセル、１０４はセル
間を接続する信号線、１０５はセルの配置領域、１０６
は配置領域１０５の最小単位、Ｃ１０１〜Ｃ１０６はカ
ットラインである。
る。図において、１０１〜１０３はセル、１０４はセル
間を接続する信号線、１０５はセルの配置領域、１０６
は配置領域１０５の最小単位、Ｃ１０１〜Ｃ１０６はカ
ットラインである。
【０００６】図５（ａ）はセルの配置領域１０５にセル
１０１〜１０３を含んだすべてのセルが配置されている
状態を示している。図５（ｂ）はセルの配置領域１０５
をカットラインＣ１０１により２分割した状態を示して
いる。図５（ｃ）は図５（ｂ）の２つの領域をカットラ
インＣ１０２により２分割した状態を示している。図５
（ｄ）は図５（ｃ）の上側の２つの領域をカットライン
Ｃ１０３により２分割し、下側の２つの領域をカットラ
インＣ１０４により２分割した状態を示している。図５
（ｅ）は図５（ｄ）の左側の４つの領域をカットライン
Ｃ１０５により２分割し、右側の４つの領域をカットラ
インＣ１０６により２分割し、セルの配置領域１０５を
最小単位１０６まで分割した状態を示している。
１０１〜１０３を含んだすべてのセルが配置されている
状態を示している。図５（ｂ）はセルの配置領域１０５
をカットラインＣ１０１により２分割した状態を示して
いる。図５（ｃ）は図５（ｂ）の２つの領域をカットラ
インＣ１０２により２分割した状態を示している。図５
（ｄ）は図５（ｃ）の上側の２つの領域をカットライン
Ｃ１０３により２分割し、下側の２つの領域をカットラ
インＣ１０４により２分割した状態を示している。図５
（ｅ）は図５（ｄ）の左側の４つの領域をカットライン
Ｃ１０５により２分割し、右側の４つの領域をカットラ
インＣ１０６により２分割し、セルの配置領域１０５を
最小単位１０６まで分割した状態を示している。
【０００７】
【発明が解決しようとする課題】従来の自動配置配線の
セル配置方法は以上のように構成されているので、１つ
の半導体チップで所定の電子回路が構成される構造の半
導体集積回路の形成には適するが、特開平１０−２３３
４１２号公報に示されるような２つの半導体チップを向
かい合わせに貼り合わせた構造を有し、それにより所定
の電子回路が構成される形式の半導体集積回路の形成に
は適さないという課題があった。
セル配置方法は以上のように構成されているので、１つ
の半導体チップで所定の電子回路が構成される構造の半
導体集積回路の形成には適するが、特開平１０−２３３
４１２号公報に示されるような２つの半導体チップを向
かい合わせに貼り合わせた構造を有し、それにより所定
の電子回路が構成される形式の半導体集積回路の形成に
は適さないという課題があった。
【０００８】図６は特開平１０−２３３４１２号公報に
示された半導体集積回路の構造を示す図である。図６
（ａ）は第１の半導体チップの概略的な平面図であり、
図６（ｂ）は第２の半導体チップの概略的な平面図であ
り、図６（ｃ）は第１の半導体チップと第２の半導体チ
ップとを向かい合わせに貼り合わせた状態を示す概略的
な平面図であり、図６（ｄ）は図６（ｃ）中のＸ−Ｘ線
に沿った断面図である。図において、１３は第１の半導
体チップ、１４は第２の半導体チップ、１，２は第１の
半導体チップ１３に形成されたセル、３，４は第２の半
導体チップ１４に形成されたセル、９はセル１中の入出
力ピン、１０はセル２中の入出力ピン、１１はセル３中
の入出力ピン、１２はセル４中の入出力ピン、１５はセ
ル２中の入出力ピン１０とセル４中の入出力ピン１２と
を接続する配線、１６は第１の半導体チップ１３の外周
部に形成されたボンディングパッドである。
示された半導体集積回路の構造を示す図である。図６
（ａ）は第１の半導体チップの概略的な平面図であり、
図６（ｂ）は第２の半導体チップの概略的な平面図であ
り、図６（ｃ）は第１の半導体チップと第２の半導体チ
ップとを向かい合わせに貼り合わせた状態を示す概略的
な平面図であり、図６（ｄ）は図６（ｃ）中のＸ−Ｘ線
に沿った断面図である。図において、１３は第１の半導
体チップ、１４は第２の半導体チップ、１，２は第１の
半導体チップ１３に形成されたセル、３，４は第２の半
導体チップ１４に形成されたセル、９はセル１中の入出
力ピン、１０はセル２中の入出力ピン、１１はセル３中
の入出力ピン、１２はセル４中の入出力ピン、１５はセ
ル２中の入出力ピン１０とセル４中の入出力ピン１２と
を接続する配線、１６は第１の半導体チップ１３の外周
部に形成されたボンディングパッドである。
【０００９】図６に示すように、特開平１０−２３３４
１２号公報に示された半導体集積回路は、セル１及びセ
ル２を含んだ複数のセルから成る第１のセル群が形成さ
れた第１の半導体チップ１３と、セル３及びセル４を含
んだ複数のセルから成る第２のセル群が形成された第２
の半導体チップ１４とを別々に形成した後、第１及び第
２の半導体チップ１３，１４を向かい合わせに貼り合わ
せた構造をしている。また、セル１中の入出力ピン９と
セル３中の入出力ピン１１とが直接接続し、セル２中の
入出力ピン１０とセル４中の入出力ピン１２とが配線１
５により接続して、所定の電子回路が構成されている。
この場合、向かい合わせのセル１及びセル３中の入出力
ピン９及び入出力ピン１１を接続する配線が不要とな
り、また、向かい合わせできなかったセル２及びセル４
中の入出力ピン１０及び入出力ピン１２を接続する配線
１５を短くすることができる。総配線長は、接続する信
号線の数が多いセル同士を向かい合わせて配置する程、
小さくなる。
１２号公報に示された半導体集積回路は、セル１及びセ
ル２を含んだ複数のセルから成る第１のセル群が形成さ
れた第１の半導体チップ１３と、セル３及びセル４を含
んだ複数のセルから成る第２のセル群が形成された第２
の半導体チップ１４とを別々に形成した後、第１及び第
２の半導体チップ１３，１４を向かい合わせに貼り合わ
せた構造をしている。また、セル１中の入出力ピン９と
セル３中の入出力ピン１１とが直接接続し、セル２中の
入出力ピン１０とセル４中の入出力ピン１２とが配線１
５により接続して、所定の電子回路が構成されている。
この場合、向かい合わせのセル１及びセル３中の入出力
ピン９及び入出力ピン１１を接続する配線が不要とな
り、また、向かい合わせできなかったセル２及びセル４
中の入出力ピン１０及び入出力ピン１２を接続する配線
１５を短くすることができる。総配線長は、接続する信
号線の数が多いセル同士を向かい合わせて配置する程、
小さくなる。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、２つの半導体チップを向かい合わ
せに貼り合わせた構造を有し、それにより所定の電子回
路が構成される形式の半導体集積回路を形成する際に用
いる自動配置配線のセル配置方法を得ることを目的とす
る。
めになされたもので、２つの半導体チップを向かい合わ
せに貼り合わせた構造を有し、それにより所定の電子回
路が構成される形式の半導体集積回路を形成する際に用
いる自動配置配線のセル配置方法を得ることを目的とす
る。
【００１１】
【課題を解決するための手段】この発明に係る自動配置
配線のセル配置方法は、半導体集積回路を構成する複数
のセルを、カットラインにより第１のセル群と第２のセ
ル群とに組み分ける組分ステップと、第１及び第２のセ
ル群のうちのいずれか一方のセル群を、第１の半導体チ
ップ用に割り当て、他方のセル群を、第２の半導体チッ
プ用に割り当てる割り当てステップとを有し、組分ステ
ップが、カットラインと交差する、第１のセル群に含ま
れるセルと第２のセル群に含まれるセルとを接続する信
号線の数が最大になるように行うものである。
配線のセル配置方法は、半導体集積回路を構成する複数
のセルを、カットラインにより第１のセル群と第２のセ
ル群とに組み分ける組分ステップと、第１及び第２のセ
ル群のうちのいずれか一方のセル群を、第１の半導体チ
ップ用に割り当て、他方のセル群を、第２の半導体チッ
プ用に割り当てる割り当てステップとを有し、組分ステ
ップが、カットラインと交差する、第１のセル群に含ま
れるセルと第２のセル群に含まれるセルとを接続する信
号線の数が最大になるように行うものである。
【００１２】この発明に係る自動配置配線のセル配置方
法は、割り当てステップの後、第１及び第２のセル群の
うちのいずれか一方のセル群に含まれるセルの配置を決
定する第１の配置決定ステップと、一方のセル群に含ま
れるセルの位置情報、及び一方のセル群に含まれるセル
と他方のセル群に含まれるセルとを接続する信号線の数
情報に基づいて、他方のセル群に含まれるセルの配置を
決定する第２の配置決定ステップとを有するものであ
る。
法は、割り当てステップの後、第１及び第２のセル群の
うちのいずれか一方のセル群に含まれるセルの配置を決
定する第１の配置決定ステップと、一方のセル群に含ま
れるセルの位置情報、及び一方のセル群に含まれるセル
と他方のセル群に含まれるセルとを接続する信号線の数
情報に基づいて、他方のセル群に含まれるセルの配置を
決定する第２の配置決定ステップとを有するものであ
る。
【００１３】この発明に係る自動配置配線のセル配置方
法は、半導体集積回路を構成する複数のセルを、ミンカ
ット法を適用して、カットラインにより２個または３個
のセルを含んだ複数のグループに組み分ける組分ステッ
プと、各グループに含まれるセルを２つに分け、一方の
セルを第１の半導体チップ用に割り当て、他方のセルを
第２の半導体チップ用に割り当てる割り当てステップと
を有するものである。
法は、半導体集積回路を構成する複数のセルを、ミンカ
ット法を適用して、カットラインにより２個または３個
のセルを含んだ複数のグループに組み分ける組分ステッ
プと、各グループに含まれるセルを２つに分け、一方の
セルを第１の半導体チップ用に割り当て、他方のセルを
第２の半導体チップ用に割り当てる割り当てステップと
を有するものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による自
動配置配線のセル配置方法の説明に供する図である。図
において、１〜４はセル、５はセル１及びセル２を含ん
だ複数のセルから成る第１のセル群、６はセル３及びセ
ル４を含んだ複数のセルから成る第２のセル群、７は第
１のセル群５に含まれるセルと第２のセル群６に含まれ
るセルとを接続する信号線、８は同じセル群内に含まれ
るセル間を接続する信号線、９は信号線７に接続するセ
ル１中の入出力ピン、１０は信号線７に接続するセル２
中の入出力ピン、１１は信号線７に接続するセル３中の
入出力ピン、１２は信号線７に接続するセル４中の入出
力ピン、Ｃはカットラインである。なお、符号７，８は
一部省略して付していない部分もある。また、信号線
７，８はその一部分のみを示している場合もある。
説明する。 実施の形態１．図１はこの発明の実施の形態１による自
動配置配線のセル配置方法の説明に供する図である。図
において、１〜４はセル、５はセル１及びセル２を含ん
だ複数のセルから成る第１のセル群、６はセル３及びセ
ル４を含んだ複数のセルから成る第２のセル群、７は第
１のセル群５に含まれるセルと第２のセル群６に含まれ
るセルとを接続する信号線、８は同じセル群内に含まれ
るセル間を接続する信号線、９は信号線７に接続するセ
ル１中の入出力ピン、１０は信号線７に接続するセル２
中の入出力ピン、１１は信号線７に接続するセル３中の
入出力ピン、１２は信号線７に接続するセル４中の入出
力ピン、Ｃはカットラインである。なお、符号７，８は
一部省略して付していない部分もある。また、信号線
７，８はその一部分のみを示している場合もある。
【００１５】図２はこの発明の実施の形態１による自動
配置配線のセル配置方法を示すフローチャートである。
先ず、半導体集積回路を構成する複数のセルを、カット
ラインにより、それを挟んで一方の側に位置する第１の
セル群と他方の側に位置する第２のセル群とに組み分け
る（ステップＳＴ１１）。この場合、カットラインと交
差する、第１のセル群に含まれるセルと第２のセル群に
含まれるセルとを接続する信号線の数が最大になるよう
に組み分ける。例えば、図１に示すように、セル１及び
セル２を含んだ複数のセルから成る第１のセル群５と、
セル３及びセル４を含んだ複数のセルから成る第２のセ
ル群６とに組み分ける。
配置配線のセル配置方法を示すフローチャートである。
先ず、半導体集積回路を構成する複数のセルを、カット
ラインにより、それを挟んで一方の側に位置する第１の
セル群と他方の側に位置する第２のセル群とに組み分け
る（ステップＳＴ１１）。この場合、カットラインと交
差する、第１のセル群に含まれるセルと第２のセル群に
含まれるセルとを接続する信号線の数が最大になるよう
に組み分ける。例えば、図１に示すように、セル１及び
セル２を含んだ複数のセルから成る第１のセル群５と、
セル３及びセル４を含んだ複数のセルから成る第２のセ
ル群６とに組み分ける。
【００１６】その後、第１及び第２のセル群のいずれか
一方のセル群を第１のチップ用に割り当て、他方のセル
群を第２のチップ用に割り当てる（ステップＳＴ１
２）。
一方のセル群を第１のチップ用に割り当て、他方のセル
群を第２のチップ用に割り当てる（ステップＳＴ１
２）。
【００１７】その後、第１及び第２のセル群のうちいず
れか一方のセル群に含まれるセルの配置を決定する（ス
テップＳＴ１３）。この場合、一方のセル群に含まれる
セルを、例えば、上述したミンカット法を用いて配置す
るが、この方法に限らない。
れか一方のセル群に含まれるセルの配置を決定する（ス
テップＳＴ１３）。この場合、一方のセル群に含まれる
セルを、例えば、上述したミンカット法を用いて配置す
るが、この方法に限らない。
【００１８】その後、ステップＳＴ１３で決定した一方
のセル群に含まれるセルの位置情報、及び一方のセル群
に含まれるセルと他方のセル群に含まれるセルとを接続
する信号線の数情報に基づいて、他方のセル群に含まれ
るセルの配置を決定する（ステップＳＴ１４）。信号線
の数情報とは、例えば、一方のセル群に含まれる一つの
セルと他方のセル群に含まれる一つのセルとを接続する
信号線の数を、一方のセル群に含まれるすべてのセルと
他方のセル群に含まれるすべてのセルとの間の関係につ
いて求めたものであり、一方のセル群にｎ個のセルが含
まれ、他方のセル群にｍ個のセルが含まれている場合、
信号線の数情報は、ｎ×ｍ個の情報からなる。この場
合、他方のセル群に含まれるセルを、接続する信号線の
数が多い一方のセル群に含まれるセルと直接接続するよ
うに配置するか、あるいは接続する信号線の数が多い一
方のセル群に含まれるセルの近くに位置するように配置
する。
のセル群に含まれるセルの位置情報、及び一方のセル群
に含まれるセルと他方のセル群に含まれるセルとを接続
する信号線の数情報に基づいて、他方のセル群に含まれ
るセルの配置を決定する（ステップＳＴ１４）。信号線
の数情報とは、例えば、一方のセル群に含まれる一つの
セルと他方のセル群に含まれる一つのセルとを接続する
信号線の数を、一方のセル群に含まれるすべてのセルと
他方のセル群に含まれるすべてのセルとの間の関係につ
いて求めたものであり、一方のセル群にｎ個のセルが含
まれ、他方のセル群にｍ個のセルが含まれている場合、
信号線の数情報は、ｎ×ｍ個の情報からなる。この場
合、他方のセル群に含まれるセルを、接続する信号線の
数が多い一方のセル群に含まれるセルと直接接続するよ
うに配置するか、あるいは接続する信号線の数が多い一
方のセル群に含まれるセルの近くに位置するように配置
する。
【００１９】以上のように、この実施の形態１によれ
ば、半導体集積回路を構成する複数のセルを、カットラ
インと交差する信号線の数が最大となるように、第１の
セル群と第２のセル群とに組み分け、一方のセル群を第
１のチップ用に割り当て、他方のセル群を第２のチップ
用に割り当てるので、２つの半導体チップを向かい合わ
せに貼り合わせた構造を有し、それにより所定の電子回
路が構成される形式の半導体集積回路を形成する際に用
いる自動配置配線のセル配置方法に適用することができ
る効果が得られる。
ば、半導体集積回路を構成する複数のセルを、カットラ
インと交差する信号線の数が最大となるように、第１の
セル群と第２のセル群とに組み分け、一方のセル群を第
１のチップ用に割り当て、他方のセル群を第２のチップ
用に割り当てるので、２つの半導体チップを向かい合わ
せに貼り合わせた構造を有し、それにより所定の電子回
路が構成される形式の半導体集積回路を形成する際に用
いる自動配置配線のセル配置方法に適用することができ
る効果が得られる。
【００２０】また、実施の形態１の自動配置配線のセル
配置方法を適用した場合、第１及び第２の半導体チップ
上の配線数が少なく、第１及び第２の半導体チップ間の
信号経路の多い半導体集積回路が得られる。
配置方法を適用した場合、第１及び第２の半導体チップ
上の配線数が少なく、第１及び第２の半導体チップ間の
信号経路の多い半導体集積回路が得られる。
【００２１】実施の形態２．図３はこの発明の実施の形
態２による自動配置配線のセル配置方法の説明に供する
図である。図において、２１はセルの配置領域、２２は
配置領域２１の分割後の領域、２３は同じ領域２２に含
まれるセル間を接続する信号線、２４は異なる領域２２
に含まれるセル間を接続する信号線、Ｃ１〜Ｃ６はカッ
トラインである。その他は図１で同一符号を付して示し
たものと同一あるいは同等である。
態２による自動配置配線のセル配置方法の説明に供する
図である。図において、２１はセルの配置領域、２２は
配置領域２１の分割後の領域、２３は同じ領域２２に含
まれるセル間を接続する信号線、２４は異なる領域２２
に含まれるセル間を接続する信号線、Ｃ１〜Ｃ６はカッ
トラインである。その他は図１で同一符号を付して示し
たものと同一あるいは同等である。
【００２２】図４はこの発明の実施の形態２による自動
配置配線のセル配置方法を示すフローチャートである。
先ず、半導体集積回路を構成する複数のセルを、ミンカ
ット法を適用して、カットラインにより、２個または３
個のセルを含んだ複数のグループに組み分ける（ステッ
プＳＴ２１）。すなわち、セルの配置領域を、ミンカッ
ト法を適用して、分割後の各領域に含まれるセルの数が
２個または３個になるまで分割する。例えば、図３に示
すように、セル１とセル３とを同一グループに組み分
け、セル２とセル４とを同一グループに組み分ける。こ
の場合、ミンカット法を適用しているため、半導体集積
回路を構成する複数のセルは、カットラインを横切る信
号線の数が最小になるように配置される。すなわち、接
続する信号線が多いセル同士が同一グループ内に配置さ
れる。
配置配線のセル配置方法を示すフローチャートである。
先ず、半導体集積回路を構成する複数のセルを、ミンカ
ット法を適用して、カットラインにより、２個または３
個のセルを含んだ複数のグループに組み分ける（ステッ
プＳＴ２１）。すなわち、セルの配置領域を、ミンカッ
ト法を適用して、分割後の各領域に含まれるセルの数が
２個または３個になるまで分割する。例えば、図３に示
すように、セル１とセル３とを同一グループに組み分
け、セル２とセル４とを同一グループに組み分ける。こ
の場合、ミンカット法を適用しているため、半導体集積
回路を構成する複数のセルは、カットラインを横切る信
号線の数が最小になるように配置される。すなわち、接
続する信号線が多いセル同士が同一グループ内に配置さ
れる。
【００２３】その後、各グループに含まれるセルを２つ
に分け、一方のセルを第１の半導体チップ用に割り当
て、他方のセルを第２の半導体チップ用に割り当てる
（ステップＳＴ２２）。例えば、図３中のセル１とセル
２を第１の半導体チップ用に割り当て、セル３とセル４
を第２の半導体チップ用に割り当てる。この場合、同一
グループに含まれる一方のセルと他方のセルとが直接接
続するように配置されるか、あるいは一方のセルと他方
のセルとが近くに位置するように配置される。
に分け、一方のセルを第１の半導体チップ用に割り当
て、他方のセルを第２の半導体チップ用に割り当てる
（ステップＳＴ２２）。例えば、図３中のセル１とセル
２を第１の半導体チップ用に割り当て、セル３とセル４
を第２の半導体チップ用に割り当てる。この場合、同一
グループに含まれる一方のセルと他方のセルとが直接接
続するように配置されるか、あるいは一方のセルと他方
のセルとが近くに位置するように配置される。
【００２４】以上のように、この実施の形態２によれ
ば、半導体集積回路を構成する複数のセルを、ミンカッ
ト法を適用して２個または３個のセルを含んだ複数のグ
ループに組み分け、各グループに含まれるセルを、第１
の半導体チップ用と第２の半導体チップ用とに割り当て
るので、２つの半導体チップを向かい合わせに貼り合わ
せた構造を有し、それにより所定の電子回路が構成され
る形式の半導体集積回路を形成する際に用いる自動配置
配線のセル配置方法に適用することができる効果が得ら
れる。
ば、半導体集積回路を構成する複数のセルを、ミンカッ
ト法を適用して２個または３個のセルを含んだ複数のグ
ループに組み分け、各グループに含まれるセルを、第１
の半導体チップ用と第２の半導体チップ用とに割り当て
るので、２つの半導体チップを向かい合わせに貼り合わ
せた構造を有し、それにより所定の電子回路が構成され
る形式の半導体集積回路を形成する際に用いる自動配置
配線のセル配置方法に適用することができる効果が得ら
れる。
【００２５】実施の形態２の自動配置配線のセル配置方
法を適用した場合、第１及び第２の半導体チップ上の配
線数が少なく、第１及び第２の半導体チップ間の信号経
路の多い半導体集積回路が得られる。
法を適用した場合、第１及び第２の半導体チップ上の配
線数が少なく、第１及び第２の半導体チップ間の信号経
路の多い半導体集積回路が得られる。
【００２６】なお、上述した実施の形態１及び２では、
必要に応じて、配線長が短くなるように、セルの座標や
方向を調整する。
必要に応じて、配線長が短くなるように、セルの座標や
方向を調整する。
【００２７】
【発明の効果】以上のように、この発明によれば、半導
体集積回路を構成する複数のセルを、カットラインによ
り第１のセル群と第２のセル群とに組み分ける組分ステ
ップと、第１及び第２のセル群のうちのいずれか一方の
セル群を、第１の半導体チップ用に割り当て、他方のセ
ル群を、第２の半導体チップ用に割り当てる割り当てス
テップとを有し、組分ステップが、カットラインと交差
する、第１のセル群に含まれるセルと第２のセル群に含
まれるセルとを接続する信号線の数が最大になるように
行うように構成したので、２つの半導体チップを向かい
合わせに貼り合わせた構造を有し、それにより所定の電
子回路が構成される形式の半導体集積回路を形成する際
に用いる自動配置配線のセル配置方法に適用することが
できる効果がある。
体集積回路を構成する複数のセルを、カットラインによ
り第１のセル群と第２のセル群とに組み分ける組分ステ
ップと、第１及び第２のセル群のうちのいずれか一方の
セル群を、第１の半導体チップ用に割り当て、他方のセ
ル群を、第２の半導体チップ用に割り当てる割り当てス
テップとを有し、組分ステップが、カットラインと交差
する、第１のセル群に含まれるセルと第２のセル群に含
まれるセルとを接続する信号線の数が最大になるように
行うように構成したので、２つの半導体チップを向かい
合わせに貼り合わせた構造を有し、それにより所定の電
子回路が構成される形式の半導体集積回路を形成する際
に用いる自動配置配線のセル配置方法に適用することが
できる効果がある。
【００２８】この発明によれば、半導体集積回路を構成
する複数のセルを、ミンカット法を適用して、カットラ
インにより２個または３個のセルを含んだ複数のグルー
プに組み分ける組分ステップと、各グループに含まれる
セルを２つに分け、一方のセルを第１の半導体チップ用
に割り当て、他方のセルを第２の半導体チップ用に割り
当てる割り当てステップとを有するように構成したの
で、２つの半導体チップを向かい合わせに貼り合わせた
構造を有し、それにより所定の電子回路が構成される形
式の半導体集積回路を形成する際に用いる自動配置配線
のセル配置方法に適用することができる効果がある。
する複数のセルを、ミンカット法を適用して、カットラ
インにより２個または３個のセルを含んだ複数のグルー
プに組み分ける組分ステップと、各グループに含まれる
セルを２つに分け、一方のセルを第１の半導体チップ用
に割り当て、他方のセルを第２の半導体チップ用に割り
当てる割り当てステップとを有するように構成したの
で、２つの半導体チップを向かい合わせに貼り合わせた
構造を有し、それにより所定の電子回路が構成される形
式の半導体集積回路を形成する際に用いる自動配置配線
のセル配置方法に適用することができる効果がある。
【図１】 この発明の実施の形態１による自動配置配線
のセル配置方法の説明に供する図である。
のセル配置方法の説明に供する図である。
【図２】 この発明の実施の形態１による自動配置配線
のセル配置方法を示すフローチャートである。
のセル配置方法を示すフローチャートである。
【図３】 この発明の実施の形態２による自動配置配線
のセル配置方法の説明に供する図である。
のセル配置方法の説明に供する図である。
【図４】 この発明の実施の形態２による自動配置配線
のセル配置方法を示すフローチャートである。
のセル配置方法を示すフローチャートである。
【図５】 ミンカット法の説明に供する図である。
【図６】 特開平１０−２３３４１２号公報に示された
半導体集積回路の構造を示す図である。
半導体集積回路の構造を示す図である。
１〜４ セル、５ 第１のセル群、６ 第２のセル群、
７，８ 信号線、９〜１２ 入出力ピン、２１ 配置領
域、２２ 領域、２３，２４ 信号線、Ｃ，Ｃ１〜Ｃ６
カットライン。
７，８ 信号線、９〜１２ 入出力ピン、２１ 配置領
域、２２ 領域、２３，２４ 信号線、Ｃ，Ｃ１〜Ｃ６
カットライン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｈ０１Ｌ 27/00 ３０１
Claims (3)
- 【請求項１】 第１の半導体チップと第２の半導体チッ
プとを備え、該第１及び第２の半導体チップを向かい合
わせに貼り合わせた構造を有し、それにより所定の電子
回路が構成される形式の半導体集積回路を形成する際に
用いる自動配置配線のセル配置方法において、 上記半導体集積回路を構成する複数のセルを、カットラ
インにより第１のセル群と第２のセル群とに組み分ける
組分ステップと、 上記第１及び第２のセル群のうちのいずれか一方のセル
群を、上記第１の半導体チップ用に割り当て、他方のセ
ル群を、上記第２の半導体チップ用に割り当てる割り当
てステップとを有し、 上記組分ステップは、上記カットラインと交差する、上
記第１のセル群に含まれるセルと上記第２のセル群に含
まれるセルとを接続する信号線の数が最大になるように
行うことを特徴とする自動配置配線のセル配置方法。 - 【請求項２】 割り当てステップの後、第１及び第２の
セル群のうちのいずれか一方のセル群に含まれるセルの
配置を決定する第１の配置決定ステップと、 上記一方のセル群に含まれるセルの位置情報、及び上記
一方のセル群に含まれるセルと他方のセル群に含まれる
セルとを接続する信号線の数情報に基づいて、上記他方
のセル群に含まれるセルの配置を決定する第２の配置決
定ステップとを有することを特徴とする請求項１記載の
自動配置配線のセル配置方法。 - 【請求項３】 第１の半導体チップと第２の半導体チッ
プとを備え、該第１及び第２の半導体チップを向かい合
わせに貼り合わせた構造を有し、それにより所定の電子
回路が構成される形式の半導体集積回路を形成する際に
用いる自動配置配線のセル配置方法において、 上記半導体集積回路を構成する複数のセルを、ミンカッ
ト法を適用して、カットラインにより２個または３個の
セルを含んだ複数のグループに組み分ける組分ステップ
と、 各グループに含まれるセルを２つに分け、一方のセルを
上記第１の半導体チップ用に割り当て、他方のセルを上
記第２の半導体チップ用に割り当てる割り当てステップ
とを有することを特徴とする自動配置配線のセル配置方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000112349A JP2001298086A (ja) | 2000-04-13 | 2000-04-13 | 自動配置配線のセル配置方法 |
| US09/677,771 US6560760B1 (en) | 2000-04-13 | 2000-10-03 | Automatic cell placement method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000112349A JP2001298086A (ja) | 2000-04-13 | 2000-04-13 | 自動配置配線のセル配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001298086A true JP2001298086A (ja) | 2001-10-26 |
Family
ID=18624537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000112349A Pending JP2001298086A (ja) | 2000-04-13 | 2000-04-13 | 自動配置配線のセル配置方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6560760B1 (ja) |
| JP (1) | JP2001298086A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248757B2 (en) | 2003-12-15 | 2007-07-24 | Canon Kabushiki Kaisha | Method, device and computer program for designing a circuit having electric wires and optical connections |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6708238B1 (en) * | 2001-01-19 | 2004-03-16 | Sun Microsystems, Inc. | Input/output cell with a programmable delay element |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6074430A (en) * | 1996-10-21 | 2000-06-13 | Kabushiki Kaisha Toshiba | Automatic cell placing method |
| JP3880676B2 (ja) | 1997-02-21 | 2007-02-14 | 株式会社ルネサステクノロジ | 集積回路装置 |
-
2000
- 2000-04-13 JP JP2000112349A patent/JP2001298086A/ja active Pending
- 2000-10-03 US US09/677,771 patent/US6560760B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248757B2 (en) | 2003-12-15 | 2007-07-24 | Canon Kabushiki Kaisha | Method, device and computer program for designing a circuit having electric wires and optical connections |
Also Published As
| Publication number | Publication date |
|---|---|
| US6560760B1 (en) | 2003-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |