JP2001285267A - 位相調整回路 - Google Patents
位相調整回路Info
- Publication number
- JP2001285267A JP2001285267A JP2000097349A JP2000097349A JP2001285267A JP 2001285267 A JP2001285267 A JP 2001285267A JP 2000097349 A JP2000097349 A JP 2000097349A JP 2000097349 A JP2000097349 A JP 2000097349A JP 2001285267 A JP2001285267 A JP 2001285267A
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- JP
- Japan
- Prior art keywords
- clock
- phase
- phase adjustment
- input
- adjustment circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 位相調整回路において、温度特性によってバ
ラツキが生じることなく、安定して位相調整を行位相調
整を提供する。 【解決手段】 クロック生成部２で、メインクロック１
０から１／２てい倍手段で１／２てい倍したクロック１
２と、その反転であるクロック１３と、クロック１２と
メインクロック１０を反転したクロック１１の積である
クロック１４と、クロック１１とクロック１３の積であ
るクロック１５の、立ちあがりが１／４クロック差であ
る４つのクロックを生成し、それらクロックを用いて位
相調整部１にて位相を調整し、同期した出力信号２５、
３５を得る．
ラツキが生じることなく、安定して位相調整を行位相調
整を提供する。 【解決手段】 クロック生成部２で、メインクロック１
０から１／２てい倍手段で１／２てい倍したクロック１
２と、その反転であるクロック１３と、クロック１２と
メインクロック１０を反転したクロック１１の積である
クロック１４と、クロック１１とクロック１３の積であ
るクロック１５の、立ちあがりが１／４クロック差であ
る４つのクロックを生成し、それらクロックを用いて位
相調整部１にて位相を調整し、同期した出力信号２５、
３５を得る．
Description
【０００１】
【発明の属する技術分野】本発明は、入出力データの同
期をとる同期装置に関し、特にデータの位相を調整して
ラッチする位相調整回路に関する。
期をとる同期装置に関し、特にデータの位相を調整して
ラッチする位相調整回路に関する。
【０００２】
【従来の技術】従来の位相調整回路においては、図４の
ブロック図に示すような複数の入力データの位相調整を
行ってデータ出力する位相調整回路があった。
ブロック図に示すような複数の入力データの位相調整を
行ってデータ出力する位相調整回路があった。
【０００３】図４において、入力端子４１から入力され
た第一アナログ信号は、遅延器４２でサンプリング周期
内の位相が調整されて、ＡＤコンバータ４３で第一デジ
タル信号に変換されて、その第一デジタル信号がシフト
レジスタ４４でラッチされる。
た第一アナログ信号は、遅延器４２でサンプリング周期
内の位相が調整されて、ＡＤコンバータ４３で第一デジ
タル信号に変換されて、その第一デジタル信号がシフト
レジスタ４４でラッチされる。
【０００４】また入力端子５１から入力された第一アナ
ログ信号は、遅延器５２でサンプリング周期内の位相が
調整されて、ＡＤコンバータ５３で第一デジタル信号に
変換されて、その第一デジタル信号がシフトレジスタ５
４でラッチされる。
ログ信号は、遅延器５２でサンプリング周期内の位相が
調整されて、ＡＤコンバータ５３で第一デジタル信号に
変換されて、その第一デジタル信号がシフトレジスタ５
４でラッチされる。
【０００５】そしてシフトレジスタ４４内のそれそれの
シフト位置の出力値から一つを選択する段数選択手段４
５と、シフトレジスタ５４内のそれそれのシフト位置の
出力値から一つを選択する段数選択手段５５とを備え
る。
シフト位置の出力値から一つを選択する段数選択手段４
５と、シフトレジスタ５４内のそれそれのシフト位置の
出力値から一つを選択する段数選択手段５５とを備え
る。
【０００６】したがって遅延器４２および遅延器５２
で、サンプリング周期内の位相が調整されるので、段数
選択手段４５と段数選択手段５５から出力されるデジタ
ルデータが、サンプリング周期内の位相が調整された出
力となる。
で、サンプリング周期内の位相が調整されるので、段数
選択手段４５と段数選択手段５５から出力されるデジタ
ルデータが、サンプリング周期内の位相が調整された出
力となる。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
位相調整回路においては、位相調整の精度を高めるため
に、遅延器における遅延量の温度特性などによるバラツ
キを抑えて、より安定した遅延器とする必要があった。
位相調整回路においては、位相調整の精度を高めるため
に、遅延器における遅延量の温度特性などによるバラツ
キを抑えて、より安定した遅延器とする必要があった。
【０００８】本発明は、上記従来の問題を解決し、精度
の高い位相調整を行うことができる位相調整回路を提供
する。
の高い位相調整を行うことができる位相調整回路を提供
する。
【０００９】
【課題を解決するための手段】本発明の位相調整回路
は、第一クロックの位相を反転した第二クロックを生成
する第一クロック反転手段と、前記第一クロックを二分
の一倍にてい倍した第三クロックおよび、前記第三クロ
ックの位相を反転した第四クロックを生成する第一クロ
ックてい倍手段と、前記第二クロックと前記第三クロッ
クの論理積をとった第五クロックを生成する第五クロッ
ク生成手段と、前記第二クロックと前記第四クロックの
論理積をとった第六クロックを生成する第六クロック生
成手段と、前記第三クロックと前記第四クロックと前記
第五クロックと前記第六クロックの一つを選択するクロ
ック選択手段とを備えた構成とした。
は、第一クロックの位相を反転した第二クロックを生成
する第一クロック反転手段と、前記第一クロックを二分
の一倍にてい倍した第三クロックおよび、前記第三クロ
ックの位相を反転した第四クロックを生成する第一クロ
ックてい倍手段と、前記第二クロックと前記第三クロッ
クの論理積をとった第五クロックを生成する第五クロッ
ク生成手段と、前記第二クロックと前記第四クロックの
論理積をとった第六クロックを生成する第六クロック生
成手段と、前記第三クロックと前記第四クロックと前記
第五クロックと前記第六クロックの一つを選択するクロ
ック選択手段とを備えた構成とした。
【００１０】したがって、サンプリング周期の四分の１
ごとに位相が異なる複数のクロックでデータをラッチす
ることで、精度の高い位相調整を行うことができる。
ごとに位相が異なる複数のクロックでデータをラッチす
ることで、精度の高い位相調整を行うことができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。
て、図面を用いて説明する。
【００１２】図１は本発明の実施の形態の位相調整回路
のブロック図であり、図２は位相調整回路で生成される
クロックの位相を示すタイミング図であり、図３は位相
調整された出力信号の位相を示すタイミング図である。
のブロック図であり、図２は位相調整回路で生成される
クロックの位相を示すタイミング図であり、図３は位相
調整された出力信号の位相を示すタイミング図である。
【００１３】図１における位相調整回路は、位相を調整
するためのクロックを生成するクロック生成部１と、入
力信号の位相を調整する位相調整部２で構成される。
するためのクロックを生成するクロック生成部１と、入
力信号の位相を調整する位相調整部２で構成される。
【００１４】クロック生成部１では、１／２てい倍手段
１０１から、メインクロック１０を１／２にてい倍した
クロック１２と、クロック１２が反転したクロック１３
が出力される。また反転手段１０２から図２に示すよう
に、メインクロック１０を反転させたクロック１１が出
力される。そして論理積手段１０３から、クロック１１
とクロック１２の論理積であるクロック１４が出力さ
れ、論理積手段１０４から、クロック１１とクロック１
３の論理積であるクロック１５が出力される。したがっ
てクロック１２〜１５のクロックは、図２に示すよう
に、互いに１／４周期ずれた立ちあがり信号を生じるク
ロックとなる。
１０１から、メインクロック１０を１／２にてい倍した
クロック１２と、クロック１２が反転したクロック１３
が出力される。また反転手段１０２から図２に示すよう
に、メインクロック１０を反転させたクロック１１が出
力される。そして論理積手段１０３から、クロック１１
とクロック１２の論理積であるクロック１４が出力さ
れ、論理積手段１０４から、クロック１１とクロック１
３の論理積であるクロック１５が出力される。したがっ
てクロック１２〜１５のクロックは、図２に示すよう
に、互いに１／４周期ずれた立ちあがり信号を生じるク
ロックとなる。
【００１５】そして選択手段１０５から、クロック１２
〜１５のうち選択された一つがクロック１６として出力
される。
〜１５のうち選択された一つがクロック１６として出力
される。
【００１６】また位相調整部２では、入力端子２００に
入力される入力信号２１が、ＡＤコンバータ２０１でデ
ジタルデータに変換されてシフトレジスタ２０２に入力
される。ここでシフトレジスタ２０２は複数のラッチ回
路などで構成されるものであり、入力されたデジタルデ
ータを、入力クロックに同期してシフトするものであ
る。そしてシフトレジスタ２０２でシフトされている各
シフトデータが選択手段２０３に入力され、そのシフト
データのうち選択された一つが選択手段２０３からデジ
タルデータ２５として出力される。
入力される入力信号２１が、ＡＤコンバータ２０１でデ
ジタルデータに変換されてシフトレジスタ２０２に入力
される。ここでシフトレジスタ２０２は複数のラッチ回
路などで構成されるものであり、入力されたデジタルデ
ータを、入力クロックに同期してシフトするものであ
る。そしてシフトレジスタ２０２でシフトされている各
シフトデータが選択手段２０３に入力され、そのシフト
データのうち選択された一つが選択手段２０３からデジ
タルデータ２５として出力される。
【００１７】同様に入力端子３００に入力される入力信
号３１が、ＡＤコンバータ３０１でデジタルデータに変
換されてシフトレジスタ３０２に入力される。そしてシ
フトレジスタ３０２でシフトされた各データが選択手段
３０３に入力され、そのシフトデータのうち選択された
一つが選択手段３０３からデジタルデータ３５として出
力される。
号３１が、ＡＤコンバータ３０１でデジタルデータに変
換されてシフトレジスタ３０２に入力される。そしてシ
フトレジスタ３０２でシフトされた各データが選択手段
３０３に入力され、そのシフトデータのうち選択された
一つが選択手段３０３からデジタルデータ３５として出
力される。
【００１８】ここで、ＡＤコンバータ２０１、シフトレ
ジスタ２０２、およびシフトレジスタ３０２は、クロッ
ク１２の立ち上がり信号のタイミングで動作する。そし
てＡＤコンバータ３０１はクロック１６の立ち上がり信
号のタイミングで動作する。
ジスタ２０２、およびシフトレジスタ３０２は、クロッ
ク１２の立ち上がり信号のタイミングで動作する。そし
てＡＤコンバータ３０１はクロック１６の立ち上がり信
号のタイミングで動作する。
【００１９】したがって上記の位相調整回路に例えば入
力信号２１と入力信号３１の位相差が１．２５クロック
差である場合、図３に示すように、デジタルデータ２５
とデジタルデータ３５を同じ位相に調整して出力するこ
とができる。
力信号２１と入力信号３１の位相差が１．２５クロック
差である場合、図３に示すように、デジタルデータ２５
とデジタルデータ３５を同じ位相に調整して出力するこ
とができる。
【００２０】
【発明の効果】以上に説明したように、本発明の位相調
整回路は、入力信号の位相を調整して出力することがで
きる。
整回路は、入力信号の位相を調整して出力することがで
きる。
【図１】本発明の実施の形態の位相調整回路のブロック
図
図
【図２】本発明の実施の形態の位相調整回路で生成され
るクロックのタイミング図
るクロックのタイミング図
【図３】本発明の実施の形態の位相調整回路で出力され
る出力信号のタイミング図
る出力信号のタイミング図
【図４】従来の位相調整回路のブロック図
１ クロック生成部 ２ 位相調整部 １０〜１６ クロック ２１ 入力信号 ２５ デジタルデータ ３１ 入力信号 ３５ デジタルデータ １０１ １／２てい倍手段 １０２ 反転手段 １０３、１０４ 論理積手段 １０５ 選択手段 ２０１ ＡＤコンバータ ２０２ シフトレジスタ ２０３ 選択手段 ３０１ ＡＤコンバータ ３０２ シフトレジスタ ３０３ 選択手段
Claims (1)
- 【請求項１】 第一クロックの位相を反転した第二クロ
ックを生成する第一クロック反転手段と、前記第一クロ
ックを二分の一倍にてい倍した第三クロックおよび、前
記第三クロックの位相を反転した第四クロックを生成す
る第一クロックてい倍手段と、前記第二クロックと前記
第三クロックの論理積をとった第五クロックを生成する
第五クロック生成手段と、前記第二クロックと前記第四
クロックの論理積をとった第六クロックを生成する第六
クロック生成手段と、前記第三クロックと前記第四クロ
ックと前記第五クロックと前記第六クロックの一つを選
択するクロック選択手段とを備え、前記クロック選択手
段で選択されたクロックでデータをラッチすることを特
徴とする位相調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000097349A JP2001285267A (ja) | 2000-03-31 | 2000-03-31 | 位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000097349A JP2001285267A (ja) | 2000-03-31 | 2000-03-31 | 位相調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001285267A true JP2001285267A (ja) | 2001-10-12 |
Family
ID=18611982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000097349A Pending JP2001285267A (ja) | 2000-03-31 | 2000-03-31 | 位相調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001285267A (ja) |
-
2000
- 2000-03-31 JP JP2000097349A patent/JP2001285267A/ja active Pending
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