JP2001284541A

JP2001284541A - 半導体装置及びその製造方法

Info

Publication number: JP2001284541A
Application number: JP2000094891A
Authority: JP
Inventors: Katsuaki Natori; 克晃名取; Koji Yamakawa; 晃司山川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-30
Filing date: 2000-03-30
Publication date: 2001-10-12
Anticipated expiration: 2020-03-30
Also published as: JP4167792B2

Abstract

(57)【要約】【課題】キャパシタ電極としてＳＲＯを電極の少なく
とも一方に用い、ＳＲＯ中のアモルファス層の成分を減
らすことにより強誘電体膜の結晶性を向上させて高い誘
電特性のキャパシタを有する半導体装置を提供する。【解決手段】本発明は、強誘電体キャパシタＣの電極１
０、１２の少なくとも一部にＳｒＲｕＯ₃（ＳＲＯ）を
用い、このＳＲＯのＲｕ／Ｓｒ比（原子）を１．０１〜
１．１０の範囲にする。このような構成のＳＲＯを用い
ることによりその結晶性を向上させることが可能にな
り、その結果誘電特性の優れた強誘電体膜１１が得られ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＺＴ、ＳＢＴ等
の強誘電体を用いた半導体記憶装置に係り、特に不揮発
性メモリのキャパシタ電極に関するものである。

【０００２】

【従来の技術】半導体メモリの高集積化に伴って、その
中で電荷を蓄積する役割を果たすキャパシタの微細化が
進んできている。例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ
ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）の高集積
化においては、メモリ容量が３年で４倍のスピードで高
密度化しており、ギガビットの容量のものが開発されて
いる。半導体メモリの高集積化と共にそこに組み込まれ
ているキャパシタの安定した特性が必要である。

【０００３】近年、強誘電体膜をキャパシタ誘電体とし
て利用した不揮発性メモリである強誘電体メモリ（ＦＲ
ＡＭ：ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡ
ｃｃｅｓｓＭｅｍｏｒｙ）の開発が進んでいる。ＦＲ
ＡＭは、ＤＲＡＭのキャパシタ部分を強誘電体で置き換
えたもので、以下のような特徴を持ち、次世代メモリと
して期待されている。書き込み、消去が高速であり、
セルを小型化することでＤＲＡＭなみの１００ｎｓ以下
の書き込み時間が可能、不揮発性メモリであり、ＳＲ
ＡＭと異なり電源が不必要、書き換え可能回数が大き
く、強誘電体材料（ＰＺＴ、ＳＢＴ等）、電極材料（Ｉ
ｒＯ_X、ＲｕＯ_X、ＳｒＲｕＯ₃等）を工夫することに
より１０¹²回以上が可能、高密度高集積化ができ、Ｄ
ＲＡＭと同等の集積度が得られる、内部の書き込み電
圧を２Ｖ程度とすることができ、低消費電力、フラッ
シュメモリと異なりビット書き換え、ランダムアクセス
が可能、などの特徴を有している。これらの利点を利用
して、電子機器の製造プロセスのモニタ用ＴＡＧ、ＲＦ
ＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉ
ｆｉｃａｔｉｏｎ）システム、携帯端末機器等の多分野
の応用が実用化や検討がされている。

【０００４】ＦＲＡＭではキャパシタ部分にＰＺＴ（Ｐ
ｂ（Ｚｒ_xＴｉ_1-x）Ｏ₃）、ＢＩＴ（Ｂｉ₄Ｔｉ₃Ｏ
₁₂）、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）などの強誘電体
膜を使用する。いずれも酸素八面体を基本構造とするペ
ロブスカイト構造を基本とした結晶構造を持っている。
現在ＤＲＡＭ用キャパシタ材料として検討されている常
誘電体ＢＳＴも同様である。次に、強誘電体キャパシタ
の構造及びその作成方法を説明する。強誘電体は、自発
分極をもち、その自発分極が電界により向きを反転する
ことが可能である。自発分極は、電界を印加しない状態
でも分極値を有し（残留分極、その値（分極の向き）が
電界を０とする前の状態に依存する。ヒステリシス曲線
において、分極０となるときの電界値を抗電界という。
印加する電界の向きで＋、−の電荷を結晶表面に誘起さ
せることができ、この状態をメモリ素子の０、１に対応
させている。ＦＲＡＭは、ＤＲＡＭと同じ１Ｔ／１Ｃ
（１トランジスタ／１キャパシタ）の構造をとることが
できるが、現状では信頼性を向上させるために２Ｔ／２
Ｃ構造のものが採用されている。

【０００５】電子部品に使用する強誘電体膜を形成する
プロセスをＰＺＴ強誘電体膜を用いたＦＲＡＭを例にし
て説明する。トランジスタを形成するプロセスを経たシ
リコン半導体基板に絶縁膜を形成し、下地電極として１
５０ｎｍ厚のＰｔ電極をＤＣマグネトロンスパッタによ
り形成する。Ｐｔは、酸化膜と密着性が良好ではないた
め、接合層としてＴｉ（２０ｎｍ厚）をＰｔ成膜前に連
続スパッタリングにて形成する。次に、下地電極上にＰ
ＺＴ膜をＲＦマグネトロンスパッタにより形成する。基
板温度は室温で成膜する。１２インチ径のセラミックＰ
ＺＴターゲットに対して、１．０−１．５ｋＷでスパッ
タリングを行う。スパッタリングガスは、Ａｒで０．５
−２．０Ｐａの圧力範囲で成膜する。約５分間のスパッ
タリング時間で２５０−３００ｎｍの膜厚のＰＺＴアル
モファス膜が得られる。ＰＺＴ成膜前に約１時間のプレ
スパッタリングを成膜するスパッタリング条件で行う。
アモルファス状態のＰＺＴ膜は、ＲＴＡ（Ｒａｐｉｄ
ＴｈｅｒｍａｌＡｎｎｅａｌ）プロセスによりペロブ
スカイト相に結晶化する。６００℃以上、数秒で結晶化
が可能である。管状炉などでも結晶化できるが、ＲＴＡ
の方がサーマルバジェットが小さく下地電極、電極とＰ
ＺＴ膜の拡散、反応を抑えることができるので界面の平
滑性には適する。

【０００６】また、ＰＺＴの結晶化には異相として非強
誘電相のパイロクロア型酸化物があるが、この相は結晶
化の昇温速度を小さくした場合やＺｒ／Ｔｉ比が大きい
場合に形成され易い。パイロクロア相が第２相としてで
きた場合には、分極量が小さくなるだけでなく、ＰＺＴ
膜の信頼性にも影響を及ぼす可能性がある。結晶化した
ＰＺＴ膜に関して、さらに上部電極であるＰｔ膜をＤＣ
マグネトロンスパッタにより形成してキャパシタ構造を
形成する。上部電極パターンは、ＲＩＥ（Ｒｅａｃｔｉ
ｖｅＩｏｎＥｔｃｈｉｎｇ）装置を用いて、Ａｒと
弗化炭素系のガス中でエッチングを行い微細パターンを
形成する。電極との密着性を向上させるために６００℃
で酸素中１時間のアニール処理を行う。このようにして
形成されたＰＺＴ膜は、Ｐｂ_1.15-1.20Ｌａ_0.05（Ｚｒ
_0.4Ｔｉ_0.6）Ｏ₃の膜組成を持ち、スパッタリング時
のスパッタリング電力とガス圧を変えることによってＰ
ｂ量を１０％以内の範囲で変化させることができる。上
部電極もしくは下部電極を構成する材料には、電極の少
なくとも一部にＳｒＲｕＯ₃（ＳＲＯと略称される）を
用いることができる。

【０００７】

【発明が解決しようとする課題】従来、電極の少なくと
も一部にＳＲＯを用いるＰＺＴ等の強誘電体キャパシタ
を作成する場合、ＳＲＯを加熱スパッタリング（５００
℃）で形成するかもしくは室温成膜を行ってからＲＴＡ
による結晶化処理を施すことにより電極を形成してい
る。この電極のＳＲＯ中には多くのアモルファス相を含
んでいる。このアモルファス相は、ＰＺＴが相互拡散を
起こしてリークの原因になったり、ＳＲＯ上に形成され
たＰＺＴの結晶化を阻害したりするためにＰＺＴ本来の
特性が得られず高い残留分極が得られないという問題が
あった。本発明は、このような事情によりなされたもの
であり、キャパシタ電極としてＳＲＯを電極の少なくと
も一方に用い、ＳＲＯ中のアモルファス層の成分を減ら
すことにより強誘電体膜の結晶性を向上させて高い誘電
特性を示すキャパシタを有する半導体装置及びその製造
方法を提供する。

【０００８】

【課題を解決するための手段】本発明は、強誘電体キャ
パシタの電極の少なくとも一部にＳｒＲｕＯ₃（ＳＲ
Ｏ）を用い、このＳＲＯのＲｕ／Ｓｒ比（原子）を１．
０１〜１．１０の範囲にすることを特徴としている。こ
のような構成のＳＲＯを用いることによりその結晶性を
向上させることが可能になり、その結果誘電特性の優れ
た強誘電体キャパシタが得られる。すなわち、本発明の
半導体装置は、トランジスタが形成された半導体基板
と、前記半導体基板上に絶縁膜を介して形成され、下部
電極、誘電体膜及び上部電極から構成されたキャパシタ
とを具備し、前記キャパシタを構成する電極の内少なく
とも前記下部電極は、ＳｒＲｕＯ₃から構成され、Ｒｕ
／Ｓｒ比が１．０１〜１．１０の範囲にあることを特徴
としている。前記誘電体膜は、Ｐｂ又はＢｉを含んでい
るようにしても良い。前記誘電体膜は、Ｔｉ又はＴａを
含んでいるようにしても良い。前記誘電体膜は、Ｐｂ
（Ｔｉ_x，Ｚｒ_1-x）Ｏ₃もしくはＳＢＴからなる強誘
電体膜であるようにしても良い。

【０００９】本発明の半導体装置の製造方法は、トラン
ジスタが形成された半導体基板上の絶縁膜の上に下部電
極をスパッタリングにより形成する工程と、前記下部電
極上にアモルファス状の強誘電体膜を堆積させる工程
と、前記強誘電体膜を加熱処理して結晶化する工程と、
前記結晶化された強誘電体膜上に上部電極を形成する工
程とを具備し、前記下部電極のスパッタリング時におい
て、前記半導体基板温度及び雰囲気ガスのＡｒ／Ｏ₂比
を調整して、前記下部電極を構成するＳｒＲｕＯ ₃のＲ
ｕ／Ｓｒ比が１．０１〜１．１０の範囲にあるようにす
ることを特徴としている。前記ＳｒＲｕＯ₃は、成膜
後、前記強誘電体膜を堆積させる前に、結晶化処理を施
すようにしても良い。

【００１０】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図３、図６を参照し
て第１の実施例を説明する。スパッタリング法でＳＲＯ
の成膜を行うと、スパッタリング時の基板温度及びＡｒ
／Ｏ₂の流量比によりＲｕ／Ｓｒ比が１．５から０．５
の範囲で変化する。これらの所定のＲｕ／Ｓｒ比を有す
る膜を６００℃、Ｎ₂中、５分の条件で熱処理を行い結
晶化する。この結晶化したＳＲＯ膜のＲｕ／Ｓｒ比とＳ
ＲＯ（１１０）強度の関係を図１に示す。縦軸は、ＸＲ
Ｄ強度（ＣＰＳ）、横軸は、Ｒｕ／Ｓｒ比である。Ｒｕ
／Ｓｒ比が１．０１を超えるとＸＲＤ強度が強くなるこ
とが示されている。ＸＲＤ強度はＲｕ／Ｓｒ比が１．１
がピークでそこから次第に低下していく。ＸＲＤ強度が
強い部分は、ＳＲＯ中の過剰なＳｒＯがＳＲＯの結晶化
を阻害して膜中のアモルファス層が多い所であることを
示している。

【００１１】次に、これらのＳＲＯを下部電極とし、こ
の上にＰＺＴ膜を１５０ｎｍ成膜し、さらに、上部電極
としてＳＲＯを５０ｎｍ成膜したキャパシタ構造でのＲ
ｕ／Ｓｒ比とＳＲＯ上に成膜したＰＺＴ膜の残留分極と
の関係を図２に示す。縦軸は、残留分極（μＣ／ｃ
ｍ²）、横軸は、Ｒｕ／Ｓｒ比である。この関係におい
てもＲｕ／Ｓｒ比が１．０を超えると残留分極が大きく
なっているが、これはＳＲＯの結晶性がＰＺＴ膜の結晶
性に大きく影響するためと考えられる。次に、この構造
でＲｕ／Ｓｒ比とＰＺＴ膜のリーク電流密度との関係を
図３に示す。縦軸は、リーク電流密度（Ａ／ｃｍ²）、
横軸は、Ｒｕ／Ｓｒ比である。Ｒｕ／Ｓｒ比が１．１を
超えるとＰＺＴ膜中のＰｂとＳＲＯ中の過剰なＲｕが反
応することによりリーク電流が大きくなることがわか
る。以上をまとめると、下部電極としてＳＲＯを用いる
ＰＺＴキャパシタではＲｕ／Ｓｒ比を１．０１〜１．１
０の範囲にすることによりリーク電流が低く高い残留分
極が得られることがわかる。この現象はＰＺＴ以外のＳ
ＢＴ等の酸化物強誘電体膜又はＢＳＴ、Ｔａ₂Ｏ₅等の
誘電体膜に対して起こることが確認されている。図６
は、所定のＲｕ／Ｓｒ比を得るための成膜条件を説明す
る特性図である。縦軸は、Ｒｕ／Ｓｒ比であり、横軸
は、成膜時の雰囲気ガス組成の内酸素（Ｏ₂）の組成比
（Ｏ₂／（Ａｒ＋Ｏ₂））を表わしている。曲線Ａ（−
◆−）は、成膜温度が４００℃の時の特性曲線を示し、
曲線Ｂ（−■−）は、成膜温度が５００℃の時の特性曲
線を示し、曲線Ｃ（−▲−）は、成膜温度が６００℃の
時の特性曲線を示している。この図で示されるようにＲ
ｕ／Ｓｒ比は、酸素の量及び成膜温度を変化させれば、
０．７〜１．２の範囲で所望の値が得られる。さらに条
件を変えると、０．５〜１．５の範囲の値を選択するこ
とが可能である。

【００１２】次に、図４及び図５を参照して第２の実施
例を説明する。図４は、本発明に係るＦＲＡＭが形成さ
れた半導体基板の断面図、図５は、ＦＲＡＭセルの回路
構成図である。図５は、１トランジスタ・１キャパシタ
構成の強誘電体メモリセルの等価回路を示しており、こ
れはＤＲＡＭセルの等価回路と同じ回路接続を有する。
Ｃは、ペロブスカイト構造を有する強誘電体を電極間絶
縁膜に用いた情報記録用のキャパシタ、Ｑは、このキャ
パシタに直列に接続されている電荷転送用ＭＯＳトラン
ジスタ、ＷＬは、このＭＯＳトランジスタのゲートに接
続されているワード線、ＢＬは、ＭＯＳトランジスタの
ソース／ドレイン領域の一方に接続されているビット
線、ＰＬは、上記キャパシタの一端（プレート）に接続
されているプレート線、ＶＰＬは、プレート線電圧であ
る。

【００１３】シリコンなどの半導体基板１にＳＴＩ(Sha
llow Trench Isolation)などの素子分離領域２を形成す
る。次に、ｐ型半導体基板１の素子分離領域２に囲まれ
た素子領域に通常プロセスにより周辺回路やメモリセル
を構成するＭＯＳトランジスタＴｒを形成する。ＭＯＳ
トランジスタＴｒは、ｎ型ソース／ドレイン領域３と、
ソース／ドレイン領域３間の上に形成されたシリコン酸
化膜などのゲート絶縁膜４と、ゲート絶縁膜４上のポリ
シリコンなどから構成されたゲート電極５から構成され
ている。このゲート電極５にはシリコン窒化膜などの側
壁絶縁膜６により保護されている。トランジスタ領域上
にＰＳＧ(Phospho-Silicate Glass)、ＢＰＳＧ(Boron-d
oped Phospho-Silicate Glass)などを材料とする絶縁膜
７をＣＶＤ(Chemical Vapour Deposition)法などにより
形成する。キャパシタとＭＯＳトランジスタのソース／
ドレイン領域３の一方との接続を絶縁膜７に形成された
コンタクト孔に埋め込まれたタングステン（Ｗ）や多結
晶シリコンからなる接続プラグ８を用いて行う。接続プ
ラグ８の形成には、ブランケットＣＶＤ法によりコンタ
クト孔に接続プラグ材料を埋め込み、その後絶縁膜７表
面をＣＰＭによりポリッシングして表面を平坦化させ
る。

【００１４】後工程で行われる強誘電体膜の形成あるい
はその後のキャパシタ特性確保のための酸素中アニール
を行って、接続プラグ８の表面が酸化することを防止す
るためのＴｉＮバリアメタル層９を形成する。バリアメ
タル９の厚さは約５０ｎｍである。バリアメタル層９の
上にキャパシタＣが形成される。キャパシタＣの下部電
極下全面にバリアメタル層を形成する必要はなく、接続
プラグ３をリセスした状態でその上にのみバリアメタル
層を形成するようにしても良い。さらに、その上にＴＥ
ＯＳなどの材料を用いたＣＶＤ法によりシリコン酸化膜
などの層間絶縁膜１３、その上に、シリコン酸化膜とＰ
ＺＴ強誘電体膜との反応を抑えるために介在されるシリ
コン窒化膜（ＳｉＮ）からなる中間絶縁膜１４を形成す
る。次に、中間絶縁膜１４からバリアメタル層９を露出
させ、その上にスパッタリング法よりＲｕ／Ｓｒ比（原
子）が１．０１〜１．１０のＳＲＯからなる下部電極１
０を成膜させる。この際、ステップカバレッジをあげる
ために、例えば、ロングスロースパッタなどの方式を用
いる。厚さ約５０ｎｍのＳＲＯ下部電極１０を形成した
後にキャパシタＣを形成するエリア、すなわちバリアメ
タル層９上に配置されるように下部電極１０を加工す
る。

【００１５】次に、下部電極１０を加工した中間絶縁膜
１４上にスパッタリング法を用いてＰＺＴ膜からなる強
誘電体膜１１を形成する。成膜方法としては、ＲＦマグ
ネトロンスパッタリング法を採用する。ここの場合、Ｐ
ｂ量を１０％程度多くしたＰＺＴセラミックターゲット
を使用する。ターゲットの組成は、Ｐｂ_1.10Ｌａ_0.05Ｚ
ｒ_0.4Ｔｉ_0.6Ｏ₃である。ＰＺＴセラミックターゲッ
トは、密度の高いものがスパッタリング速度が大きく水
分などに対する耐環境性も良好であるため、理論密度９
８％のセラミック焼給体を使用する。スパッタリング時
にはプラズマにより基板温度の上昇や飛来粒子によるボ
ンバードメントがあるために、シリコン半導体基板から
のＰｂの蒸発やＳｉスパッタリングが起こり、膜中のＰ
ｂ量の欠損が生じ易い。ターゲット中の過剰Ｐｂは、そ
れを補償するために加えてある。Ｚｒ、Ｔｉ、Ｌａなど
の元素は、ターゲット組成とほぼ同じ量で膜に取り込ま
れるため、望むような組成比のものを用いればよい。電
気特性がＰＺＴ強誘電体膜の組成などで不安定な場合に
はシード層を形成し、その上にＰＺＴ強誘電体膜を成膜
することができる。

【００１６】ここでは結晶化するＰＺＴ強誘電体膜の構
造・電気特性を改良するために、酸素を導入したスパッ
タリング法を利用している。スパッタリング条件は、タ
ーゲット−基板間距離が６０ｎｍ、回転式のマグネット
を用いて、１２インチのセラミックＰＺＴターゲットに
対し１．０−１．５ｋＷであり、この条件でスパッタリ
ングを行なう。最初の段階ではガス圧０．５−２．０Ｐ
ａでＡｒに酸素を２０％導入した条件で１５−３０秒成
膜し２−５ｎｍ厚さのＰＺＴ強誘電体アモルファス膜を
形成する。このＰＺＴ強誘電体アモルファス膜の上に再
度Ａｒガスのみを使用してガス圧０．５−２．０Ｐａ、
１．０−１．５ｋＷの電力にて約５分間のＲＦマグネト
ロンスパッタを行なう。膜厚は約１００ｎｍである。Ｐ
ＺＴ強誘電体成膜前にターゲット表面の状態、温度、チ
ャンバー内環境を一定とするため約１時間のプレスパッ
タリングを同じスパッタリング条件で行なう。次に、Ｒ
ＴＡを用いて酸素気流中６５０℃、５秒の加熱によりペ
ロブスカイト相を結晶化させる。ＰＺＴ強誘電体膜をウ
ェハ全面に残さないので、この段階でキャパシタ以外の
部分のＰＺＴ強誘電体膜を除去する。

【００１７】次に、結晶化されたＰＺＴ強誘電体膜１１
上に上部電極１２であるＲｕ／Ｓｒ比（原子）が１．０
１〜１．１０のＳＲＯ膜をＤＣマグネトロンスパッタに
より形成してキャパシタ構造を形成する。上部電極パタ
ーンは、ＲＩＥを用いて、酸素、塩素の混合ガス中でエ
ッチングを行なって微細パターンを形成する。上部電極
との密着性、結晶の整合性を向上させるために５００℃
で窒素中３０秒のアニール処理を施して所要の強誘電体
特性を得ることができた。強誘電性を電荷量Ｑ−印可電
圧Ｖのヒステリシス特性にて調べた結果、分極量２Ｐ
ｒ（残留分極×２）で約４０μＣ／ｃｍ²を示し、８イ
ンチシリコンウェハの全面に同程度の分極量と抗電界を
有するＰＺＴ強誘電体膜であることが判った。抗電圧も
１Ｖ程度と低い値が得られた。この試料の疲労特性を評
価した結果、疲労特性評価は、５０μｍ×５０μｍの面
積に相当するアレイで評価したところ、１Ｅ１２サイク
ルまで分極量の変化がなく、リーク電流も５Ｖ印加時で
１０^-8Ａ／ｃｍ²オーダーと低い値であった。

【００１８】次に、キャパシタＣを被覆するようにシリ
コン酸化膜などの層間絶縁膜１５を形成する。層間絶縁
膜１５は、ＴＥＯＳ膜（ＳｉＯ₂膜）などからなる。層
間絶縁膜１５は、ＣＭＰなどにより平坦化される。層間
絶縁膜１５上にはアルミニウムなどの金属配線１６が形
成され、金属配線１６の一部は、層間絶縁膜１５に形成
されたコンタクト孔に埋め込まれたＴｉＮ接続プラグ１
７により上部電極１２と電気的に接続されている。ま
た、金属配線１６の他の一部は、絶縁膜７、層間絶縁膜
１３、中間絶縁膜１４、層間絶縁膜１５に形成されたコ
ンタクト孔に埋め込まれたＷ接続プラグ１８によりトラ
ンジスタＴｒのソース／ドレイン領域３の他方と電気的
に接続されている。次に、アルミニウム金属配線１６を
被覆するようにシリコン酸化膜などの層間絶縁膜１９を
形成する。層間絶縁膜１９は、ＴＥＯＳ膜（ＳｉＯ
₂膜）などからなる。層間絶縁膜１９は、ＣＭＰなどに
より平坦化される。層間絶縁膜１９上にはアルミニウム
などの金属配線２１が形成され、金属配線２１は、層間
絶縁膜１９に形成されたコンタクト孔に埋め込まれたＷ
接続プラグ１２０により金属配線１６と電気的に接続さ
れている。

【００１９】ＳＲＯ下部電極１０のＲｕ／Ｓｒ比は、こ
の実施例では１．０３であるが、ＳＲＯ上部電極１２の
Ｒｕ／Ｓｒ比と同じでも良いし、異なっていても良い。
また、上部電極は、Ｒｕ膜など他の材料でも良い。ま
た、この実施例ではキャパシタの上下電極としてはＳＲ
Ｏのみで構成しているが、Ｐｔ、Ｒｕ、Ｉｒ等との積層
膜の場合についても効果があることが確認されている。
また、接続プラグとしてはＷの例を述べたが、ポリシリ
コンでもよいし、キャパシタが必ずしも接続プラグ上に
ある必要はない。キャパシタに必要とされる容量として
は３０ｆＣ程度である。したがって、ＰＺＴ強誘電体膜
を使用したＦＲＡＭの場合では、仮に残留分極量を１０
μＣ／ｃｍ₂とすると０．５×０．５μｍの平面キャパ
シタで２５ｆＣなので、これより小さいサイズのキャパ
シタでは立体化が必要となってくる。

【００２０】

【発明の効果】本発明は、キャパシタ電極としてＲｕ／
Ｓｒ比が１．０１〜１．１０のＳＲＯを用いることによ
りＳＲＯ中のアモルファス層の成分を減らすことが可能
となり、その結果、強誘電体膜の結晶性が向上し、高い
誘電特性を示す膜を得ることが可能になる。

【図面の簡単な説明】

【図１】Ｒｕ／Ｓｒ比とＳＲＯ（１１０）強度の関係を
示す特性図。

【図２】Ｒｕ／Ｓｒ比とＳＲＯ膜上に成膜したＰＺＴ強
誘電体膜の残留分極との関係を示す特性図。

【図３】Ｒｕ／Ｓｒ比とＰＺＴ強誘電体膜のリーク電流
密度との関係を示す特性図。

【図４】本発明に係るＦＲＡＭが形成された半導体基板
断面図。

【図５】ＦＲＡＭセルの回路構成図。

【図６】所定のＲｕ／Ｓｒ比を得るための成膜条件を説
明する特性図。

【符号の説明】

１・・・半導体基板、２・・・素子分離領域（ＳＴ
Ｉ）、３・・・ソース／ドレイン領域、４・・・ゲ
ート絶縁膜、５・・・ゲート電極、６・・・ゲート側
壁絶縁膜、７・・・絶縁膜、８、１７、１８、２０・
・・接続プラグ、９・・・バリアメタル層、１０・
・・下部電極、１１・・・強誘電体膜、１２・・・
上部電極、１３、１５、１９・・・層間絶縁膜、１
４・・・中間絶縁膜、１６、２１・・・金属配線。

【手続補正書】

【提出日】平成１２年５月２４日（２０００．５．２
４）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図６

【補正方法】変更

【補正内容】

【図６】

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F083 FR02 GA21 JA15 JA16 JA17 JA36 JA38 JA39 JA40 JA43 MA06 MA16 MA17 MA18 NA01 NA08 PR22 PR34 PR40

Claims

【特許請求の範囲】

【請求項１】トランジスタが形成された半導体基板
と、前記半導体基板上に絶縁膜を介して形成され、下部電
極、誘電体膜及び上部電極から構成されたキャパシタと
を具備し、前記キャパシタを構成する電極の内少なくとも前記下部
電極は、ＳｒＲｕＯ₃から構成され、Ｒｕ／Ｓｒ比が
１．０１〜１．１０の範囲にあることを特徴とする半導
体装置。
【請求項２】前記誘電体膜は、Ｐｂ又はＢｉを含んで
いることを特徴とする請求項１に記載の半導体装置。
【請求項３】前記誘電体膜は、Ｔｉ又はＴａを含んで
いることを特徴とする請求項１又は請求項２に記載の半
導体装置。
【請求項４】前記誘電体膜は、Ｐｂ（Ｔｉ_x，Ｚｒ
_1-x）Ｏ₃もしくはＳＢＴからなる強誘電体膜であるこ
とを特徴とする請求項２又は請求項３に記載の半導体装
置。
【請求項５】トランジスタが形成された半導体基板上
の絶縁膜の上に下部電極をスパッタリングにより形成す
る工程と、前記下部電極上にアモルファス状の強誘電体膜を堆積さ
せる工程と、前記強誘電体膜を加熱処理して結晶化する工程と、前記結晶化された強誘電体膜上に上部電極を形成する工
程とを具備し、前記下部電極のスパッタリング時において、前記半導体
基板温度及び雰囲気ガスのＡｒ／Ｏ₂比を調整して、前
記下部電極を構成するＳｒＲｕＯ₃のＲｕ／Ｓｒ比が
１．０１〜１．１０の範囲にあるようにすることを特徴
とする半導体装置の製造方法。
【請求項６】前記ＳｒＲｕＯ₃は、成膜後、前記強誘
電体膜を堆積させる前に、結晶化処理を施すことを特徴
とする請求項５に記載された半導体装置の製造方法。