JP2001257155A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/40—Treatment after imagewise removal, e.g. baking
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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Abstract
(57)【要約】
【目的】 露光、現像により複数の開孔部を形成した後
のレジスト膜を熱処理し、開孔部の径を縮小させる際
に、縮小後において、外側の開孔部と内側の開孔部の径
が同じになるようにする。 【構成】 形状の異なる開孔部をレジスト膜に形成する
ことにより上記課題を解決する。すなわち、以下の工程
により半導体装置を製造する。まず、半導体基板上に被
エッチング膜を形成し、この被エッチング膜上にレジス
ト膜１を形成する。次に、このレジスト膜１に、所定の
大きさを有する第１のパターン２が複数配置されてなる
第１のパターン群３と、第１のパターン２よりも大きい
第２のパターン５，６が第１のパターン群３の外側に複
数配置されてなる第２のパターン群４を露光する。その
後、レジストを現像し、レジストに第１のパターン群３
と第２のパターン群４に対応する開孔部を形成し、開孔
部の形成されたレジストに熱処理を施すことにより開孔
部を縮小させる。
のレジスト膜を熱処理し、開孔部の径を縮小させる際
に、縮小後において、外側の開孔部と内側の開孔部の径
が同じになるようにする。 【構成】 形状の異なる開孔部をレジスト膜に形成する
ことにより上記課題を解決する。すなわち、以下の工程
により半導体装置を製造する。まず、半導体基板上に被
エッチング膜を形成し、この被エッチング膜上にレジス
ト膜１を形成する。次に、このレジスト膜１に、所定の
大きさを有する第１のパターン２が複数配置されてなる
第１のパターン群３と、第１のパターン２よりも大きい
第２のパターン５，６が第１のパターン群３の外側に複
数配置されてなる第２のパターン群４を露光する。その
後、レジストを現像し、レジストに第１のパターン群３
と第２のパターン群４に対応する開孔部を形成し、開孔
部の形成されたレジストに熱処理を施すことにより開孔
部を縮小させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、レジスト膜に開孔部を形成した後に
熱処理を施し、開孔部の径を縮小する技術に関する。
方法に関し、特に、レジスト膜に開孔部を形成した後に
熱処理を施し、開孔部の径を縮小する技術に関する。
【０００２】
【従来の技術】従来、半導体基板上に形成された絶縁膜
などに例えばコンタクトホールなどの開孔部を形成する
場合、以下のように形成されていた。
などに例えばコンタクトホールなどの開孔部を形成する
場合、以下のように形成されていた。
【０００３】すなわち、まず、半導体基板全面上にシリ
コン酸化膜などの絶縁膜が形成される。次に、この絶縁
膜上にレジスト膜が形成され、このレジスト膜に対して
露光、現像が行われ、レジスト膜に開孔部が形成され
る。この開孔部の形成されたレジスト膜に対して熱処理
を施すことにより、開孔部の径を縮小する。開孔部を縮
小した後に、このレジスト膜をマスクにして絶縁膜がエ
ッチングされる。
コン酸化膜などの絶縁膜が形成される。次に、この絶縁
膜上にレジスト膜が形成され、このレジスト膜に対して
露光、現像が行われ、レジスト膜に開孔部が形成され
る。この開孔部の形成されたレジスト膜に対して熱処理
を施すことにより、開孔部の径を縮小する。開孔部を縮
小した後に、このレジスト膜をマスクにして絶縁膜がエ
ッチングされる。
【０００４】
【発明が解決しようとする課題】しかしながら、レジス
ト膜を加熱することにより、レジスト膜に形成された開
孔部の径を縮小する場合、開孔部の配置により縮小の割
合が異なり、被エッチング膜に対して均一な形状の開孔
部を形成することが困難であった。
ト膜を加熱することにより、レジスト膜に形成された開
孔部の径を縮小する場合、開孔部の配置により縮小の割
合が異なり、被エッチング膜に対して均一な形状の開孔
部を形成することが困難であった。
【０００５】本発明では、レジスト膜に形成された開孔
部を加熱により収縮させた場合でも、被エッチング膜に
均等な形状の開孔部を形成することのできる半導体装置
の製造方法を提供することを目的とする。
部を加熱により収縮させた場合でも、被エッチング膜に
均等な形状の開孔部を形成することのできる半導体装置
の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本願発明では、形状の異
なる開孔部をレジスト膜に形成することにより上記課題
を解決する。すなわち、以下の工程により半導体装置を
製造する。まず、半導体基板上に被エッチング膜を形成
し、この被エッチング膜上にレジスト膜を形成する。次
に、このレジスト膜に、所定の大きさを有する第１のパ
ターンが複数配置されてなる第１のパターン群と、第１
のパターンよりも大きい第２のパターンが第１のパター
ン群の外側に複数配置されてなる第２のパターン群を露
光する。その後、レジストを現像し、レジストに第１の
パターン群と第２のパターン群に対応する開孔部を形成
し、開孔部の形成されたレジストに熱処理を施すことに
より開孔部を縮小させる。
なる開孔部をレジスト膜に形成することにより上記課題
を解決する。すなわち、以下の工程により半導体装置を
製造する。まず、半導体基板上に被エッチング膜を形成
し、この被エッチング膜上にレジスト膜を形成する。次
に、このレジスト膜に、所定の大きさを有する第１のパ
ターンが複数配置されてなる第１のパターン群と、第１
のパターンよりも大きい第２のパターンが第１のパター
ン群の外側に複数配置されてなる第２のパターン群を露
光する。その後、レジストを現像し、レジストに第１の
パターン群と第２のパターン群に対応する開孔部を形成
し、開孔部の形成されたレジストに熱処理を施すことに
より開孔部を縮小させる。
【０００７】
【発明の実施の形態】以下、図１（ａ）〜図１（ｃ）を
参照して本発明の第１の実施形態を説明する。
参照して本発明の第１の実施形態を説明する。
【０００８】まず、図１（ａ）に示されるように、レジ
スト膜１に対して、複数の第１のパターン２からなる第
１のパターン群３が露光される。ここで、レジスト膜１
は０．６５μｍ程度の厚さに形成されている。この第１
のパターン２は何れも同じ形状であり、マトリクス状に
配置されている。第１のパターンは例えば、一辺が２．
６μｍの正方形である。レジスト膜１は、図示しない被
エッチング膜上に形成されており、被エッチング膜は図
示しない半導体基板上に形成されている。被エッチング
膜としては、例えば、ＣＶＤ法により形成された酸化シ
リコン膜などの絶縁膜が形成されている。
スト膜１に対して、複数の第１のパターン２からなる第
１のパターン群３が露光される。ここで、レジスト膜１
は０．６５μｍ程度の厚さに形成されている。この第１
のパターン２は何れも同じ形状であり、マトリクス状に
配置されている。第１のパターンは例えば、一辺が２．
６μｍの正方形である。レジスト膜１は、図示しない被
エッチング膜上に形成されており、被エッチング膜は図
示しない半導体基板上に形成されている。被エッチング
膜としては、例えば、ＣＶＤ法により形成された酸化シ
リコン膜などの絶縁膜が形成されている。
【０００９】次に、図１（ｂ）に示されるようにマトリ
クス状に配置された第１のパターン群３の外側に第２の
パターン群４が露光される。第２のパターン群４は、第
１のパターン２が一方向に拡大された形状を有する第２
のパターン５と２方向に拡大された形状を有する第３の
パターン６とが含まれる。第２のパターン５は、第１の
パターン２が露光されている側と反対側に、例えば、
０．２μｍ拡大され、０．２６μｍ×０．２８μｍであ
る。第３のパターン６は第１のパターン２が露光されて
いる側と反対側の２方向に、例えばそれぞれ０．２μｍ
拡大され、０．２８μｍ×０．２８μｍである。
クス状に配置された第１のパターン群３の外側に第２の
パターン群４が露光される。第２のパターン群４は、第
１のパターン２が一方向に拡大された形状を有する第２
のパターン５と２方向に拡大された形状を有する第３の
パターン６とが含まれる。第２のパターン５は、第１の
パターン２が露光されている側と反対側に、例えば、
０．２μｍ拡大され、０．２６μｍ×０．２８μｍであ
る。第３のパターン６は第１のパターン２が露光されて
いる側と反対側の２方向に、例えばそれぞれ０．２μｍ
拡大され、０．２８μｍ×０．２８μｍである。
【００１０】この第２のパターン群４は、第１のパター
ン群を露光する際のマスクとは異なるマスクで形成され
る。
ン群を露光する際のマスクとは異なるマスクで形成され
る。
【００１１】第２のパターン群４が露光された後、露光
されたレジスト膜部分が現像され、第１のパターン群３
および第２のパターン群４に対応する開孔部がレジスト
膜１に形成される。
されたレジスト膜部分が現像され、第１のパターン群３
および第２のパターン群４に対応する開孔部がレジスト
膜１に形成される。
【００１２】次に、開孔部が形成されたレジスト膜１に
対して１３５℃、１分の熱処理が施され、図１（ｃ）に
示されるように縮小された開孔部７が得られる。
対して１３５℃、１分の熱処理が施され、図１（ｃ）に
示されるように縮小された開孔部７が得られる。
【００１３】この熱処理により、レジスト膜１に形成さ
れた開孔部において、周囲からレジスト材料が開孔部に
流れ込み、開孔部の径が縮小する。この時、外側に配置
された第２のパターン５および第３のパターン６に対応
する開孔部においては、片側には第１のパターン２に対
応する開孔部が形成されているため、レジスト材料の流
れ込みは限定されるが、反対側には開孔部が形成されて
おらず、レジスト材料が豊富に存在する。このため、第
２のパターン５および第３のパターン６に対応する開孔
部においては、第１のパターン２が形成されている側と
反対側の縮小率が高い。このため、予め第２のパターン
５および第３のパターン６を第１のパターン２の反対側
に拡大して露光しておくことにより、縮小後の開孔部７
の形状を第１のパターン２の縮小後の開孔部８の形状と
同等とすることが可能になる。本実施形態によれば、縮
小後の開孔部の径はいずれもおよそ０．１μｍとなる。
れた開孔部において、周囲からレジスト材料が開孔部に
流れ込み、開孔部の径が縮小する。この時、外側に配置
された第２のパターン５および第３のパターン６に対応
する開孔部においては、片側には第１のパターン２に対
応する開孔部が形成されているため、レジスト材料の流
れ込みは限定されるが、反対側には開孔部が形成されて
おらず、レジスト材料が豊富に存在する。このため、第
２のパターン５および第３のパターン６に対応する開孔
部においては、第１のパターン２が形成されている側と
反対側の縮小率が高い。このため、予め第２のパターン
５および第３のパターン６を第１のパターン２の反対側
に拡大して露光しておくことにより、縮小後の開孔部７
の形状を第１のパターン２の縮小後の開孔部８の形状と
同等とすることが可能になる。本実施形態によれば、縮
小後の開孔部の径はいずれもおよそ０．１μｍとなる。
【００１４】本実施形態では、第１のパターン群と第２
のパターン群４を異なるマスクで異なる形状に露光して
いる。この露光は、第１のパターン群３に対応するマス
クのパターンを、第２のパターン群４に対応するマスク
のパターンと異ならせて露光することが一般的である
が、第１のパターン群３に対応するマスクのパターンと
第２のパターン群４に対応するマスクのパターンとを同
一寸法にして、それぞれの露光量を変えることも可能で
ある。
のパターン群４を異なるマスクで異なる形状に露光して
いる。この露光は、第１のパターン群３に対応するマス
クのパターンを、第２のパターン群４に対応するマスク
のパターンと異ならせて露光することが一般的である
が、第１のパターン群３に対応するマスクのパターンと
第２のパターン群４に対応するマスクのパターンとを同
一寸法にして、それぞれの露光量を変えることも可能で
ある。
【００１５】第２のパターン群４に対応するマスクにお
けるマスクの開孔部を大きくすることが困難である場
合、露光量を変えて対応することができる。
けるマスクの開孔部を大きくすることが困難である場
合、露光量を変えて対応することができる。
【００１６】本実施形態では第１のパターン群３と第２
のパターン群４とは個別のマスクで露光されたが、第１
のパターン群３と第２のパターン群４に対応するパター
ンを同一のマスクに形成することにより、１枚のマスク
で露光することも可能である。１枚のマスクで露光する
場合、全てのパターンが１回の露光で形成される。
のパターン群４とは個別のマスクで露光されたが、第１
のパターン群３と第２のパターン群４に対応するパター
ンを同一のマスクに形成することにより、１枚のマスク
で露光することも可能である。１枚のマスクで露光する
場合、全てのパターンが１回の露光で形成される。
【００１７】次に、図２〜図５を参照して本発明の第２
の実施形態が説明される。
の実施形態が説明される。
【００１８】図２（ａ）はレジスト膜が露光、現像さ
れ、所定の開孔部が形成された後に、このレジスト膜が
加熱され、開孔部が縮小された状態が示されている。
れ、所定の開孔部が形成された後に、このレジスト膜が
加熱され、開孔部が縮小された状態が示されている。
【００１９】図２（ｂ）は図２（ａ）におけるＡ−Ａ’
で切断した断面図が示される。
で切断した断面図が示される。
【００２０】図２（ｂ）において、半導体基板２１上に
は、例えばＣＶＤ方により形成された酸化シリコン膜な
どの絶縁膜２２が形成されている。絶縁膜２１に開孔部
を形成するために、絶縁膜２２上にレジスト膜２４が例
えばスピンコート法などにより０．６５μｍ程度の厚さ
に塗布され、公知のフォトリソエッチング法により露
光、現像され、レジスト膜２４に開孔部２５が形成され
る。ここで、開孔部２５が形成された後、レジスト膜２
４に対して熱処理が施されることにより、レジスト膜２
４は軟化し、開孔部２５内に広がった形状のレジスト膜
２６となる。この時、開孔部２５の形状は、熱処理前と
比較して縮小している。
は、例えばＣＶＤ方により形成された酸化シリコン膜な
どの絶縁膜２２が形成されている。絶縁膜２１に開孔部
を形成するために、絶縁膜２２上にレジスト膜２４が例
えばスピンコート法などにより０．６５μｍ程度の厚さ
に塗布され、公知のフォトリソエッチング法により露
光、現像され、レジスト膜２４に開孔部２５が形成され
る。ここで、開孔部２５が形成された後、レジスト膜２
４に対して熱処理が施されることにより、レジスト膜２
４は軟化し、開孔部２５内に広がった形状のレジスト膜
２６となる。この時、開孔部２５の形状は、熱処理前と
比較して縮小している。
【００２１】このように、密集して繰り返される開孔部
２５をレジスト膜２４に形成した場合、熱処理によりレ
ジストが広がるとともに高さが低くなる。すなわち、破
線で示されるレジスト膜２４の形状が実線で示されるレ
ジスト膜２６の形状に変化する。
２５をレジスト膜２４に形成した場合、熱処理によりレ
ジストが広がるとともに高さが低くなる。すなわち、破
線で示されるレジスト膜２４の形状が実線で示されるレ
ジスト膜２６の形状に変化する。
【００２２】また、レジスト膜２６の形状は、上部およ
び下部が中央部に比較して小さい形状となる。このた
め、絶縁層２２をプラズマＣＶＤ法などによりエッチン
グする場合、絶縁層２２に形成される開孔部が互いに結
合してしまう可能性がある。これは、熱処理前における
開孔部間の寸法が熱処理前における開孔部の寸法の２倍
以下になる場合に顕著である。
び下部が中央部に比較して小さい形状となる。このた
め、絶縁層２２をプラズマＣＶＤ法などによりエッチン
グする場合、絶縁層２２に形成される開孔部が互いに結
合してしまう可能性がある。これは、熱処理前における
開孔部間の寸法が熱処理前における開孔部の寸法の２倍
以下になる場合に顕著である。
【００２３】図３〜図５は図２に示される熱処理による
レジスト膜の変形を抑制することのできる半導体装置の
製造方法を開示するものであり、図面を参照して以下に
詳細に説明する。
レジスト膜の変形を抑制することのできる半導体装置の
製造方法を開示するものであり、図面を参照して以下に
詳細に説明する。
【００２４】第２の実施形態では、繰り返しパターンを
形成する際に、複数回に分けて開孔部を形成することを
特徴としている。図３〜図５では、２回に分けて開孔部
を形成する実施例が示される。
形成する際に、複数回に分けて開孔部を形成することを
特徴としている。図３〜図５では、２回に分けて開孔部
を形成する実施例が示される。
【００２５】図３には、レジスト膜３１に形成される開
孔部の位置が示される。実線で示される開孔部３２が第
１回目の開孔部形成工程により、破線で示される開孔部
３３が第２回目の開孔部形成工程により形成される。
孔部の位置が示される。実線で示される開孔部３２が第
１回目の開孔部形成工程により、破線で示される開孔部
３３が第２回目の開孔部形成工程により形成される。
【００２６】図４および図５は、図３におけるＡ−Ａ’
で切断した断面図が示される。図４では、第１回目の開
孔部形成工程が示され、図５には、第２回目の開孔部形
成工程が示される。
で切断した断面図が示される。図４では、第１回目の開
孔部形成工程が示され、図５には、第２回目の開孔部形
成工程が示される。
【００２７】図４（ａ）において、半導体基板４１上に
は絶縁層４２が形成されている。この絶縁層４２は、例
えばＣＶＤ法により形成された酸化シリコン膜である。
この絶縁層４２上にはレジスト膜４３が形成されてお
り、レジスト膜４３には、公知の露光、現像により開孔
部４４が形成されている。この開孔部４４は、図３にお
ける、実線で示される開孔部３２に対応する。また、露
光に際しては、開孔部４４に対応するマスクが用いられ
る。
は絶縁層４２が形成されている。この絶縁層４２は、例
えばＣＶＤ法により形成された酸化シリコン膜である。
この絶縁層４２上にはレジスト膜４３が形成されてお
り、レジスト膜４３には、公知の露光、現像により開孔
部４４が形成されている。この開孔部４４は、図３にお
ける、実線で示される開孔部３２に対応する。また、露
光に際しては、開孔部４４に対応するマスクが用いられ
る。
【００２８】次に、図４（ｂ）に示されるように、開孔
部４４が形成されたレジストに対して、１３５℃、１分
の熱処理が施されることにより、レジスト材料が開孔部
４４内に広げられ、縮小された開孔部４５が得られる。
部４４が形成されたレジストに対して、１３５℃、１分
の熱処理が施されることにより、レジスト材料が開孔部
４４内に広げられ、縮小された開孔部４５が得られる。
【００２９】この熱処理により、開孔部は縮小される
が、開孔部４４の配置は疎になっている、すなわち、１
つおきに配置されるため、レジスト膜４３の変形量を抑
制することができる。
が、開孔部４４の配置は疎になっている、すなわち、１
つおきに配置されるため、レジスト膜４３の変形量を抑
制することができる。
【００３０】次に、図４（ｃ）に示されるように、レジ
スト膜４３をマスクに絶縁層４２がエッチングされる。
この時のレジスト膜４３に形成されている開孔部４５
は、レジスト膜４３に対する熱処理により縮小されてい
る。また、絶縁層４２のエッチングには、たとえば、プ
ラズマＣＶＤ法が用いられる。
スト膜４３をマスクに絶縁層４２がエッチングされる。
この時のレジスト膜４３に形成されている開孔部４５
は、レジスト膜４３に対する熱処理により縮小されてい
る。また、絶縁層４２のエッチングには、たとえば、プ
ラズマＣＶＤ法が用いられる。
【００３１】絶縁層４２のエッチング後、残存するレジ
スト膜４３は除去される。その後、図５（ａ）に示され
るように、絶縁層全面上に新たにレジスト膜５１が塗布
され、公知の露光、現像工程により、レジスト膜５１に
開孔部５２が形成される。開孔部５２は、図３におけ
る、破線で示される開孔部３３に対応する。このレジス
ト膜５１に対する露光は、図４（ａ）に示される開孔部
４４を形成する際のマスクとは異なるマスクが用いられ
る。また、レジスト膜５１は、レジスト膜４３によって
絶縁膜４２に形成された開孔部内にも充填される。
スト膜４３は除去される。その後、図５（ａ）に示され
るように、絶縁層全面上に新たにレジスト膜５１が塗布
され、公知の露光、現像工程により、レジスト膜５１に
開孔部５２が形成される。開孔部５２は、図３におけ
る、破線で示される開孔部３３に対応する。このレジス
ト膜５１に対する露光は、図４（ａ）に示される開孔部
４４を形成する際のマスクとは異なるマスクが用いられ
る。また、レジスト膜５１は、レジスト膜４３によって
絶縁膜４２に形成された開孔部内にも充填される。
【００３２】次に、図５（ｂ）に示されるように、開孔
部５２が形成されたレジストに対して、１３５℃、１分
の熱処理が施されることにより、レジスト材料が開孔部
５２内に広げられ、縮小された開孔部５３が得られる。
部５２が形成されたレジストに対して、１３５℃、１分
の熱処理が施されることにより、レジスト材料が開孔部
５２内に広げられ、縮小された開孔部５３が得られる。
【００３３】この熱処理により、開孔部は縮小される
が、開孔部５３の配置は疎になっているため、レジスト
膜５１の変形量を抑制することができる。
が、開孔部５３の配置は疎になっているため、レジスト
膜５１の変形量を抑制することができる。
【００３４】次に、図５（ｃ）に示されるように、レジ
スト膜５１をマスクに絶縁層４２がエッチングされる。
この時のレジスト膜５１に形成されている開孔部５３
は、レジスト膜５１に対する熱処理により縮小されてい
る。また、絶縁層４２のエッチングには、たとえば、プ
ラズマＣＶＤ法が用いられる。
スト膜５１をマスクに絶縁層４２がエッチングされる。
この時のレジスト膜５１に形成されている開孔部５３
は、レジスト膜５１に対する熱処理により縮小されてい
る。また、絶縁層４２のエッチングには、たとえば、プ
ラズマＣＶＤ法が用いられる。
【００３５】レジスト膜を熱処理する際に、現像後の開
孔部の寸法と開孔部間の寸法とが１：２以下となる場合
に、熱処理によるレジストの変形量が大きい。このた
め、例えば、開孔部の寸法と開孔部間の寸法とが１：１
となるように繰り返し配置された開孔部の形成されたレ
ジスト膜を熱処理する場合は、本実施形態に示すよう
に、連続する開孔部を１つおきに２回に分けて形成する
ことにより、レジスト膜を熱処理する際のレジスト膜の
変形を抑制することができる。
孔部の寸法と開孔部間の寸法とが１：２以下となる場合
に、熱処理によるレジストの変形量が大きい。このた
め、例えば、開孔部の寸法と開孔部間の寸法とが１：１
となるように繰り返し配置された開孔部の形成されたレ
ジスト膜を熱処理する場合は、本実施形態に示すよう
に、連続する開孔部を１つおきに２回に分けて形成する
ことにより、レジスト膜を熱処理する際のレジスト膜の
変形を抑制することができる。
【００３６】また、図６に示されるように、レジスト膜
６１に対して、第１回目の露光、現像工程で実線で示さ
れる開孔部６２と、第２回目の露光、現像工程で破線で
示される開孔部６３をそれぞれ直線状に配置することも
可能である。なお、図６におけるＡ−Ａ’断面図は、図
３におけるＡ−Ａ’断面図である図４および図５に示さ
れる断面図と同様であり、また、その製造工程も同様で
あるので、詳細については省略する。図６に示すように
開孔部を配置した場合、それぞれの開孔部を形成するた
めの露光を、同一のマスクで露光することが可能とな
る。
６１に対して、第１回目の露光、現像工程で実線で示さ
れる開孔部６２と、第２回目の露光、現像工程で破線で
示される開孔部６３をそれぞれ直線状に配置することも
可能である。なお、図６におけるＡ−Ａ’断面図は、図
３におけるＡ−Ａ’断面図である図４および図５に示さ
れる断面図と同様であり、また、その製造工程も同様で
あるので、詳細については省略する。図６に示すように
開孔部を配置した場合、それぞれの開孔部を形成するた
めの露光を、同一のマスクで露光することが可能とな
る。
【００３７】
【発明の効果】本発明に係る第１の実施形態によれば、
半導体装置によれば、レジスト膜に開孔部を形成する際
に、外側の開孔部の径を大きく形成している。このた
め、レジスト膜に対して熱処理を行い開孔部の径を縮小
させた時に、縮小後の開孔部の形状を同一にすることが
可能となる。
半導体装置によれば、レジスト膜に開孔部を形成する際
に、外側の開孔部の径を大きく形成している。このた
め、レジスト膜に対して熱処理を行い開孔部の径を縮小
させた時に、縮小後の開孔部の形状を同一にすることが
可能となる。
【００３８】また、本発明に係る第２の実施形態によれ
ば、熱処理により縮小された開孔部を有するレジスト膜
を用いて、複数の繰り返しパターンを絶縁膜にエッチン
グする際に、２回に分けてエッチングを行うため、レジ
スト高さの低下やレジスト形状の変形を抑制できる。
ば、熱処理により縮小された開孔部を有するレジスト膜
を用いて、複数の繰り返しパターンを絶縁膜にエッチン
グする際に、２回に分けてエッチングを行うため、レジ
スト高さの低下やレジスト形状の変形を抑制できる。
【図１】本発明の第１の実施形態における製造工程を示
す平面図である。
す平面図である。
【図２】本発明の第２の実施形態を説明するための平面
図および断面図である。
図および断面図である。
【図３】本発明の第２の実施形態を示す平面図である。
【図４】本発明の第２の実施形態における製造工程を示
す断面図である。
す断面図である。
【図５】本発明の第２の実施形態における製造工程を示
す断面図である。
す断面図である。
【図６】本発明の第２の実施形態の変形例を示す平面図
である。
である。
１ レジスト膜 ２ 第１のパターン ３ 第１のパターン群 ４ 第２のパターン群 ５ 第２のパターン ６ 第３のパターン ７ 縮小後の開孔部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西室 直 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 大島 勝雄 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 渡辺 明 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 奈良 明彦 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 下山 浩平 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 田中 圭介 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 古川 貴光 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 小林 祥三 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 Ｆターム(参考） 2H096 AA25 EA30 GA60 HA01 HA30 4M104 DD07 DD16 HH14 5F033 QQ01 QQ09 QQ37 QQ72 RR04 SS11 XX03 5F046 AA13 AA25 LA18
Claims (10)
- 【請求項１】 半導体基板上に被エッチング膜を形成す
る工程と、 前記被エッチング膜上にレジスト膜を形成する工程と、 前記レジスト膜に、所定の大きさを有する第１のパター
ンが複数配置されてなる第１のパターン群と、前記第１
のパターンよりも大きい第２のパターンが前記第１のパ
ターン群の外側に複数配置されてなる第２のパターン群
を露光する工程と、 前記レジストを現像し、前記レジストに前記第１のパタ
ーン群と前記第２のパターン群に対応する開孔部を形成
する工程と、 前記開孔部の形成されたレジストに熱処理を施すことに
より前記開孔部を縮小させる工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記第１のパターン群は第１のマスクにより露
光され、前記第２のパターン群は前記第１のマスクとは
異なる第２のマスクにより露光されることを特徴とする
半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、前記第１のパターン群は前記第１のパターンが
略等間隔に複数形成されてなることを特徴とする半導体
装置の製造方法。 - 【請求項４】 請求項２記載の半導体装置の製造方法に
おいて、前記第２のパターン群の露光量は前記第１のパ
ターン群の露光量よりも多いことを特徴とする半導体装
置の製造方法。 - 【請求項５】 請求項２記載の半導体装置の製造方法に
おいて、前記第１のマスクの開口部は前記第２のマスク
の開口部よりも径が小さいことを特徴とする半導体装置
の製造方法。 - 【請求項６】 請求項１記載の半導体装置の製造方法に
おいて、熱処理後の前記第１のパターン群に対応する開
孔部の径と前記第２のパターン群に対応する開孔部の径
とが略同一になることを特徴とする半導体装置の製造方
法。 - 【請求項７】 半導体基板上に被エッチング膜を形成す
る工程と、 前記被エッチング膜上に第１のレジスト膜を形成する工
程と、 前記第１のレジスト膜に第１の開孔部と、前記第１の開
孔部から所定間隔離間した第２の開孔部を形成する工程
と、 前記第１および第２の開孔部の形成された前記第１のレ
ジストに熱処理を施すことにより前記第１および第２の
開孔部を縮小させる工程と、 縮小された前記第１および第２の開孔部に対応する第３
および第４の開孔部を前記被エッチング膜に形成する工
程と、 前記被エッチング膜に前記第３および第４の開孔部を形
成した後、前記第１のレジスト膜を除去する工程と、 前記第１のレジスト膜が除去された前記被エッチング膜
上に第２のレジスト膜を形成する工程と、 前記第２のレジスト膜の前記第３および第４の開孔部間
に対応する領域に第５の開孔部を形成する工程と、 前記第５の開孔部の形成された前記第２のレジスト膜に
熱処理を施すことにより前記第５の開孔部を縮小させる
工程と、 縮小された前記第５の開孔部に対応する第６の開孔部を
前記被エッチング膜に形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、前記第１のレジスト膜に前記第１および第２の
開孔部を形成する工程と、前記第２のレジスト膜に前記
第５の開孔部を形成する工程とは、同一マスクを用い
て、前記第１のレジスト膜および前記第２のレジスト膜
に対して露光、現像を行うことで形成することを特徴と
する半導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、前記第１の開孔部と前記第２の開孔部との間隔
は、前記第１の開孔部の径の２倍以上であることを特徴
とする半導体装置の製造方法。 - 【請求項１０】 半導体基板上に被エッチング膜を形成
する工程と、 前記被エッチング膜上に第１のレジスト膜を形成する工
程と、 前記第１のレジスト膜に複数の第１の開孔部を形成する
工程と、 前記第１の開孔部の形成された前記第１のレジスト膜に
熱処理を施した後、前記第１の開孔部から露出する前記
被エッチング膜を除去する工程と、 前記第１のレジスト膜を除去した後、前記除去された領
域を含む前記被エッチング膜上に第２のレジスト膜を形
成する工程と、 前記第２のレジスト膜の前記第１の開孔部間に対応する
領域に第２の開孔部を形成する工程と、 前記第２の開孔部の形成された前記第２のレジスト膜に
熱処理を施した後、前記第２の開孔部から露出する前記
被エッチング膜を除去する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000068776A JP3581628B2 (ja) | 2000-03-13 | 2000-03-13 | 半導体装置の製造方法 |
| US09/662,855 US6455438B1 (en) | 2000-03-13 | 2000-09-15 | Fabrication method for a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000068776A JP3581628B2 (ja) | 2000-03-13 | 2000-03-13 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003192833A Division JP3923927B2 (ja) | 2003-07-07 | 2003-07-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001257155A true JP2001257155A (ja) | 2001-09-21 |
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Family
ID=18587781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000068776A Expired - Fee Related JP3581628B2 (ja) | 2000-03-13 | 2000-03-13 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6455438B1 (ja) |
| JP (1) | JP3581628B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040007117A (ko) * | 2002-07-16 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 패턴 형성 방법 |
| JP2005252165A (ja) * | 2004-03-08 | 2005-09-15 | Semiconductor Leading Edge Technologies Inc | パターン形成方法 |
| JP2008541451A (ja) * | 2005-05-10 | 2008-11-20 | ラム リサーチ コーポレーション | 複数レチクル処理のためのレチクルのアライメントおよびオーバーレイ |
| JP2009004799A (ja) * | 2003-04-24 | 2009-01-08 | Asml Netherlands Bv | リソグラフィ処理方法およびそれにより製造したデバイス |
| JP2014003209A (ja) * | 2012-06-20 | 2014-01-09 | Lapis Semiconductor Co Ltd | 熱板温度補正方法、熱板駆動装置、及び基板加熱装置 |
Families Citing this family (4)
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|---|---|---|---|---|
| US7927928B2 (en) * | 2008-01-16 | 2011-04-19 | Cadence Design Systems, Inc. | Spacer double patterning for lithography operations |
| US9005848B2 (en) * | 2008-06-17 | 2015-04-14 | Photronics, Inc. | Photomask having a reduced field size and method of using the same |
| JP4970498B2 (ja) | 2008-06-24 | 2012-07-04 | エーエスエムエル ネザーランズ ビー．ブイ． | リソグラフィ装置およびデバイス製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5776836A (en) * | 1996-02-29 | 1998-07-07 | Micron Technology, Inc. | Self aligned method to define features smaller than the resolution limit of a photolithography system |
-
2000
- 2000-03-13 JP JP2000068776A patent/JP3581628B2/ja not_active Expired - Fee Related
- 2000-09-15 US US09/662,855 patent/US6455438B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040007117A (ko) * | 2002-07-16 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 패턴 형성 방법 |
| JP2009004799A (ja) * | 2003-04-24 | 2009-01-08 | Asml Netherlands Bv | リソグラフィ処理方法およびそれにより製造したデバイス |
| JP2005252165A (ja) * | 2004-03-08 | 2005-09-15 | Semiconductor Leading Edge Technologies Inc | パターン形成方法 |
| JP4480424B2 (ja) * | 2004-03-08 | 2010-06-16 | 富士通マイクロエレクトロニクス株式会社 | パターン形成方法 |
| JP2008541451A (ja) * | 2005-05-10 | 2008-11-20 | ラム リサーチ コーポレーション | 複数レチクル処理のためのレチクルのアライメントおよびオーバーレイ |
| KR101275947B1 (ko) | 2005-05-10 | 2013-06-14 | 램 리써치 코포레이션 | 다중 레티클 프로세스를 위한 레티클 정렬 및 오버레이 |
| TWI472883B (zh) * | 2005-05-10 | 2015-02-11 | Lam Res Corp | 多光罩處理之光罩對準及重疊 |
| JP2014003209A (ja) * | 2012-06-20 | 2014-01-09 | Lapis Semiconductor Co Ltd | 熱板温度補正方法、熱板駆動装置、及び基板加熱装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3581628B2 (ja) | 2004-10-27 |
| US6455438B1 (en) | 2002-09-24 |
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