JP2001249829A - システムシミュレータ - Google Patents

Abstract

(57)【要約】 【課題】キャッシュ模擬手段がＣＰＵモデル内に実装さ
れている場合、キャッシュの構成の変更が困難である。
また、キャッシュの仕様を変更してシミュレーションを
実行する場合、シミュレート処理全体を再実行する必要
がある。また、多階層のキャッシュを構成した場合、そ
のキャッシュに関する評価を行うことが容易ではなかっ
た。 【解決手段】本発明のシステムシミュレータは、命令シ
ミュレータの中に補足情報付きアクセス情報を出力する
手段を有し、キャッシュシミュレータの中に補足情報付
きアクセス情報を入力する手段と、補足情報付きアクセ
ス情報を出力する手段と、を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシステムシミュレー
タに関するものであり、更に詳細には中央演算処理装置
(ＣＰＵ)のキャッシュの動作を模擬するための装置に関
するものである。

【０００２】

【従来の技術】従来のシミュレータの技術としては、特
開平10−187484号公報に開示されたものがある。アプリ
ケーションプログラムをシミュレータで実行することに
より、キャッシュのヒット率やミス率、あるいはプログ
ラムの実行サイクル数を知ることができ、この情報をプ
ログラムの改善に役立てることができる。

【０００３】

【発明が解決しようとする課題】しかしながら上記従来
例に開示された技術では、キャッシュ模擬手段はＣＰＵ
モデル内に実装されており、キャッシュの構成の変更が
困難である。また、キャッシュの仕様を変更してシミュ
レーションを実行する場合、シミュレート処理全体を再
実行する必要がある。

【０００４】また、上記従来例に開示された技術では、
多階層のキャッシュを構成した場合、そのキャッシュに
関する評価を行うことが容易ではなかった。

【０００５】

【課題を解決するための手段】上記課題を解決するた
め、本発明のシステムシミュレータは、命令シミュレー
タの中に補足情報付きアクセス情報を出力する手段を有
し、キャッシュシミュレータの中に補足情報付きアクセ
ス情報を入力する手段と、補足情報付きアクセス情報を
出力する手段と、を有する。

【０００６】

【発明の実施の形態】以下、本発明の実施例を図面を参
照して詳細に説明する。

【０００７】はじめに図１を用いて、本発明のシステム
構成について説明する。

【０００８】図１（ａ）に、本発明の実施例の処理を行
うためのシステムの構成を示す。また、図１（ｂ）に、
図１（ａ）のシステムの概観図を示す。

【０００９】演算装置０１０１は、ディスク装置０１０
３からプログラムを読み込み、一時ファイルをディスク
装置０１０３に書き出し、または読み出し、最終結果を
ディスク装置０１０３に書き出す。また演算装置０１０
１は、キーボード０１０７及びマウス０１０６からの入
力を受け取り、表示装置０１０２に画像を出力する。ま
た演算装置０１０３は、ネットワークインタフェース０
１０５を制御し、ネットワーク０１０８を経由して他演
算装置と、情報の交換が可能になっている。

【００１０】次に図２を用いて、シミュレーション対象
システムについて説明する。前記シミュレーション対象
システムは、図１のシステム上に仮想的に構築されたも
のである。

【００１１】図２（ａ）において、主記憶０２０１は、
一般にＲＡＭとＲＯＭから構成されている。例えば、シ
ミュレーション対象システムを初期化後、ＲＯＭ内のプ
ログラムがＣＰＵによりＲＡＭ内へ転送され、ＲＡＭ上
のプログラムをＣＰＵが実行する、といった処理が行わ
れる。本実施例では、ＲＡＭはＳＤＲＡＭであり、Ｌ１
（第１レベル）キャッシュとＬ２（第２レベル）キャッ
シュはＳＲＡＭとキャッシュコントローラにより実現さ
れている。

【００１２】ＣＰＵ０２０７は主記憶０２０１に格納さ
れたプログラムの各命令を解釈し、実行し、その結果を
主記憶に書き戻すといった動作を繰り返し行う。その
際、命令及びデータを読み込むためのアクセスと、デー
タを書き出すためのアクセスとは、信号線０２０６を経
由して行われる。

【００１３】Ｌ１キャッシュ０２０５は、信号線０２０
６からライトまたはリードのアクセス要求を受け取り、
リード要求の場合はリードデータを信号線０２０６へ出
力する。前記アクセス要求がミスした場合には、信号線
０２０４を通じてアクセス要求を出す。

【００１４】Ｌ２キャッシュ０２０３は、信号線０２０
４からライトまたはリードのアクセス要求を受け取り、
リード要求の場合はリードデータを信号線０２０４へ出
力する。前記アクセス要求がミスした場合には、信号線
０２０２を通じてアクセス要求を出す。

【００１５】主記憶０２０１は、信号線０２０２からの
アクセス要求を受け取り、リード要求の場合はリードデ
ータを信号線０２０２へ出力する。

【００１６】なお、シミュレーション対象が図２（ｂ）
の構成であったとしても、図２(ａ)の構成との違いはレ
イテンシの違いだけであるため、本発明のシミュレータ
による模擬は可能である。

【００１７】次に図３を用いて、本発明の処理の全体の
流れを説明する。

【００１８】命令シミュレーション実行処理０３０１
は、シミュレーション対象システム上で実行するプログ
ラムを入力とし、実行トレース及びＣＰＵからＬ１キャ
ッシュへのアクセスログを出力する処理である。

【００１９】Ｌ１キャッシュ処理０３０２は、ＣＰＵか
らＬ１キャッシュへのアクセスログを入力とし、Ｌ１キ
ャッシュからＬ２キャッシュへのアクセスログを出力す
る処理である。

【００２０】Ｌ２キャッシュ処理０３０３は、Ｌ１キャ
ッシュからＬ２キャッシュへのアクセスログを入力と
し、Ｌ２キャッシュから主記憶へのアクセスログを出力
する処理である。

【００２１】主記憶処理０３０４は、Ｌ２キャッシュか
ら主記憶へのアクセスログを入力とし、主記憶動作ログ
を出力する処理である。

【００２２】総サイクル数計算処理０３０５は、０３０
１から０３０４の各処理の計算結果を元に、命令シミュ
レーション処理０３０１で実行されたプログラムの実サ
イクル数を計算する処理である。

【００２３】次に図４を用いて、命令シミュレーション
実行処理０３０１について説明する。

【００２４】実行プログラム読み込み処理０４０１は、
シミュレーション対象システム上で実行するプログラム
をファイルより読み込む処理である。

【００２５】１命令実行処理０４０２は、１命令読み込
み、内部のパイプライン処理を１フェーズ進める。

【００２６】トレース出力処理０４０３は、実行トレー
ス及びＣＰＵからＬ１キャッシュへのアクセスログを出
力する処理である。このとき、アクセスログには、命令
アクセスにはinstという文字列を、データアクセスには
dataという文字列を、付加して出力する。

【００２７】シミュレーション終了判断処理０４０４
は、実行プログラムの終了を判断する処理である。

【００２８】なお、ここで述べた命令シミュレーション
実行処理０３０１は、上記の「CPUからＬ１キャッシュ
へのアクセスログ」を除けば、サイクルベースシミュレ
ーションとも呼ばれる、特開平11−66037 号公報等に開
示された従来技術である。上記の「ＣＰＵからＬ１キャ
ッシュへのアクセスログ」には、アクセス種別情報を含
み、これは従来からある技術とは異なり新規なものであ
る（前記アクセスログについての詳細は後述）。

【００２９】次に図５を用いてＬ１キャッシュ処理につ
いて説明する。

【００３０】キャッシュ仕様読み込み処理０５０１は、
キャッシュ仕様をディスク装置0103から読み込む。本実
施例のＬ１キャッシュは、命令キャッシュとデータキャ
ッシュのそれぞれが、１ライン３２バイト，２５６エン
トリ，２ウェイ構成の１６KBのキャッシュとする。

【００３１】１行入力処理０５０２は、ＣＰＵからＬ１
キャッシュへのアクセスログを１行読み込む。

【００３２】タグテーブル処理０５０３は、Ｌ１キャッ
シュのタグテーブル部分をシミュレートし、ヒットした
か否かの判定と、ヒットカウンタ及びミスカウンタの更
新を行う。またＬ１キャッシュは、命令キャッシュとデ
ータキャッシュを分けて持つ構成とし、ヒットカウンタ
とミスカウンタを命令キャッシュ用とデータキャッシュ
用の２組持っている。

【００３３】アクセスログ出力処理０５０４は、Ｌ１キ
ャッシュミス時及びＬ１キャッシュのライトバック動作
時に、Ｌ１キャッシュからＬ２キャッシュへのアクセス
要求のログを出力する。ログには、Ｌ１キャッシュミス
時にはＬ１missという文字列を、Ｌ１キャッシュのライ
トバック動作時にはＬ１writeback という文字列を、付
加して出力する。

【００３４】終了判定処理０５０５は、入力されるアク
セスログの終了を判定する。

【００３５】次に図６を用いてＬ２キャッシュ処理につ
いて説明する。

【００３６】キャッシュ仕様読み込み処理０６０１は、
キャッシュ仕様をディスク装置0103から読み込む。本実
施例のＬ２キャッシュは、命令とデータが同じキャッシ
ュを利用するユニファイドキャッシュであり、１ライン
３２バイト、２５６エントリの８ＫＢのキャッシュとす
る。

【００３７】１行入力処理０６０２は、ＣＰＵからＬ２
キャッシュへのアクセスログを１行読み込む。

【００３８】タグテーブル処理０６０３は、Ｌ２キャッ
シュのタグテーブル部分をシミュレートし、ヒットした
か否かの判定と、ヒットカウンタ及びミスカウンタの更
新と、を行う。Ｌ２キャッシュは、Ｌ１キャッシュと異
なり、命令キャッシュとデータキャッシュの区別はな
く、いわゆるユニファイド型のキャッシュ構成とする。
そのため、ヒットカウンタとミスカウンタは１組しかな
い。

【００３９】アクセスログ出力処理０６０４は、Ｌ２キ
ャッシュミス時及びＬ２キャッシュのライトバック動作
時に、Ｌ２キャッシュから主記憶へのアクセス要求のロ
グを出力する。ログには、Ｌ２キャッシュミス時にはＬ
２iss という文字列を、Ｌ２キャッシュのライトバック
動作時にはＬ２ritebackという文字列を、付加して出力
する。

【００４０】終了判定処理０６０５は、入力されるアク
セスログの終了を判定する。

【００４１】ここでＬ１キャッシュまたはＬ２キャッシ
ュの仕様を変更した場合の再シミュレーションの方法に
ついて述べる。Ｌ１キャッシュの仕様を変更した場合に
は、ディスク装置０１０３に保存されたＣＰＵからＬ１
キャッシュへのアクセスログ情報を元に、図３のＬ１キ
ャッシュ処理０３０２から処理を行えばよい。Ｌ２キャ
ッシュの仕様を変更した場合には、ディスク装置０１０
３に保存されたＬ１キャッシュからＬ２キャッシュへの
アクセスログ情報を元に、図３のＬ２キャッシュ処理０
３０３から処理を行えばよい。

【００４２】次に図７を用いて主記憶処理０３０４につ
いて説明する。

【００４３】主記憶仕様読み込み処理０７０１は、主記
憶仕様をディスク装置０１０３から読み込む。

【００４４】１行入力処理０７０２は、Ｌ２キャッシュ
から主記憶へのアクセスのログを１行読み込む。

【００４５】主記憶モデル処理０７０３は、ＳＤＲＡＭ
モデルの動作処理を行う。

【００４６】動作ログ出力処理０７０４は、前記ＳＤＲ
ＡＭモデルがいかに動作したかということを出力する。

【００４７】入力終了判定処理０７０５は、入力される
アクセスログの終了を判定する。

【００４８】次に図８を用いて、総サイクル数計算処理
０３０５について説明する。

【００４９】仮実行サイクル数読み込み処理０８０１
は、０３０１から０３０４までの結果ファイルから実行
サイクル数を計算するために必要なデータを読み込む。

【００５０】オーバーヘッド計算処理０８０２は、Ｌ１
キャッシュのミスと、Ｌ２キャッシュのミスによるオー
バヘッドを計算する。

【００５１】総サイクル数出力処理０８０３は、シミュ
レーション対象のプログラム実行にかかったサイクル数
をディスク装置０１０３へ出力する。

【００５２】図９を用いて、アクセスログについて説明
する。

【００５３】図９（ａ）は、ＣＰＵからＬ１キャッシュ
へのアクセスのログである。（１）から（４）まで４回
のアクセスが示されており、「０ｘ」で始まる１６進数
はアドレスを示している。その右隣の列の４または２
は、アクセス長(データの長さ)を示している。さらにそ
の右隣の列のdataまたはinstは、そのアクセスがデータ
アクセスなのか、あるいは命令アクセスなのかというこ
とを示している。これにより、Ｌ１キャッシュシミュレ
ータ内で、命令キャッシュ処理とデータキャッシュ処理
とを分けて行うことができる。

【００５４】図９（ｂ）は、Ｌ１キャッシュからＬ２キ
ャッシュへのアクセスのログである。図９（ａ）に比べ
て、さらに右１列が増えている。ここにはＬ１miss，Ｌ
１write_back，Ｌ１uncache と書かれているが、これは
それぞれ「Ｌ１キャッシュミスによるアクセス」「Ｌ１
キャッシュのライトバックアクセス」「Ｌ１キャッシュ
のアンキャッシュ領域アクセス」ということを示してい
る。

【００５５】図９（ｃ）は、Ｌ２キャッシュから主記憶
へのアクセスのログである。図９（ｂ）との違いは、最
右の列が“，”が入った表記になっていることである。
ここにはＬ１miss，Ｌ２miss，Ｌ１uncache，Ｌ２uncac
heと書かれているが、これはそれぞれ「Ｌ１キャッシュ
ミスが原因のＬ２キャッシュアクセスで、Ｌ２キャッシ
ュもミスした」「Ｌ１キャッシュのアンキャッシュ領域
アクセスにおいて、Ｌ２キャッシュでもアンキャッシュ
領域であった」ことを示している。

【００５６】図９（ａ）から（ｃ）において、（ａ）の
最右に１列の空列があるとみれば、（ａ）から（ｃ）は
同じフォーマット（アドレス，アクセス長，データ種
別，キャッシュ情報）であり、フォーマットが統一され
ていることがわかる。この統一化により、多階層キャッ
シュの容易なシミュレーションが可能となっている。

【００５７】図９(ｄ)は、主記憶動作ログである。ここ
にはアドレス０ｘ１２３４００００と、０ｘ４２３４０
００との、２回の３２バイト長のデータアクセスが記録
されている。

【００５８】

【発明の効果】以上本発明によれば、命令シミュレーシ
ョン手段と、キャッシュシミュレーション手段とが分割
されて実装されており、キャッシュの構成の変更が容易
である。また、キャッシュの仕様を変更してシミュレー
ションを実行する場合、キャッシュ部分のみのシミュレ
ーションを実行すればよく、命令シミュレーションは再
実行しなくてよい。

【００５９】また、キャッシュシミュレーション手段の
入力と、出力のフォーマットが統一されているので、多
階層キャッシュのシミュレーションが容易である。

【図面の簡単な説明】

【図１】本発明のシミュレータを実行するシステムの全
体構成である。

【図２】本発明のシミュレータが対象とするメモリ構成
の例である。

【図３】本発明のシミュレータの全体フローである。

【図４】命令シミュレーション処理の全体フローであ
る。

【図５】Ｌ１キャッシュ処理の全体フローである。

【図６】Ｌ２キャッシュ処理の全体フローである。

【図７】主記憶処理の全体フローである。

【図８】総サイクル数計算処理の全体フローである。

【図９】アクセスログの例である。

【符号の説明】

０１０１…演算装置、０１０３…ディスク装置、０２０
７…ＣＰＵ、０２０５…Ｌ１キャッシュ、０２０３…Ｌ
２キャッシュ、０２０１…主記憶、０３０１…命令シミ
ュレーション処理、０３０２…Ｌ１キャッシュ処理、０
３０３…Ｌ２キャッシュ処理、０３０４…主記憶処理、
０３０５…総サイクル数計算処理。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 納谷 英光 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 横山 孝典 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 遠藤 浩通 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 菅谷 祐二 茨城県ひたちなか市大字市毛882番地 株 式会社日立製作所計測器グループ内 (72)発明者 大橋 正博 茨城県ひたちなか市大字市毛882番地 株 式会社日立製作所計測器グループ内 Ｆターム(参考） 5B005 JJ11 LL01 LL11 MM05 UU32 VV03 VV04 VV24 5B042 GA15 GA33 HH07 HH20 MA08 MB01 MC01 MC28 MC33 MC40 5B048 AA19 DD14

Claims (3)

【特許請求の範囲】
1. 【請求項１】演算装置のシミュレータにおいて、前記シ
   ミュレータは補足情報付きアクセス情報を出力すること
   を特徴とする演算装置シミュレータ。
2. 【請求項２】キャッシュメモリのシミュレータにおい
   て、前記シミュレータは補足情報付きアクセス情報を入
   力することと、前記シミュレータは補足情報付きアクセ
   ス情報を出力することと、を特徴とするキャッシュメモ
   リシミュレータ。
3. 【請求項３】請求項１から３において、補足情報とはア
   クセスが命令アクセスか、データアクセスか、を示す情
   報であことを特徴とする、シミュレータ。