WO2018168264A1 - 情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム - Google Patents

情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム Download PDF

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WO2018168264A1
WO2018168264A1 PCT/JP2018/004181 JP2018004181W WO2018168264A1 WO 2018168264 A1 WO2018168264 A1 WO 2018168264A1 JP 2018004181 W JP2018004181 W JP 2018004181W WO 2018168264 A1 WO2018168264 A1 WO 2018168264A1
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WO
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unit
cache
data processing
cache control
data
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PCT/JP2018/004181
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English (en)
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貴志 清水
渡部　康弘
Original Assignee
富士通株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/12—Replacement control
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form

Definitions

  • the present invention relates to an information processing apparatus, an information processing apparatus control method, and an information processing apparatus control program.
  • the logic built in the FPGA is generated by sequentially converting a source file described in a high-level language into a control flow graph expression and a control data flow graph expression, and converting the control data flow graph expression into a hardware description language.
  • a technique is known in which a compiler determines a part executed by software and a part executed by hardware in a source file (see, for example, Patent Document 3).
  • a data access pattern is analyzed in advance by executing a program, and data to be processed by a plurality of arithmetic units is specified based on the analysis result.
  • a cache memory is connected to each of the plurality of arithmetic units, the specified data is stored in a cache memory corresponding to the arithmetic unit that processes the data (see, for example, Patent Document 4).
  • a memory access pattern by the data processing unit installed in the FPGA is different for each application. For this reason, when a general-purpose cache memory is used, cache efficiency such as a cache hit rate may be reduced. For example, data held in the cache memory is replaced according to an LRU (Least Recently Used) method.
  • LRU Least Recently Used
  • the LRU method is not necessarily suitable for all applications.
  • a method for optimizing cache efficiency for each application in a domain-oriented information processing apparatus has not been proposed.
  • an object of the present invention is to optimize cache efficiency according to the characteristics of memory access by a data processing unit programmed in a programmable unit.
  • the information processing apparatus includes a storage unit that stores data, a data processing unit that processes data stored in the storage unit, a cache memory unit that stores data used in the data processing unit, and data
  • a cache control unit that determines whether data read from the storage unit by the processing unit is stored in the cache memory unit based on the cache control information, and a cache control that generates cache control information based on a memory access request issued by the data processing unit
  • the present invention can optimize the cache efficiency according to the characteristics of memory access by the data processing unit programmed in the programmable unit.
  • FIG. 1 It is a figure which shows one Embodiment of the information processing apparatus, the control method of information processing apparatus, and the control program of information processing apparatus. It is a figure which shows an example of the operation
  • FIG. 1 shows an embodiment of an information processing apparatus, a control method for the information processing apparatus, and a control program for the information processing apparatus.
  • An information processing apparatus 100 illustrated in FIG. 1 is, for example, a domain-oriented server, and includes a programmable unit 1 such as an FPGA, a storage unit 2 such as a memory module, and an arithmetic processing unit 3 such as a CPU (Central Processing Unit).
  • the information processing apparatus 100 may include an HDD (Hard Disk Disk Drive), a communication interface, and the like in addition to the elements illustrated in FIG.
  • HDD Hard Disk Disk Drive
  • the cache circuit 1b includes a cache control switching unit 1c, a cache control unit 1d, and a cache memory unit 1e.
  • the cache memory unit 1e stores data used by the data processing unit 1a.
  • the cache control unit 1d executes control to access the storage unit 2 based on a memory access request issued by the data processing unit 1a. Further, the cache control unit 1d determines whether or not the data read from the storage unit 2 by the data processing unit 1a is stored in the cache memory unit 1e based on the cache control information CINF.
  • the cache control switching unit 1c generates the cache control information CINF based on the memory access request (read access request or write access request) issued by the data processing unit 1a.
  • the cache control switching unit 1c uses the cache control information CINF indicating “S” (Shared) based on the read access request. Generate.
  • the cache control switching unit 1c generates cache control information CINF indicating “I” (Invalid) based on the read access request. .
  • the cache control unit 1d outputs a read access request to the storage unit 2 when the cache control information CINF received in response to the read access request is “S”.
  • the cache control unit 1d stores the data read from the storage unit 2 in the cache memory unit 1e and outputs the data to the data processing unit 1a.
  • the cache control unit 1d holds the data in the cache memory unit 1e without outputting a read access request to the storage unit 2.
  • the processed data is output to the data processing unit 1a.
  • the cache control unit 1d outputs a read access request to the storage unit 2 when the cache control information CINF received in response to the read access request is “I”. Then, the cache control unit 1d outputs the data read from the storage unit 2 to the data processing unit 1a without storing it in the cache memory unit 1e.
  • the cache control unit 1d may generate the cache control information CINF when the data processing unit 1a issues a write access request for writing data to the storage unit 2. For example, when the write data output from the data processing unit 1a is held in the cache memory unit 1e, the cache control switching unit 1c generates cache control information CINF indicating “M” (Modified) based on the write access request. . When the data to be written in the storage unit 2 by the data processing unit 1a is not held in the cache memory unit 1e, the cache control switching unit 1c generates cache control information CINF indicating “I” based on the write access request.
  • the cache control unit 1d When the cache control information CINF received in response to the write access request is “M”, the cache control unit 1d stores the data output from the data processing unit 1a in the cache memory unit 1e and does not write it in the storage unit 2. .
  • the cache control unit 1d stores the data output from the data processing unit 1a in the storage unit 2 without storing it in the cache memory unit 1e.
  • the cache control information CINF indicating “M” or “I” generated in response to the write access request issued by the data processing unit 1a is an example of first information.
  • the storage unit 2 includes a semiconductor memory such as an SDRAM (Synchronous Dynamic Random Access Memory), SRAM, or flash memory.
  • the storage unit 2 includes a data area 2a, a program area 2b, and a configuration information area 2c.
  • the data area 2a holds data processed by the data processing unit 1a, data used by the arithmetic processing unit 3, and the like.
  • the program area 2b holds a first program 2d, a second program 2e, a control program 2f, and the like.
  • the first program 2d is used when executing predetermined data processing without using the data processing unit 1a.
  • the first program 2d is a source program including a process equivalent to a process executed by the data processing unit 1a.
  • the second program 2e is used when executing predetermined data processing using the data processing unit 1a.
  • the second program 2e is generated by deleting a process equivalent to the process executed by the data processing unit 1a from the first program 2d and adding a process for calling the data processing unit 1a.
  • the data processing executed by the first program 2d and the data processing executed by the data processing unit 1a according to the instruction of the second program 2e are equivalent to each other.
  • the first program 2d is an example of a processing program. An example of the operation by the first program 2d and the second program 2e is shown in FIG.
  • the control program 2f is executed by the arithmetic processing unit 3a, thereby realizing the functions of the analysis unit 3b, the determination unit 3c, and the configuration control unit 3d.
  • the control program 2f may be stored in a computer-readable recording medium 4 such as a CD-ROM (Compact Disc Read Only Memory), a DVD (Digital Versatile Disc), or a USB (Universal Serial Bus) memory.
  • a computer-readable recording medium 4 such as a CD-ROM (Compact Disc Read Only Memory), a DVD (Digital Versatile Disc), or a USB (Universal Serial Bus) memory.
  • the control program 2 f stored in the recording medium 4 is transferred from the recording medium 4 to the program area 2 b via an input / output interface (not shown) provided in the information processing apparatus 100.
  • the control program may be transferred from the recording medium 4 to an HDD (not shown) and then transferred from the HDD to the program area 2b.
  • the configuration information area 2c holds configuration information of various circuits programmed in the programmable unit 1.
  • the configuration information may be generated in advance, or may be generated by the arithmetic processing device 3 in accordance with the processing performance required for the information processing device 100.
  • the configuration information may be stored in a storage area other than the storage unit 2 of the information processing apparatus 100 or may be stored in a storage area outside the information processing apparatus 100.
  • the arithmetic processing unit 3 includes an arithmetic processing unit 3a such as a CPU core, and an analysis unit 3b, a determination unit 3c, and a configuration control unit 3d realized by executing the control program 2f.
  • an arithmetic processing unit 3a such as a CPU core
  • an analysis unit 3b such as a CPU core
  • a determination unit 3c such as a CPU core
  • a configuration control unit 3d realized by executing the control program 2f.
  • the analysis unit 3b, the determination unit 3c, and the configuration control unit 3d may be mounted on the information processing apparatus 100 as hardware (circuit).
  • at least one of the analysis unit 3b, the determination unit 3c, and the configuration control unit 3d may be realized using the programmable unit 1.
  • the arithmetic processor 3a executes arithmetic processing by executing programs such as the first program 2d, the second program 2e, and the control program 2f, and realizes the function of the information processing apparatus 100.
  • the analysis unit 3b Based on the execution of the first program 2d by the arithmetic processing unit 3a, the analysis unit 3b indirectly detects a memory access request issued by the data processing unit 1a without operating the data processing unit 1a, and generates a memory access request. Analyzes the pattern of access addresses included in the.
  • the determination unit 3c generates the configuration information of the cache control switching unit 1c that is optimal for memory access by the data processing unit 1a based on the access address pattern analyzed by the analysis unit 3b, thereby programming the programmable unit 1 into the cache
  • the control switching unit 1c is determined.
  • the configuration information of the cache control switching unit 1c generated by the determination unit 3c is stored in the configuration information area 2c.
  • the determining unit 3c programs the programmable unit 1 by selecting configuration information to be programmed in the programmable unit 1 from the configuration information of the plurality of cache control switching units 1c already stored in the configuration information area 2c.
  • the cache control switching unit 1c may be determined.
  • the configuration control unit 3d executes control for reading the configuration information of the cache control switching unit 1c generated by the determination unit 3c from the configuration information area 2c and programming it in the programmable unit 1.
  • FIG. 2 shows an example of an operation flow of the information processing apparatus 100 shown in FIG.
  • the flow shown in FIG. 2 receives an instruction to cause the data processing unit 1a to execute part of the data processing executed by the arithmetic processing unit 3a from an administrator who manages the information processing device 100 or a user who uses the information processing device 100. Start based on what you did.
  • step S1 the information processing apparatus 100 starts executing the first program 2d that executes predetermined data processing without using the data processing unit 1a.
  • step S2 the analysis unit 3b of the information processing apparatus 100 indirectly detects a memory access request issued by the data processing unit 1a based on the execution of the first program 2d, and is included in the memory access request. Analyze access address patterns. By using the first program, the access address pattern can be analyzed before the data processing unit 1a and the cache circuit 1b are programmed into the programmable unit 1.
  • step S3 the information processing apparatus 100 proceeds to step S4 when the analysis of the access address pattern by the analysis unit 3b is completed, and performs processing when the analysis of the access address pattern is not completed.
  • step S2 For example, when the characteristics of the access address pattern included in the memory access request issued by the data processing unit 1a are found, the analysis unit 3b completes the analysis of the access address pattern.
  • step S4 the determination unit 3c of the information processing device 100 generates the configuration information of the cache control switching unit 1c based on the access address pattern analyzed by the analysis unit 3b, thereby programming the cache control switching to the programmable unit 1. Part 1c is determined.
  • step S5 the configuration control unit 3d of the information processing apparatus 100 changes the cache control switching unit 1c determined by the determination unit 3c to the programmable unit 1 together with the data processing unit 1a, the cache control unit 1d, and the cache memory unit 1e.
  • the processing from step S2 to step S5 shows an example of a control method of the information processing apparatus 100 and an example of a control program of the information processing apparatus 100.
  • step S6 the information processing apparatus 100 stops the execution of the first program 2d, and starts the execution of the second program 2e from the location corresponding to the location where the execution is stopped. Thereby, it is possible to switch from the first program 2d to the second program 2e without duplicating or missing data processing.
  • FIG. 3 shows an example of the operation of the information processing apparatus 100 shown in FIG. That is, FIG. 2 shows an example of a control method of the information processing apparatus 100.
  • a white rectangle indicates a process executed by the arithmetic processing unit 3a.
  • the hatched rectangle indicates data processing equivalent to data processing executed by the data processing unit 1a or data processing executed by the data processing unit 1a.
  • a shaded rectangle indicates a process executed by the cache control switching unit 1c.
  • the information processing apparatus 100 starts execution of the first program 2d that executes predetermined data processing without using the data processing unit 1a (FIG. 3A).
  • the first program 2d executes data processing equivalent to the data processing executed by the data processing unit 1a (FIG. 3B).
  • the first program 2d executes data processing using the same data as the data used by the data processing unit 1a for data processing.
  • the data processing executed by the data processing unit 1a is an example of first data processing.
  • the data processing executed by the first program 2d is an example of second data processing. In the left parenthesis in FIG. 3, an example of operation when data processing is continued by the first program 2d is shown.
  • the analysis unit 3b monitors the access of the data area 2a by equivalent data processing (that is, a memory access request), and analyzes the pattern of the access address (FIG. 3C). That is, the analysis unit 3b analyzes the access address pattern based on the access to the storage unit 2 when a part of the data processing is executed by the first program 2d.
  • the analysis unit 3b analyzes the characteristics of memory access by the data processing unit 1a. be able to.
  • the determination unit 3c determines to generate the configuration information of the cache control switching unit 1c based on the characteristics of the access address pattern analyzed by the analysis unit 3b, and programs the generated cache control switching unit 1c in the programmable unit 1 To decide (FIG. 3D).
  • the configuration control unit 3d programs the cache control switching unit 1c generated by the determination unit 3c into the programmable unit 1 together with the data processing unit 1a, the cache control unit 1d, and the cache memory unit 1e (FIG. 3 (e)).
  • the data processing unit 1a, the cache control unit 1d, and the cache memory unit 1e may be programmed in the programmable unit 1 before the cache control switching unit 1c is generated (that is, before the start of the operation in FIG. 3).
  • the information processing apparatus 100 stops the execution of the first program 2d and starts the execution of the second program 2e from the location corresponding to the location where the execution is stopped. (FIG. 3 (f)). Then, the second program 2e calls the data processing unit 1a and causes the data processing unit 1a to execute an unexecuted process among the data processes executed by the first program 2d (FIG. 3 (g)).
  • the cache control switching unit 1c While the data processing unit 1a is operating, the cache control switching unit 1c, the cache control unit 1d, and the cache memory unit 1e operate based on the memory access request issued by the data processing unit 1a (FIG. 3 (h)).
  • the cache control switching unit 1c generates cache control information CINF based on the memory access request, and the cache control unit 1d operates based on the cache control information CINF.
  • the cache control information CINF is generated in accordance with the memory access characteristics of the data processing unit 1a, the cache hit rate of the cache circuit 1b is improved as compared with the case of using another cache control switching unit. Can do.
  • the frequency of the eviction process for writing back data from the cache memory unit 1e to the data area 2a to secure a storage area for storing new data decreases.
  • cache efficiency can be improved by reducing useless memory access to the data area 2a, and the processing performance of the information processing apparatus 100 can be improved.
  • the data processing by the data processing unit 1a is executed by hardware programmed in the programmable unit 1. For this reason, the efficiency of data processing by the data processing unit 1a is higher than the efficiency of data processing by the first program 2d (software). Therefore, the data processing by the data processing unit 1a is completed earlier than the case where the data processing equivalent to the data processing executed by the data processing unit 1a is executed by the first program 2d (FIG. 3 (i)).
  • the second program 2e executes processing by software (FIG. 3 (j)). Thereafter, the second program 2e calls the data processing unit 1a to cause the data processing unit 1a to execute data processing, and the data processing unit 1a executes data processing (FIG. 3 (k)). As described above, the data processing by the data processing unit 1a is completed earlier than the data processing by the first program 2d (FIG. 3 (l)). Then, after the data processing by the data processing unit 1a is completed, the second program 2e executes processing by software, and the entire processing is completed (FIG. 3 (m)). As shown in FIG. 3, the entire processing executed by the second program 2e including data processing by the data processing unit 1a is completed earlier than the entire processing executed by the first program 2d.
  • the information processing apparatus 100 analyzes the pattern of the access address included in the memory access request output from the data processing unit 1 a and obtains the cache control information CINF based on the analysis result.
  • the output cache control switching unit 1c is generated.
  • the first program 2d executed by the information processing apparatus 100 executes data processing using the same data as the data used by the data processing unit 1a for data processing. Therefore, the analysis unit 3b can analyze the characteristics of memory access by the data processing unit 1a without operating the data processing unit 1a.
  • the cache efficiency such as the cache hit rate of the cache circuit 1b can be optimized in accordance with the memory access characteristics of the data processing unit 1a before being mounted on the programmable unit 1.
  • useless memory access to the data area 2a can be reduced, cache efficiency can be improved, and processing performance of the information processing apparatus 100 can be improved.
  • the information processing apparatus 100 uses the first program, which is a source program including a process to be executed by the data processing unit 1a, so that the data processing unit 1a and the cache circuit 1b can be changed in the access address before being mounted on the programmable unit 1.
  • the pattern can be analyzed.
  • the analysis of the access address pattern is completed, by causing the second program to continue the processing by the first program, it is possible to eliminate the waste of redundantly executing the same processing in the first program and the second program. Can do.
  • the cache control switching unit 1c is added to the programmable unit 1 without preparing the logic of the plurality of types of cache control switching unit 1c in advance. Can be programmed.
  • FIG. 4 shows another embodiment of the information processing apparatus, the control method for the information processing apparatus, and the control program for the information processing apparatus. Elements that are the same as or similar to those described in the embodiment shown in FIGS. 1 to 3 are given the same reference numerals, and detailed descriptions thereof are omitted.
  • An information processing apparatus 100A illustrated in FIG. 4 is, for example, a domain-oriented server.
  • the information processing apparatus 100A includes a programmable unit 10 such as an FPGA, a main memory 20, an arithmetic processing unit 30 such as a CPU, an input / output interface 40, an HDD 50, and a communication interface 60.
  • the programmable unit 10 is programmed with circuits such as a data processing unit 10a and a cache circuit 10b that process data used in a specific application.
  • the data processing unit 10a operates based on control of an application program (second program) executed by the CPU core 30a, and executes data processing instead of the CPU core 30a.
  • the data processing unit 10a is an example of a data processing unit that processes data.
  • the data processing executed by the data processing unit 10a is an example of first data processing. Access to the main memory 20 (data read or data write) by the data processing unit 10a is executed via the cache circuit 10b and the LLC (Last Level Cache) 30b.
  • the cache circuit 10b includes a cache control switching unit 10c, a cache control unit 10d, and a cache memory unit 10e.
  • the cache control switching unit 10c determines a cache hint and burst length to be output to the cache control unit 10d based on a memory access request (read access request or write access request) issued by the data processing unit 10a.
  • the cache hint includes information indicating whether or not the data received from the LLC 30b is held in the cache memory unit 10e based on the read access request.
  • the cache hint includes information indicating whether the write data is written to the cache memory unit 10e or output to the LLC 30b when the data processing unit 10a issues a write access request together with the write data.
  • the burst length includes information indicating the length of data received from the LLC 30b when the data processing unit 10a issues a read access request.
  • the cache hint and burst length are examples of cache control information output from the cache control switching unit 10c.
  • the burst length is an example of second information in the cache control information.
  • the cache circuit 10b executes control for maintaining data consistency using a MESI (Modified, Exclusive, Shared, Invalid) protocol.
  • MESI Modified, Exclusive, Shared, Invalid
  • “Modified” indicates a state in which the data held in the cache memory unit 10 e is updated (rewritten) and is different from the data held in the LLC 30 b or the main memory 20.
  • “Exclusive” indicates a state in which data to be accessed is held only in the cache memory unit 10e and the data is not updated.
  • “Shared” indicates that the data to be accessed is held in, for example, the LLC 30b and the cache memory unit 10e, and the data is not updated.
  • “Invalid” indicates that the data held in the cache memory unit 10e is invalid.
  • the cache control unit 10d When the cache control unit 10d receives a read access request from the data processing unit 10a, the cache control unit 10d determines whether the access target data is held in the cache memory unit 10e. When the target data is held in the cache memory unit 10e (cache hit), the cache control unit 10d reads the data from the cache memory unit 10e and outputs the read data to the data processing unit 10a.
  • the cache control unit 10d When the target data is not held in the cache memory unit 10e (cache miss), the cache control unit 10d issues a read access request to the LLC 30b and receives data output from the LLC 30b. Thereafter, the cache control unit 10d operates as follows according to the cache hint received from the cache control switching unit 10c in response to the read access request.
  • the cache control unit 10d When the cache hint is “S”, the cache control unit 10d outputs the data received from the LLC 30b to the data processing unit 10a and stores it in the cache memory unit 10e. When there is no free space for storing data in the cache memory unit 10e, the cache control unit 10d executes a eviction process for writing back any of the data held by the cache memory unit 10e to the LLC 30b.
  • the eviction process includes a write access request for writing data back to the LLC 30b.
  • the cache control unit 10d When the cache hint is “I”, the cache control unit 10d outputs the data received from the LLC 30b to the data processing unit 10a without storing it in the cache memory unit 10e. When a cache miss occurs, the cache control unit 10d issues a read access request to the LLC 30b for reading out data from the LLC 30b corresponding to the burst length output from the cache control switching unit 10c in response to the read access request. To do.
  • the cache control unit 10d determines whether the access target data is held in the cache memory unit 10e.
  • the cache control unit 10d operates as follows according to the cache hint received from the cache control switching unit 10c in response to the write access request. To do.
  • the cache control unit 10d When the cache hint is “M”, the cache control unit 10d overwrites the cache hit target data held in the cache memory unit 10e with the write data, and does not issue a write access request to the LLC 30b.
  • the cache control unit 10d deletes the cache hit target data held by the cache memory unit 10e, and issues a write access request for writing the write data to the LLC 30b to the LLC 30b.
  • the cache hint “M” or “I” output by the cache control unit 10d based on the write access request is an example of first information.
  • the cache control unit 10d When the target data is not held in the cache memory unit 10e (cache miss), the cache control unit 10d operates as follows according to the cache hint received from the cache control switching unit 10c in response to the write access request To do.
  • the cache control unit 10d issues a data read request corresponding to the write data to the LLC 30b, replaces the data received from the LLC 30b with the write data, and stores the data in the cache memory unit 10e.
  • the bit width of the write data is smaller than the bit width of the data received from the LLC 30b, a part of the data received from the LLC 30b is replaced with the write data.
  • the cache hint is “I”
  • the cache control unit 10d issues a write access request for writing the write data to the LLC 30b to the LLC 30b.
  • the cache memory unit 10e has a plurality of entries (cache lines) which are units of data input / output, and data input / output to the LLC 30b is executed in units of cache lines.
  • cache lines are units of data input / output, and data input / output to the LLC 30b is executed in units of cache lines.
  • the main memory 20 is, for example, a memory module in which a plurality of SDRAMs are mounted, and includes a data area 20a, a program area 20b, and a configuration information area 20c.
  • the main memory 20 is an example of a storage unit.
  • the data area 20a holds data processed by the data processing unit 10a and data used by the arithmetic processing unit 30.
  • the program area 20b holds various programs 20d such as an OS, a management program, and an application program, a control program 20e, and the like.
  • one of the application programs is a first program that executes predetermined data processing without using the data processing unit 10a.
  • the first program is an example of a processing program including a function for executing data processing equivalent to data processing executed by the data processing unit 10a.
  • Data processing executed by the first program is an example of second data processing.
  • Another one of the application programs is a second program that executes predetermined data processing using the data processing unit 10a.
  • the various programs 20d and the control program 20e stored in the program area 20b are stored in the HDD 50 via a computer-readable recording medium 70 such as a CD-ROM, DVD, USB memory, or the network NW. Thereafter, the various programs 20 d and the control program 20 e are transferred from the HDD 50 to the main memory 20.
  • the configuration information area 20c holds configuration information of various circuits programmed in the programmable unit 10.
  • the programmable unit 10 realizes functions of the data processing unit 10a, the cache circuit 10b, and the like.
  • the configuration information may be generated in advance, or may be generated by a logic synthesis program executed by the arithmetic processing device 30 in accordance with the processing performance required for the information processing apparatus 100A.
  • the configuration information may be stored in a storage area other than the main memory 20, or may be stored in a storage area outside the information processing apparatus 100A.
  • the arithmetic processing unit 30 has a plurality of CPU cores 30a, LLC 30b, and MMU (Memory Management Unit) 30c capable of executing various programs in parallel.
  • the programmable unit 10 is connected to the LLC 30b of the arithmetic processing unit 30 via the bus BUS1, and the main memory 20 is connected to the MMU 30c of the arithmetic processing unit 30 via the bus BUS2.
  • the arithmetic processing unit 30 controls the overall operation of the information processing apparatus 100A by executing an OS (Operating System) and a management program by the CPU core 30a. Moreover, the arithmetic processing unit 30 functions as a domain-oriented server by executing an application program by the CPU core 30a.
  • OS Operating System
  • the arithmetic processing unit 30 functions as a domain-oriented server by executing an application program by the CPU core 30a.
  • the arithmetic processing unit 30 functions as an analysis unit 30d, a determination unit 30e, and a configuration control unit 30f by the CPU core 30a executing the control program 20e.
  • the analysis unit 30d, the determination unit 30e, and the configuration control unit 30f may be mounted on the information processing apparatus 100A as hardware (circuit).
  • the LLC 30b is a kind of cache memory, and is the cache memory that is farthest from the CPU core 30a (that is, closest to the main memory 20).
  • the MMU 30 c manages memory access to the main memory 20. For example, the MMU 30 c converts a virtual address output from the CPU core 30 a into a physical address assigned to the main memory 20.
  • the functions of the analysis unit 30d, the determination unit 30e, and the configuration control unit 30f are the same as the functions of the analysis unit 3b, the determination unit 3c, and the configuration control unit 3d described with reference to FIGS.
  • the operations of the analysis unit 30d, the determination unit 30e, and the configuration control unit 30f will be described with reference to FIGS.
  • One of the input / output interfaces 40 is connected to an optical drive device to which a recording medium 70 such as a DVD is mounted, or has a connector to which a USB memory or the like is mounted.
  • the other input / output interface 40 is connected to an input device such as a mouse and a keyboard (not shown) and an output device such as a display (not shown).
  • the HDD 50 stores programs and configuration information stored in the main memory 20.
  • the communication interface 60 is connected to a network NW such as the Internet or an intranet, and inputs / outputs information to / from the network NW.
  • the input / output interface 40, the HDD 50, and the communication interface 60 are connected to the arithmetic processing unit 30 via the bus BUS3.
  • FIG. 5 shows an example of the chip configuration of the programmable unit 10 shown in FIG.
  • the programmable unit 10 includes a plurality of input / output terminals IO indicated by hatched rectangles, a plurality of ALMs (Adaptive Logic Modules) indicated by white rectangles, a plurality of memories M1, a plurality of memories M2, and a plurality of DSPs (Digital Signal Processor). ).
  • the ALM is programmed with logic based on configuration information transferred to the programmable unit 10.
  • the storage elements of the memories M1 and M2 and the internal circuit of the DSP are built in the programmable unit 10 in advance, and connection wiring is built by transferring configuration information.
  • the data processing unit 10a shown in FIG. 4 is constructed on the programmable unit 10 using a predetermined number of input / output terminals IO, a predetermined number of ALMs, a predetermined number of memories M1, and a predetermined number of DSPs.
  • the cache memory unit 10e is constructed on the programmable unit 10 using a predetermined number of ALMs and a predetermined number of memories M1 and M2.
  • Each of the cache control unit 10d and the cache control switching unit 10c is constructed on the programmable unit 10 using a predetermined number of ALMs, a predetermined number of memories M1, and a predetermined number of DSPs.
  • FIG. 6 shows an example of the data processing unit 10a programmed in the programmable unit 10 shown in FIG.
  • the data processing unit 10a logically synthesizes the data processing part to be executed by the programmable unit 10 from the first program that completes the data processing only by the CPU core 30a, and generates configuration information.
  • the data processing to be executed by the programmable unit 10 is a portion surrounded by a broken line, is data processing that takes time compared to other data processing, and is data processing having repeatability.
  • the data processing unit 10 a is constructed in the programmable unit 10 by configuration information being programmed in the programmable unit 10. That is, a part of the data processing executed by the CPU core 30a by the program is offloaded to the programmable unit 10.
  • the data processing part by the logically synthesized data processing unit 10a is removed from the first program, and the second program in which the calling process of the data processing unit 10a is added is executed after the data processing unit 10a is programmed in the programmable unit 10.
  • the programmable unit 10 operates as an accelerator of the arithmetic processing device 30, and data processing is performed by the arithmetic processing device 30 and the programmable unit 10.
  • FIG. 7 shows an example of processing for constructing an environment for executing the second program shown in FIG. First, as advance preparation, in step S10, the cache control unit 10d and the cache memory unit 10e are logically synthesized, and configuration information is generated. In step S12, the part to be processed by the programmable unit 10 in the first program is logically synthesized as the data processing unit 10a, and configuration information is generated.
  • step S14 a second program (source program) that causes the logically synthesized data processing unit 10a to execute data processing is generated. Then, by compiling the source program, an object file of the second program that can be executed by the CPU core 30a is generated.
  • step S16 the first program (source program) is compiled, and an object file of the first program is generated.
  • steps S10, S12, S14, and S16 may be executed out of the order shown in FIG. 7 except that steps S12 and S14 are sequentially executed.
  • the advance preparation may be executed by the information processing apparatus 100A or may be executed using another tool.
  • a construction process for constructing an environment for executing data processing on the information processing apparatus 100A using the data processing unit 10a is executed.
  • the construction process is based on receiving an instruction to cause the data processing unit 10a to execute a part of the data processing executed by the CPU core 30a from an administrator who manages the information processing apparatus 100A or a user who uses the information processing apparatus 100A. Will start.
  • the information processing apparatus 100A causes the arithmetic processing apparatus 30 to start executing the first program.
  • step S22 the analysis unit 30d of the information processing apparatus 100A analyzes the instruction corresponding to the operation of the data processing unit 10a in the first program, and extracts the feature of the memory access instruction.
  • the instruction corresponding to the operation of the data processing unit 10a is an instruction included in a portion surrounded by a broken line in the first program shown in FIG.
  • step S24 the determination unit 30e of the information processing device 100A generates the logic of the cache control switching unit 10c based on the feature extracted in step S22, thereby programming the programmable control unit 10 into the cache control switching unit. 10c is determined.
  • the configuration control unit 30f of the information processing device 100A programs the configuration information of the cache circuit 10b and the configuration information of the data processing unit 10a in the programmable unit 10.
  • the cache circuit 10b includes a cache control switching unit 10c, a cache control unit 10d, and a cache memory unit 10e. That is, the information processing apparatus 100A receives the configuration information of the cache control unit 10d, the cache memory unit 10e, and the data processing unit 10a prepared in advance, and the configuration information of the cache control switching unit 10c generated in step S24. To program. And the construction process which constructs
  • step S22 to step S26 shows an example of a control method of the information processing apparatus 100A and an example of a control program of the information processing apparatus 100A, and corresponds to the processing shown in FIGS. 3 (a) to 3 (e). .
  • FIG. 3 shows an example of the operation of the information processing apparatus 100A by replacing the data processing unit at the right end of FIG. 3 with the data processing unit 10a and changing the signs of the respective elements.
  • the analysis unit 30d analyzes an access address pattern based on access to the main memory 20 when a part of data processing is executed by the first program executed by the CPU core 30a.
  • the determination unit 30e generates the cache control switching unit 10c based on the characteristics of the access address pattern analyzed by the analysis unit 30d, and determines to program the generated cache control switching unit 1c into the programmable unit 10.
  • the configuration control unit 30f programs the cache control switching unit 10c generated by the determination unit 30e into the programmable unit 10 together with the data processing unit 10a, the cache control unit 10d, and the cache memory unit 10e.
  • the information processing apparatus 100A stops the execution of the first program and starts the execution of the second program from the location corresponding to the location where the execution is stopped. Then, the second program calls the data processing unit 10a and causes the data processing unit 10a to execute an unexecuted process among the data processes executed by the first program. While the data processing unit 10a is operating, the cache control switching unit 10c, the cache control unit 10d, and the cache memory unit 10e operate based on a memory access request issued by the data processing unit 10a. The cache control switching unit 10c generates a cache hint and burst length based on the memory access request, and the cache control unit 10d operates based on the cache hint and burst length.
  • the configuration information of the cache control unit 10d, the cache memory unit 10e, and the data processing unit 10a may be programmed in the programmable unit 10 before starting the process of step S20.
  • an interface specification for connecting the data processing unit 10a and the cache control switching unit 10c to each other and an interface specification for connecting the cache control switching unit 10c and the cache control unit 10d to each other are determined.
  • the determination unit 30e generates the logic of the cache control switching unit 10c according to the interface specification determined in advance preparation.
  • FIG. 8 shows an example of the operation of the cache circuit including the cache control switching unit 10c generated in step S24 shown in FIG.
  • the left column shows an instruction group (source program) equivalent to the processing executed by the data processing unit 10a and its line number.
  • the instruction group shown in FIG. 8 shows an example of instructions executed within the broken line frame of the first program of FIG.
  • the instruction group includes processing of three processes A, B, and C.
  • LD indicates a load instruction
  • ST indicates a store instruction
  • EXE indicates an operation instruction
  • BR indicates a branch instruction.
  • LD A1, Da1 on the first line indicates that data is read from the memory area at the address A1 and stored in the register Da1.
  • ST A3, Da3 on the fourth line indicates that the data held in the register Da3 is stored in the memory area of the address A3.
  • EXE1 Da3 (Da1, Da2)” on the third line indicates that the data held in the registers Da1 and Da2 is calculated and the calculation result is stored in the register Da3.
  • BR Da3 B C indicates branching to the sixth line or the 21st line depending on the value stored in the register Da3.
  • B” and “C” indicate labels.
  • the middle column shows an example of the operation of the cache circuit 10b, and the cache hint and burst length are generated by the cache control switching unit 10c for each memory access request (load instruction LD or store instruction ST).
  • the right column shows an example of the operation of another cache circuit that does not have the cache control switching unit 10c.
  • the cache hint is fixed to “S” (read access) and “M” (write access), and the burst length is “ Fixed to 1 ′′.
  • “miss” indicates the occurrence of a cache miss
  • “hit” indicates the occurrence of a cache hit
  • the number shown in “occurrence of eviction” indicates the number of cache lines that evoke data. Indicates.
  • the data processing unit 10a does not execute the read access (address A1) thereafter, the data output from the LCC 30b based on the read access may not be held in the cache memory unit 10e.
  • the cache hint is “S” in the read access (address A1) executed by the data processing unit 10a in response to the load instruction LD in the first row. Unnecessary eviction occurs.
  • the load instruction LD (address A2) is also executed on the 22nd line.
  • Store instruction ST (address A3) is also executed in the 25th line.
  • the read access address B2 executed by the data processing unit 10a in response to the load instruction LD in the eighth row is continuous to the address B1. In this case, by setting the burst length to “2”, the read access (address B2) can be cache hit, and the frequency of access requests to the LLC 30b can be reduced.
  • the burst length of the read access (address B1) executed by the data processing unit 10a in response to the load instruction LD on the seventh line is set to “1”. Therefore, a cache miss occurs in the read access (address B2) executed by the data processing unit 10a in response to the load instruction LD on the eighth line, and the cache control unit 10d issues a useless read access request to the LLC 30b. .
  • the data processing unit 10a does not execute the write access (address B3) thereafter, the write data output from the data processing unit 10a together with the write access may not be held in the cache memory unit 10e.
  • the cache hint to “I” and writing the write data directly to the LLC 30b, it is possible to prevent the cache line from being expelled from the cache memory unit 10e.
  • the cache hint for the write access (address B3) executed by the data processing unit 10a corresponding to the store instruction ST on the 10th line is set to “M”. For this reason, useless data that is not used in subsequent accesses is held in the cache memory unit 10e, and useless expulsion of the cache line occurs.
  • the cache control switching unit 10c generated based on the characteristics of the access address pattern of the data processing unit 10a causes the cache circuit 10b to generate useless eviction processing and useless access requests to the LLC 30b. Can be deterred. As a result, the usage efficiency of the bus BUS1 shown in FIG. 4 can be improved compared to other cache circuits, and the processing performance of the information processing apparatus 100A can be improved.
  • FIG. 9 shows an example of the feature extraction table TBL used in step S22 shown in FIG.
  • the feature extraction table TBL is used to record the feature of the memory access instruction extracted by the analysis unit 30d.
  • the feature extraction table TBL has a plurality of entries including an area for storing an access type, an access address, a cache hint, and a burst length.
  • the memory access instruction from which the feature is extracted when the memory access instruction from which the feature is extracted is a read instruction, information indicating the read is stored.
  • the memory access instruction from which the feature is extracted is a write instruction, information indicating the write is stored.
  • the In the access address area an address included in the memory access instruction from which the feature is extracted is stored.
  • the cache hint used by the cache control unit 10d is stored in the cache hint area.
  • the cache hint stores “S” indicating “Shared”, “M” indicating “Modified”, “I” indicating “Invalid”, or “E” indicating “Exclusive”.
  • the cache hint indicates whether or not the cache control unit 10d holds the data received from the LLC 30b in the cache memory unit 10e based on the read access request corresponding to the read command.
  • the cache hint is stored in the cache memory unit 10e or output to the LLC 30b by the cache control unit 10d based on the write access request corresponding to the write instruction. Indicates what to do.
  • burst length area a burst length indicating the number of data input to the cache memory unit 10e by a memory access instruction is stored.
  • the burst length indicates the number of accesses to the cache line that is a unit of access to the cache memory unit 10e.
  • the analyzing unit 30d sequentially stores the access type and the access address for each memory access instruction in the feature extraction table TBL until the characteristics of the memory access instruction can be extracted. Then, while extracting the characteristics of the memory access instruction, the cache hint and burst length optimum for the memory access request stored in each entry are determined, and the determined cache hint and burst length are stored in each entry.
  • FIG. 10 shows an example of the process of step S22 shown in FIG.
  • the analysis unit 30d initializes the feature extraction table TBL. For example, invalid values are stored in the areas of access type and access address. “I” is stored in the cache hint area, and “1” is stored in the burst length area.
  • step S224 the analysis unit 30d detects a memory access instruction from the sequentially executed instructions.
  • the memory access instruction to be detected is a memory access instruction included in a portion surrounded by a broken line to be processed by the data processing unit 10a in the first program shown in FIG.
  • step S226 if the detected memory access instruction is a store instruction, the analysis unit 30d proceeds to step S228. If the detected memory access instruction is not a store instruction, the analysis unit 30d performs a process because the detected instruction is a load instruction. The process proceeds to step S232.
  • step S2208 if the address included in the store instruction detected this time is the same as the address included in the store instruction detected previously, the analysis unit 30d proceeds to step S230. When the address included in the detected store instruction is different from the address included in the previously detected store instruction, the analysis unit 30d moves the process to step S240.
  • step S232 if the address included in the load instruction detected this time is the same as the address included in the previously detected load instruction, the analysis unit 30d proceeds to step S234. If the address included in the detected load instruction is the same as the address included in the previously detected load instruction, the analysis unit 30d proceeds to step S236.
  • step S236 if the addresses of the current load instruction and the previous load instruction are the same, the analysis unit 30d proceeds to step S238, and the addresses of the current load instruction and the previous load instruction are different from each other. Then, the process proceeds to step S240.
  • step S240 when the analysis unit 30d determines that the feature of the memory access instruction is extracted and the cache hit rate of the cache memory unit 10e can be improved based on the information stored in the feature extraction table TBL, the process ends. If the analysis unit 30d determines that the feature extraction of the memory access instruction is insufficient, the analysis unit 30d returns the process to step S224, and continues the extraction of the feature of the memory access instruction. As described above, the analysis unit 30d extracts the characteristics of the memory access request instruction issued from the data processing unit 10a by using the memory access instruction generated by the execution of the first program.
  • the feature extraction table TBL storing the features of the memory access instruction is programmed in the memory M1 (FIG. 5) in the programmable unit 10 as a part of the cache control switching unit 10c.
  • the feature extraction table TBL storing the features of the memory access instruction may be programmed in the ALM in the programmable unit 10 as a part of the cache control switching unit 10c.
  • the same effect as that of the embodiment shown in FIGS. 1 to 3 can be obtained.
  • the cache efficiency of the cache circuit 10b can be optimized in accordance with the memory access characteristics of the data processing unit 10a, and the processing performance of the information processing apparatus 100A can be improved.
  • the access address pattern can be analyzed. It is possible to eliminate the waste of executing the same process in the first program and the second program in duplicate, or to prevent the process from being lost.
  • FIG. 11 shows an example of processing for constructing an environment for executing the second program in another embodiment of the information processing apparatus. Detailed description of the same elements as those in FIG. 7 is omitted.
  • step S22A is executed instead of step S22 of FIG. Processing excluding step S22A is the same as that in FIG.
  • steps S22A, S24, and S26 are executed by a control program executed by the information processing apparatus. That is, the processes shown in steps S22A, S24, and S26 show an example of an information processing device control method and an example of an information processing device control program.
  • the information processing apparatus that executes steps S20, S22A, S24, and S26 is the same as the information processing apparatus 100A illustrated in FIG. 4 except that the control program 20e illustrated in FIG. 4 is different.
  • the information processing apparatus that executes steps S20, S22A, S24, and S26 differs from the information processing apparatus 100A shown in FIG. 4 except that the processing executed by the analysis unit 30d and the determination unit 30e shown in FIG. 4 is different. It is the same.
  • step S22A the analysis unit 30d of the information processing apparatus 100A analyzes an instruction corresponding to the operation of the data processing unit 10a in the first program, and detects a branch destination having a higher probability of branching than others in the branch instruction. Then, the analysis unit 30d extracts a feature of memory access executed at a branch destination having a higher probability of branching than others. That is, the analysis unit 30d analyzes the access address pattern by a process having a higher execution frequency than other processes among the processes A, B, and C shown in FIG.
  • step S24 the determination unit 30e generates logic for the cache control switching unit 10c based on the features extracted in step S22A.
  • FIG. 12 shows an example of the operation of the cache circuit 10b including the cache control switching unit 10c generated in step S24 shown in FIG. Detailed description of the same or similar elements as those in FIG. 8 will be omitted.
  • the instruction group (source program) equivalent to the processing executed by the data processing unit 10a shown in the left column is the same as that in FIG.
  • the middle column shows the operation of the cache circuit including the cache control switching unit generated based on the extraction of the memory access feature executed in the process B in the branch instruction BR on the fifth line. That is, the center column shows the operation of the cache circuit including the cache control switching unit generated when the probability of branching to label B is higher than the probability of branching elsewhere.
  • the right column shows the operation of the cache circuit including the cache control switching unit generated based on the extraction of the memory access feature executed by the process C in the branch instruction BR on the fifth line. That is, the right column shows the operation of the cache circuit including the cache control switching unit generated when the probability of branching to label C is higher than the probability of branching elsewhere.
  • the burst length of the read access (address B1) executed by the data processing unit 10a corresponding to the load instruction LD in the seventh line is “2”.
  • the next read access (address B2) can be cache hit, and the frequency of access requests to the LLC 30b can be reduced.
  • the cache hint is set to “S” and the burst length is set to “2” in all read accesses so that the cache efficiency in the process B is increased.
  • the load instruction (address in the second line) is improved in order to improve the access efficiency of the load instruction LD (address A2) in the 22nd line.
  • the cache hint of A2) is set to “S”. Since the load instruction LD (address A1) on the first line and the load instruction (address B2) on the eighth line are not executed in the process C, the cache hint is set to “I”.
  • the cache hint of the load instruction on the seventh line is “ S "is set. Since the data read by the load instruction LD (address C1) on the 23rd line is not used in the subsequent process C, the cache hint of the load instruction LD on the 23rd line is set to “I”.
  • the load instruction LD on the 22nd line can be cache hit, and it is possible to prevent the cache line from being expelled based on the load instruction LD on the 23rd line.
  • other processes (first and eighth lines) that execute processing related to the process C it is possible to prevent occurrence of useless eviction of the cache line.
  • the cache hint is set to “M” and the burst length is set as in the right column of FIG. Set to “1”.
  • the same effect as that of the embodiment shown in FIGS. 1 to 3 can be obtained.
  • the cache efficiency of the cache circuit 10b can be optimized in accordance with the memory access characteristics of the data processing unit 10a, and the processing performance of the information processing apparatus 100A can be improved.
  • the access address pattern can be analyzed. It is possible to eliminate the waste of executing the same process in the first program and the second program in duplicate, or to prevent the process from being lost.
  • the cache efficiency of the cache circuit 10b can be optimized in accordance with the characteristics of the access address pattern of the process whose execution frequency is higher than others.
  • the cache efficiency of the cache circuit 10b can be optimized by specializing in the process C or the process C.
  • FIG. 13 shows an example of processing for constructing an environment for executing the second program in another embodiment of the information processing apparatus. Detailed description of the same elements as those in FIG. 7 is omitted.
  • step S11B for logically synthesizing a plurality of cache control switching units in advance preparation is added to FIG. Further, step S24B is executed instead of step S24 in FIG.
  • Other processes are the same as those in FIG.
  • steps S22, S24B, and S26 are executed by a control program executed by the information processing apparatus. That is, the processes shown in steps S22, S24B, and S26 show an example of a control method for the information processing apparatus and an example of a control program for the information processing apparatus.
  • the information processing apparatus that executes steps S20, S22, S24B, and S26 is the same as the information processing apparatus 100A illustrated in FIG. 4 except that the control program 20e illustrated in FIG. 4 is different.
  • the information processing device that executes steps S20, S22, S24B, and S26 is the same as the information processing device 100A shown in FIG. 4 except that the processing executed by the determination unit 30e shown in FIG. 4 is different.
  • step S11B a plurality of types of cache control switching units according to various memory access characteristics are logically synthesized to generate configuration information.
  • the preliminary preparation may be executed by the information processing apparatus 100A or may be executed using another tool.
  • Step S ⁇ b> 11 ⁇ / b> B may be arranged at another location in the advance preparation flow.
  • step S24B the determination unit 30e of the information processing apparatus 100A performs cache control in which memory access efficiency is higher than the others among the plurality of types of cache control switching units generated in step S11B based on the features extracted in step S22.
  • the switching unit 10c is selected. Note that step S22A shown in FIG. 11 is executed instead of step S22, and in step S24B, the cache access switching unit 10c has higher memory access efficiency than the others based on the features extracted by the determination unit 30e in step S22A. May be selected.
  • the determination unit 30e can use the configuration information of the cache control switching unit generated in advance preparation, the process of generating the cache control switching unit 10c based on the analysis result of the access address pattern can be omitted. Thereby, it is possible to minimize the number of instructions of the first program executed until the cache control switching unit 10c to be programmed in the programmable unit 10 is prepared. As a result, the operation rate of the data processing unit 10a used for data processing executed by the information processing apparatus 100A can be improved, and the processing performance of data processing can be improved.
  • the cache efficiency of the cache circuit 10b can be optimized in accordance with the memory access characteristics of the data processing unit 10a, and the processing performance of the information processing apparatus 100A can be improved.
  • the access address pattern can be analyzed. It is possible to eliminate the waste of executing the same process in the first program and the second program in duplicate, or to prevent the process from being lost.
  • the first process is executed until the cache control switching unit 10 c to be programmed in the programmable unit 10 is prepared by using the configuration information of the cache control switching unit generated in advance preparation.
  • the number of instructions in the program can be minimized.
  • the operation rate of the data processing unit 10a used for data processing executed by the information processing apparatus 100A can be improved, and the processing performance of data processing can be improved.
  • FIG. 14 shows an example of processing for constructing an environment for executing the second program in another embodiment of the information processing apparatus. Detailed description of the same elements as those in FIG. 7 is omitted.
  • step S24C is executed instead of step S24 of FIG. 7, and step S23C is added after step S22 of FIG. Processing excluding steps S23C and S24C is the same as that in FIG.
  • steps S22, S23C, S24C, and S26 are executed by a control program executed by the information processing apparatus. That is, the processes shown in steps S22, S23C, S24C, and S26 show an example of a control method for the information processing apparatus and an example of a control program for the information processing apparatus.
  • the information processing apparatus that executes steps S20, S22, S23C, S24C, and S26 is the same as the information processing apparatus 100A illustrated in FIG. 4 except that the control program 20e illustrated in FIG. 4 is different.
  • the information processing device that executes S20, S22, S23C, S24C, and S26 operates in the same manner as the information processing device 100A shown in FIG. 4 except that the processing executed by the determination unit 30e shown in FIG. 4 is different. To do.
  • step S23C the determination unit 30e detects, in the programmable unit 10, a free area in which the cache control switching unit can be programmed. For example, the determination unit 30e detects the number of unused ALMs, the number of unused memories M1, and the number of unused DSPs in the programmable unit 10 illustrated in FIG.
  • step S24C the determination unit 30e generates the logic of the cache control switching unit 10c having a scale that can be programmed in the free area, based on the feature extracted in step S22. That is, the determination unit 30e generates a cache control switching unit 10c having a circuit scale that can be mounted using unused ALM, the memory M1, and the DSP.
  • the performance of the cache control switching unit 10c increases as the circuit scale increases and decreases as the circuit scale decreases.
  • the performance of the cache control switching unit 10c is higher as the cache hit rate is higher, and is higher as the cache line eviction frequency is lower.
  • the cache control switching unit 10c having the optimum performance can be mounted in the programmable unit 10 according to the free area of the programmable unit 10 through steps S23C and S24C.
  • the problem that the cache control switching unit 10c is not programmed in the programmable unit 10 due to the limitation of the free space can be solved.
  • the analysis unit 30d may extract a feature of memory access executed at a branch destination having a higher probability of branching than the others.
  • the determination unit 30e has a memory access efficiency higher than that of the plurality of cache control switching units generated in advance, instead of generating the logic of the cache control switching unit 10c. A cache control switching unit that becomes higher may be selected. In this case, the determination unit 30e selects the cache control switching unit according to the free area of the programmable unit 10. Furthermore, in addition to the determination unit 30e selecting a cache control switching unit with higher memory access efficiency than others, as shown in FIG. 11, the memory at the branch destination where the analysis unit 30d has a higher probability of branching than others. Access characteristics may be extracted.
  • the cache efficiency of the cache circuit 10b can be optimized in accordance with the memory access characteristics of the data processing unit 10a, and the processing performance of the information processing apparatus 100A can be improved.
  • the access address pattern can be analyzed. It is possible to eliminate the waste of executing the same process in the first program and the second program in duplicate, or to prevent the process from being lost.
  • the cache control switching unit 10c having the optimum performance according to the free space of the programmable unit 10 can be mounted on the programmable unit 10. Moreover, the problem that the cache control switching unit 10c is not programmed in the programmable unit 10 due to the limitation of the free space can be solved.
  • FIG. 15 shows an example of a process for constructing an environment for executing the second program in another embodiment of the information processing apparatus. Detailed description of the same elements as those in FIG. 7 is omitted.
  • steps S11D, S13D, and 17D for logically synthesizing a plurality of cache control switching units in advance preparation are added to FIG. Further, steps S20D, S22D, S24D, and S26D are executed instead of steps S20, S22, S24, and S26 of FIG.
  • Other processes are the same as those in FIG.
  • steps S22D, S24D, and S26D are executed by a control program executed by the information processing apparatus. That is, the processes shown in steps S22D, S24D, and S26D show an example of a control method for the information processing apparatus and an example of a control program for the information processing apparatus.
  • the information processing apparatus that executes steps S20D, S22D, S24D, and S26D is the information processing apparatus illustrated in FIG. 4 except that the control program 20e illustrated in FIG. 4 is different and the analysis unit 30d is disposed in the programmable unit 10.
  • the same as 100A In other words, the information processing apparatus that executes steps S20D, S22D, S24D, and S26D operates in the same manner as the information processing apparatus 100A illustrated in FIG. 4 except that the processing executed by the determination unit 30e illustrated in FIG. 4 is different. .
  • step S11D a default cache control switching unit that generates a standard cache hint and burst length is logically synthesized, and configuration information is generated.
  • step S13D the analysis circuit for analyzing the memory access characteristics of the data processing unit 10a shown in FIG. 4 is logically synthesized to generate configuration information.
  • step S14 the data processing unit 10a, the cache control unit 10d, the cache memory unit 10e, the default cache control switching unit, and the analysis circuit are programmed in the programmable unit 10 in step S17D.
  • step S11D and S13D may be arrange
  • step S20D the information processing apparatus 100A causes the arithmetic processing unit 30 to start executing the second program.
  • step S22D the analysis unit 30d programmed in the programmable unit 10 extracts the characteristics of the memory access request output by the data processing unit 10a that is called and operated by the second program. That is, by mounting the analysis unit 30d in the programmable unit 10, it is possible to directly analyze the memory access characteristics of the data processing unit 10a called by the second program without executing the first program. Since the memory access request output from the data processing unit 10a (hardware) can be directly analyzed, the time required for extracting the characteristics of the memory access request can be reduced as compared with the method shown in FIG. As in step S22A shown in FIG. 11, the analysis unit 30d may extract a feature of memory access executed at a branch destination having a higher probability of branching than the others.
  • step S24D the determination unit 30e generates the logic of the cache control switching unit 10c based on the features extracted by the analysis unit 30d on the programmable unit 10.
  • the determination unit 30e may generate the logic of the cache control switching unit 10c having a scale that can be programmed in the free area based on the feature extracted in step S22D.
  • the analysis unit 30d extracts the characteristics of memory access at a branch destination having a higher probability of branching than the others, and the determination unit 30e generates the logic of the cache control switching unit 10c having a scale that can be programmed into a free area. Also good.
  • the determination unit 30e has a memory access efficiency higher than that of the plurality of cache control switching units generated in advance, instead of generating the logic of the cache control switching unit 10c.
  • a cache control switching unit that becomes higher may be selected.
  • the analysis unit 30d may extract the characteristics of the memory access at the branch destination having a higher probability of branching than the others, and the determination unit 30e generates the logic of the cache control switching unit 10c having a scale programmable in the free area. May be.
  • the analysis unit 30d extracts the characteristics of memory access at a branch destination having a higher probability of branching than the others, and the determination unit 30e generates the logic of the cache control switching unit 10c having a scale that can be programmed into a free area. Also good.
  • step S26D the configuration control unit 30f replaces the default cache control switching unit programmed in the programmable unit 10 with the cache control switching unit 10c generated in step S24D. Then, the information processing apparatus 100A continues to execute the second program.
  • the cache efficiency of the cache circuit 10b can be optimized in accordance with the memory access characteristics of the data processing unit 10a, and the processing performance of the information processing apparatus 100A can be improved.
  • the memory access characteristics of the data processing unit 10 a called by the second program can be directly measured without executing the first program. Can be analyzed. Since the memory access request output from the data processing unit 10a (hardware) can be directly analyzed, the time required for extracting the characteristics of the memory access request can be reduced as compared with the method shown in FIG.
  • a data processing unit for processing data stored in the storage unit, a cache memory unit for storing data used in the data processing unit, and data read from the storage unit by the data processing unit are stored in the cache memory unit
  • a programmable unit that is programmed with a cache control unit that determines whether to perform cache control information, and a cache control switching unit that generates the cache control information based on a memory access request issued by the data processing unit;
  • An analysis unit that analyzes a pattern of an access address included in the memory access request issued by the data processing unit programmed in the programmable unit; Based on the pattern of the access address analyzed by the analysis unit, a determination unit that determines the logic of the cache control switching unit to be programmed into the programmable unit;
  • the data processing unit, the cache memory unit, and the cache control unit are programmed into the programmable unit, and the configuration control unit is configured to program the cache control switching unit determined by the determination unit into the
  • Information processing apparatus An arithmetic processing unit that executes a processing program including a function of executing second data processing equivalent to first data processing executed by the data processing unit; 2.
  • Appendix 3 When the analysis of the access address pattern by the analysis unit is completed during the execution of the second data processing by the processing program, The configuration control unit programs the cache control switching unit determined by the determination unit into the programmable unit,
  • the information processing apparatus according to claim 2 wherein the arithmetic processing unit causes the data processing unit to execute an unexecuted process of the second data process as a part of the first data process.
  • the analysis unit is programmed in the programmable unit, The configuration control unit programs the data processing unit, the analysis unit, and a default cache control switching unit in the programmable unit, and the analysis unit sets the access address based on the memory access request issued by the data processing unit.
  • the information processing apparatus according to claim 1, wherein after analyzing the pattern, the default cache control switching unit is replaced with the cache control switching unit determined by the determination unit.
  • the data processing executed by the data processing unit includes a plurality of processes, 5.
  • the determination unit generates configuration information of the cache control switching unit determined based on the access address pattern analyzed by the analysis unit, 6.
  • the information processing apparatus according to claim 1, wherein the configuration control unit programs the configuration information of the cache control switching unit generated by the determination unit in the programmable unit.
  • the determination unit selects any one of a plurality of types of configuration information of the cache control switching unit corresponding to a plurality of types of the access address patterns based on the access address pattern analyzed by the analysis unit,
  • the information processing apparatus according to any one of appendix 1 to appendix 5, wherein the configuration control unit programs configuration information of the cache control switching unit selected by the determination unit into the programmable unit.
  • the determination unit determines logic of the cache control switching unit that can be programmed in a free area of the programmable unit based on the pattern of the access address analyzed by the analysis unit.
  • the information processing apparatus according to any one of the above.
  • the cache control information output by the cache control switching unit includes first information indicating whether to store data in the cache memory unit instead of writing data in the storage unit, 9.
  • the cache control information output by the cache control switching unit includes second information indicating a length of data transferred in response to the memory access request issued by the data processing unit,
  • the information processing apparatus according to any one of Supplementary Note 1 to Supplementary Note 9, wherein the cache control unit reads data having a length corresponding to the second information from the storage unit.
  • the information processing apparatus is Analyzing a pattern of access addresses included in the memory access request issued by the data processing unit programmed in the programmable unit; Based on the analyzed pattern of the access address, determine the logic of the cache control switching unit to be programmed into the programmable unit, The data processing unit, the cache memory unit, and the cache control unit are programmed in the programmable unit, and the determined cache control switching unit is programmed in the programmable unit.
  • the cache control switching unit for generating Analyzing a pattern of access addresses included in the memory access request issued by the data processing unit programmed in the programmable unit; Based on the analyzed pattern of the access address, determine the logic of the cache control switching unit to be programmed into the programmable unit, Control for causing the information processing apparatus to execute a process for programming the data processing unit, the cache memory unit, and the cache control unit into the programmable unit and programming the determined cache control switching unit into the programmable unit.
  • the recording medium recording the control program of the information processing apparatus to which the cache control switching unit for generating Analyzing a pattern of access addresses included in the memory access request issued by the data processing unit programmed in the programmable unit; Based on the analyzed pattern of the access address, determine the logic of the cache control switching unit to be programmed into the programmable unit, Programming the data processing unit, the cache memory unit, and the cache control unit into the programmable unit, and causing the information processing apparatus to execute processing for programming the cache control switching unit determined by the programmable unit.
  • Cache control unit 10e ... Cache memory unit; 20 ... Main memory; 20b ... Program area; 20c ... Configuration information area; 20d ... Program; 20e ... Control program; 30 ... 30a ... CPU core; 30b ... LLC; 30c ... MMU; 30d ... analyzing unit; 30e ... determining unit; 30f ... configuration control unit; 40 ... input / output interface; 50 ... HDD; 60 ... communication interface; 70 ... Recording medium; 100, 100A ... information processing apparatus; BUS1, BUS2, BUS3 ... bus; CINF ... cache control information; NW ... network; TBL ... feature extraction table

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Abstract

【課題】　プログラマブル部にプログラムされるデータ処理部によるメモリアクセスの特徴に応じて、キャッシュ効率を最適化する。 【解決手段】　情報処理装置は、データを記憶する記憶部と、データ処理部、キャッシュ制御切替部、キャッシュ制御部およびキャッシュメモリ部がプログラムされるプログラマブル部と、分析部と、決定部と、構成制御部とを有する。分析部は、データ処理部が発行するメモリアクセス要求に含まれるアクセスアドレスのパターンを分析する。決定部は、分析したアクセスアドレスのパターンに基づいて、プログラマブル部にプログラムするキャッシュ制御切替部の論理を決定する。構成制御部は、データ処理部、キャッシュメモリ部およびキャッシュ制御部をプログラマブル部にプログラムするとともに、決定部が決定したキャッシュ制御切替部をプログラマブル部にプログラムする。

Description

情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム
　本発明は、情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラムに関する。
　近時、論理を動的に再構成可能なＦＰＧＡ（Field-Programmable Gate Array）等のプ
ログラマブルデバイスをアクセラレータとして機能させる情報処理装置が注目されている。この種の情報処理装置において、処理をソフトウェアまたはハードウェアのいずれで実行するかを判断し、ハードウェアで実行する場合、ＦＰＧＡに論理を構築して処理を実行する手法が知られている（例えば、特許文献１参照）。
　例えば、ＦＰＧＡに構築する論理は、高級言語で記述されたソースファイルを制御フローグラフ表現、制御データフローグラフ表現に順次変換し、制御データフローグラフ表現をハードウェア記述言語に変換することで生成される（例えば、特許文献２参照）。また、ソースファイルのうち、ソフトウェアで実行する部分とハードウェアで実行する部分とを、コンパイラによって判定する手法が知られている（例えば、特許文献３参照）。
　一方、演算処理を並列に実行する複数の演算器を含むデータ処理装置では、プログラムの実行によりデータのアクセスパターンが予め解析され、解析結果に基づいて、複数の演算器で処理するデータが特定される。複数の演算器にキャッシュメモリがそれぞれ接続される場合、特定されたデータは、データを処理する演算器に対応するキャッシュメモリに格納される（例えば、特許文献４参照）。
特開２００４－２１４２６号公報 特表２００６－５０５０５５号公報 特表２００５－５３５０５５号公報 特開２０１１－８４８５号公報
　ところで、特定のアプリケーション用のデータ処理を実行するデータ処理部をＦＰＧＡに搭載するドメイン指向型の情報処理装置では、ＦＰＧＡに搭載するデータ処理部によるメモリアクセスのパターンは、アプリケーション毎に相違する。このため、汎用のキャッシュメモリを使用する場合、キャッシュヒット率等のキャッシュ効率が低下する場合がある。例えば、キャッシュメモリに保持されたデータは、ＬＲＵ（Least Recently Used）方式にしたがって入れ替えられる。しかしながら、ドメイン指向型の情報処理装置が実行する各種アプリケーションは、メモリアクセスの特徴がそれぞれ異なるため、ＬＲＵ方式が全てのアプリケーションに適するとは限らない。しかしながら、ドメイン指向型の情報処理装置において、アプリケーション毎にキャッシュ効率を最適化する手法は提案されていない。
　１つの側面では、本発明は、プログラマブル部にプログラムされるデータ処理部によるメモリアクセスの特徴に応じて、キャッシュ効率を最適化することを目的とする。
　一つの実施態様では、情報処理装置は、データを記憶する記憶部と、記憶部が記憶するデータを処理するデータ処理部と、データ処理部で使用するデータが格納されるキャッシュメモリ部と、データ処理部が記憶部から読み出すデータをキャッシュメモリ部に格納するかをキャッシュ制御情報に基づいて決定するキャッシュ制御部と、データ処理部が発行するメモリアクセス要求に基づいてキャッシュ制御情報を生成するキャッシュ制御切替部とがプログラムされるプログラマブル部と、プログラマブル部にプログラムされるデータ処理部が発行するメモリアクセス要求に含まれるアクセスアドレスのパターンを分析する分析部と、分析部が分析したアクセスアドレスのパターンに基づいて、プログラマブル部にプログラムするキャッシュ制御切替部の論理を決定する決定部と、データ処理部、キャッシュメモリ部およびキャッシュ制御部をプログラマブル部にプログラムするとともに、決定部が決定したキャッシュ制御切替部をプログラマブル部にプログラムする構成制御部とを備える。
　１つの側面では、本発明は、プログラマブル部にプログラムされるデータ処理部によるメモリアクセスの特徴に応じて、キャッシュ効率を最適化することができる。
情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラムの一実施形態を示す図である。 図１に示す情報処理装置の動作フローの一例を示す図である。 図１に示す情報処理装置の動作の一例を示す図である。 情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラムの別の実施形態を示す図である。 図４に示すプログラマブル部のチップ構成の一例を示す図である。 図４に示すプログラマブル部にプログラムされるデータ処理部の一例を示す図である。 図６に示す第２プログラムを実行する環境を構築する処理の一例を示す図である。 図７に示すステップＳ２４で生成されるキャッシュ制御切替部を含むキャッシュ回路の動作の一例を示す図である。 図７に示すステップＳ２２で使用する特徴抽出テーブルの一例を示す図である。 図７に示すステップＳ２２の処理の一例を示す図である。 情報処理装置の別の実施形態における第２プログラムを実行する環境を構築する処理の一例を示す図である。 図１１に示すステップＳ２４で生成されたキャッシュ制御切替部を含むキャッシュ回路の動作の一例を示す図である。 情報処理装置の別の実施形態における第２プログラムを実行する環境を構築する処理の一例を示す図である。 情報処理装置の別の実施形態における第２プログラムを実行する環境を構築する処理の一例を示す図である。 情報処理装置の別の実施形態における第２プログラムを実行する環境を構築する処理の一例を示す図である。
　以下、図面を用いて実施形態を説明する。
　図１は、情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラムの一実施形態を示す。図１に示す情報処理装置１００は、例えば、ドメイン指向サーバであり、ＦＰＧＡ等のプログラマブル部１、メモリモジュール等の記憶部２およびＣＰＵ（Central Processing Unit）等の演算処理装置３を有する。情報処理装置１００は、図１に示す要素以外に、ＨＤＤ（Hard Disk Drive）および通信インタフェース等を有してもよい。
　プログラマブル部１には、例えば、特定のアプリケーションで使用するデータを処理するデータ処理部１ａおよびキャッシュ回路１ｂ等の回路がプログラムされる。キャッシュ回路１ｂは、キャッシュ制御切替部１ｃ、キャッシュ制御部１ｄおよびキャッシュメモリ部１ｅを有する。キャッシュメモリ部１ｅには、データ処理部１ａで使用するデータが格納される。キャッシュ制御部１ｄは、データ処理部１ａが発行するメモリアクセス要求に基づいて、記憶部２にアクセスする制御を実行する。また、キャッシュ制御部１ｄは、データ処理部１ａが記憶部２から読み出すデータをキャッシュメモリ部１ｅに格納するか否かをキャッシュ制御情報ＣＩＮＦに基づいて決定する。キャッシュ制御切替部１ｃは、データ処理部１ａが発行するメモリアクセス要求（リードアクセス要求またはライトアクセス要求）に基づいてキャッシュ制御情報ＣＩＮＦを生成する。
　例えば、データ処理部１ａが記憶部２から読み出すデータを、キャッシュメモリ部１ｅに保持させる場合、キャッシュ制御切替部１ｃは、リードアクセス要求に基づいて”Ｓ”（Ｓｈａｒｅｄ）を示すキャッシュ制御情報ＣＩＮＦを生成する。データ処理部１ａが記憶部２から読み出すデータを、キャッシュメモリ部１ｅに保持させない場合、キャッシュ制御切替部１ｃは、リードアクセス要求に基づいて”Ｉ”（Ｉｎｖａｌｉｄ）を示すキャッシュ制御情報ＣＩＮＦを生成する。
　キャッシュ制御部１ｄは、リードアクセス要求に対応して受けるキャッシュ制御情報ＣＩＮＦが”Ｓ”の場合、記憶部２にリードアクセス要求を出力する。そして、キャッシュ制御部１ｄは、記憶部２から読み出されるデータを、キャッシュメモリ部１ｅに格納するとともに、データ処理部１ａに出力する。なお、記憶部２からの読み出し対象のデータが、キャッシュメモリ部１ｅに既に保持されている場合、キャッシュ制御部１ｄは、記憶部２にリードアクセス要求を出力することなく、キャッシュメモリ部１ｅに保持されたデータをデータ処理部１ａに出力する。キャッシュ制御部１ｄは、リードアクセス要求に対応して受けるキャッシュ制御情報ＣＩＮＦが”Ｉ”の場合、記憶部２にリードアクセス要求を出力する。そして、キャッシュ制御部１ｄは、記憶部２から読み出されるデータを、キャッシュメモリ部１ｅに格納することなく、データ処理部１ａに出力する。
　なお、キャッシュ制御部１ｄは、データ処理部１ａが記憶部２にデータを書き込むライトアクセス要求を発行する場合に、キャッシュ制御情報ＣＩＮＦを生成してもよい。例えば、データ処理部１ａから出力される書き込みデータをキャッシュメモリ部１ｅに保持する場合、キャッシュ制御切替部１ｃは、ライトアクセス要求に基づいて”Ｍ”（Ｍｏｄｉｆｉｅｄ）を示すキャッシュ制御情報ＣＩＮＦを生成する。データ処理部１ａが記憶部２に書き込むデータを、キャッシュメモリ部１ｅに保持させない場合、キャッシュ制御切替部１ｃは、ライトアクセス要求に基づいて”Ｉ”を示すキャッシュ制御情報ＣＩＮＦを生成する。
　キャッシュ制御部１ｄは、ライトアクセス要求に対応して受けるキャッシュ制御情報ＣＩＮＦが”Ｍ”の場合、データ処理部１ａから出力されるデータを、キャッシュメモリ部１ｅに格納し、記憶部２に書き込まない。キャッシュ制御部１ｄは、ライトアクセス要求に対応して受けるキャッシュ制御情報ＣＩＮＦが”Ｉ”の場合、データ処理部１ａから出力されるデータを、キャッシュメモリ部１ｅに格納することなく、記憶部２に書き込む。データ処理部１ａが発行するライトアクセス要求に対応して生成される”Ｍ”または”Ｉ”を示すキャッシュ制御情報ＣＩＮＦは、第１情報の一例である。
　記憶部２は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）、ＳＲＡＭ、またはフラッシュメモリ等の半導体メモリを含む。記憶部２は、データ領域２ａ、プログラム領域２ｂおよび構成情報領域２ｃを有する。データ領域２ａは、データ処理部１ａで処理するデータおよび演算処理装置３で使用するデータ等を保持する。プログラム領域２ｂは、第１プログラム２ｄ、第２プログラム２ｅおよび制御プログラム２ｆ等を保持する。第１プログラム２ｄは、データ処理部１ａを使用せずに所定のデータ処理を実行する場合に使用される。例えば、第１プログラム２ｄは、データ処理部１ａに実行させる処理と等価な処理を含むソースプログラムである。
　第２プログラム２ｅは、データ処理部１ａを使用して所定のデータ処理を実行する場合に使用される。例えば、第２プログラム２ｅは、第１プログラム２ｄからデータ処理部１ａが実行する処理と等価な処理を削除し、データ処理部１ａを呼び出す処理を追加することで生成される。このため、第１プログラム２ｄが実行するデータ処理と、第２プログラム２ｅの指示によりデータ処理部１ａが実行するデータ処理は、互いに等価である。第１プログラム２ｄは、処理プログラムの一例である。第１プログラム２ｄおよび第２プログラム２ｅによる動作の例は、図３に示される。
　制御プログラム２ｆは、演算処理部３ａにより実行されることで、分析部３ｂ、決定部３ｃおよび構成制御部３ｄの機能を実現する。なお、制御プログラム２ｆは、ＣＤ－ＲＯＭ（Compact Disc Read Only Memory）、ＤＶＤ（Digital Versatile Disc）、ＵＳＢ（Universal Serial Bus）メモリ等のコンピュータにより読み取り可能な記録媒体４に格納されてもよい。この場合、記録媒体４に格納された制御プログラム２ｆは、情報処理装置１００に設けられる図示しない入出力インタフェースを介して記録媒体４からプログラム領域２ｂに転送される。なお、制御プログラムは、記録媒体４から図示しないＨＤＤに転送された後、ＨＤＤからプログラム領域２ｂに転送されてもよい。
　構成情報領域２ｃは、プログラマブル部１にプログラムされる様々な回路の構成情報を保持する。構成情報は、予め生成されてもよく、情報処理装置１００に要求される処理性能に合わせて、演算処理装置３により生成されてもよい。なお、構成情報は、情報処理装置１００の記憶部２以外の記憶領域に記憶されてもよく、情報処理装置１００の外部の記憶領域に記憶されてもよい。
　演算処理装置３は、ＣＰＵコア等の演算処理部３ａと、制御プログラム２ｆの実行により実現される分析部３ｂ、決定部３ｃおよび構成制御部３ｄとを有する。なお、分析部３ｂ、決定部３ｃおよび構成制御部３ｄの少なくともいずれかは、ハードウェア（回路）として、情報処理装置１００に搭載されてもよい。この場合、分析部３ｂ、決定部３ｃおよび構成制御部３ｄの少なくともいずれかは、プログラマブル部１を使用して実現されてもよい。
　演算処理部３ａは、第１プログラム２ｄ、第２プログラム２ｅおよび制御プログラム２ｆ等のプログラムを実行することで、演算処理を実行し、情報処理装置１００の機能を実現する。
　分析部３ｂは、演算処理部３ａによる第１プログラム２ｄの実行に基づいて、データ処理部１ａを動作させることなく、データ処理部１ａが発行するメモリアクセス要求を間接的に検出し、メモリアクセス要求に含まれるアクセスアドレスのパターンを分析する。
　決定部３ｃは、分析部３ｂが分析したアクセスアドレスのパターンに基づいて、データ処理部１ａによるメモリアクセスに最適なキャッシュ制御切替部１ｃの構成情報を生成することで、プログラマブル部１にプログラムするキャッシュ制御切替部１ｃを決定する。決定部３ｃにより生成されるキャッシュ制御切替部１ｃの構成情報は、構成情報領域２ｃに格納される。なお、決定部３ｃは、構成情報領域２ｃに既に格納済みの複数のキャッシュ制御切替部１ｃの構成情報の中から、プログラマブル部１にプログラムする構成情報を選択することで、プログラマブル部１にプログラムするキャッシュ制御切替部１ｃを決定してもよい。
　構成制御部３ｄは、決定部３ｃが生成したキャッシュ制御切替部１ｃの構成情報を、構成情報領域２ｃから読み出してプログラマブル部１にプログラムする制御を実行する。
　図２は、図１に示す情報処理装置１００の動作フローの一例を示す。図２に示すフローは、演算処理部３ａで実行するデータ処理の一部をデータ処理部１ａに実行させる指示を、情報処理装置１００を管理する管理者または情報処理装置１００を使用するユーザから受信したことに基づいて開始される。
　まず、ステップＳ１において、情報処理装置１００は、データ処理部１ａを使用せずに所定のデータ処理を実行する第１プログラム２ｄの実行を開始する。次に、ステップＳ２において、情報処理装置１００の分析部３ｂは、第１プログラム２ｄの実行に基づいて、データ処理部１ａが発行するメモリアクセス要求を間接的に検出し、メモリアクセス要求に含まれるアクセスアドレスのパターンを分析する。第１プログラムを使用することで、データ処理部１ａおよびキャッシュ回路１ｂをプログラマブル部１にプログラムする前に、アクセスアドレスのパターンを分析することができる。
　次に、ステップＳ３において、情報処理装置１００は、分析部３ｂによるアクセスアドレスのパターンの分析が完了した場合、処理をステップＳ４に移行し、アクセスアドレスのパターンの分析が完了していない場合、処理をステップＳ２に移行する。例えば、分析部３ｂは、データ処理部１ａが発行するメモリアクセス要求に含まれるアクセスアドレスのパターンの特徴が判明した場合、アクセスアドレスのパターンの分析を完了する。
　ステップＳ４において、情報処理装置１００の決定部３ｃは、分析部３ｂが分析したアクセスアドレスのパターンに基づいてキャッシュ制御切替部１ｃの構成情報を生成することで、プログラマブル部１にプログラムするキャッシュ制御切替部１ｃを決定する。
　次に、ステップＳ５において、情報処理装置１００の構成制御部３ｄは、決定部３ｃが決定したキャッシュ制御切替部１ｃを、データ処理部１ａ、キャッシュ制御部１ｄおよびキャッシュメモリ部１ｅとともにプログラマブル部１にプログラムする。ステップＳ２からステップＳ５までの処理は、情報処理装置１００の制御方法の一例および情報処理装置１００の制御プログラムの一例を示す。
　次に、ステップＳ６において、情報処理装置１００は、第１プログラム２ｄの実行を停止し、実行を停止した個所に対応する個所から第２プログラム２ｅの実行を開始する。これにより、データ処理を重複または欠落させることなく、第１プログラム２ｄから第２プログラム２ｅに切り替えることができる。
　図３は、図１に示す情報処理装置１００の動作の一例を示す。すなわち、図２は、情報処理装置１００の制御方法の一例を示す。図３において、白抜きの矩形は、演算処理部３ａで実行される処理を示す。斜線の矩形は、データ処理部１ａで実行されるデータ処理と等価なデータ処理、またはデータ処理部１ａで実行されるデータ処理を示す。網掛けの矩形は、キャッシュ制御切替部１ｃで実行される処理を示す。
　まず、情報処理装置１００は、データ処理部１ａを使用せずに所定のデータ処理を実行する第１プログラム２ｄの実行を開始する（図３（ａ））。第１プログラム２ｄは、データ処理部１ａが実行するデータ処理と等価なデータ処理を実行する（図３（ｂ））。換言すれば、第１プログラム２ｄは、データ処理部１ａがデータ処理で使用するデータと同じデータを用いてデータ処理を実行する。データ処理部１ａが実行するデータ処理は、第１データ処理の一例である。第１プログラム２ｄが実行するデータ処理は、第２データ処理の一例である。なお、図３の左端の括弧内は、第１プログラム２ｄによりデータ処理を継続した場合の動作の例を示す。
　分析部３ｂは、等価なデータ処理によるデータ領域２ａのアクセス（すなわち、メモリアクセス要求）をモニタし、アクセスアドレスのパターンを分析する（図３（ｃ））。すなわち、分析部３ｂは、第１プログラム２ｄによりデータ処理の一部を実行させた場合の記憶部２へのアクセスに基づいてアクセスアドレスのパターンを分析する。ここで、データ処理部１ａがデータ処理で使用するデータと同じデータを用いて、第１プログラム２ｄがデータ処理を実行するため、分析部３ｂは、データ処理部１ａによるメモリアクセスの特徴を分析することができる。
　決定部３ｃは、分析部３ｂが分析したアクセスアドレスのパターンの特徴に基づいて、キャッシュ制御切替部１ｃの構成情報を生成することを決定し、生成したキャッシュ制御切替部１ｃをプログラマブル部１にプログラムすることを決定する（図３（ｄ））。構成制御部３ｄは、決定部３ｃが生成したキャッシュ制御切替部１ｃを、データ処理部１ａ、キャッシュ制御部１ｄおよびキャッシュメモリ部１ｅとともにプログラマブル部１にプログラムする（図３（ｅ））。なお、データ処理部１ａ、キャッシュ制御部１ｄおよびキャッシュメモリ部１ｅは、キャッシュ制御切替部１ｃが生成される前（すなわち、図３の動作の開始前）にプログラマブル部１にプログラムされてもよい。
　キャッシュ制御切替部１ｃがプログラマブル部１にプログラムされた後、情報処理装置１００は、第１プログラム２ｄの実行を停止し、実行を停止した個所に対応する個所から第２プログラム２ｅの実行を開始する（図３（ｆ））。そして、第２プログラム２ｅは、データ処理部１ａを呼び出し、第１プログラム２ｄが実行していたデータ処理のうち、未実行の処理を、データ処理部１ａに実行させる（図３（ｇ））。
　データ処理部１ａが動作中、データ処理部１ａが発行するメモリアクセス要求に基づいて、キャッシュ制御切替部１ｃ、キャッシュ制御部１ｄおよびキャッシュメモリ部１ｅが動作する（図３（ｈ））。キャッシュ制御切替部１ｃは、メモリアクセス要求に基づいて、キャッシュ制御情報ＣＩＮＦを生成し、キャッシュ制御部１ｄは、キャッシュ制御情報ＣＩＮＦに基づいて動作する。ここで、キャッシュ制御情報ＣＩＮＦは、データ処理部１ａのメモリアクセス特性に合わせて生成されるため、他のキャッシュ制御切替部を使用する場合に比べて、キャッシュ回路１ｂのキャッシュヒット率を向上することができる。また、キャッシュヒット率の向上により、新たなデータを格納する記憶領域を確保するためにキャッシュメモリ部１ｅからデータをデータ領域２ａに書き戻す追い出し処理の頻度は低下する。この結果、データ領域２ａへの無駄なメモリアクセスを低減することでキャッシュ効率を向上することができ、情報処理装置１００の処理性能を向上することができる。
　なお、データ処理部１ａによるデータ処理は、プログラマブル部１にプログラムされたハードウェアにより実行される。このため、データ処理部１ａによるデータ処理の効率は、第１プログラム２ｄ（ソフトウェア）によるデータ処理の効率に比べて高い。したがって、データ処理部１ａによるデータ処理は、データ処理部１ａで実行されるデータ処理と等価なデータ処理を第１プログラム２ｄにより実行する場合に比べて、早く完了する（図３（ｉ））。
　データ処理部１ａによるデータ処理が完了した後、第２プログラム２ｅは、ソフトウェアによる処理を実行する（図３（ｊ））。この後、第２プログラム２ｅは、データ処理部１ａにデータ処理を実行させるため、データ処理部１ａを呼び出し、データ処理部１ａは、データ処理を実行する（図３（ｋ））。上述と同様に、データ処理部１ａによるデータ処理は、第１プログラム２ｄによりデータ処理に比べて、早く完了する（図３（ｌ））。そして、データ処理部１ａによるデータ処理が完了した後、第２プログラム２ｅは、ソフトウェアによる処理を実行し、全体の処理が完了する（図３（ｍ））。図３に示すように、データ処理部１ａによるデータ処理を含む第２プログラム２ｅにより実行される全体の処理は、第１プログラム２ｄにより実行される全体の処理に比べて早く完了する。
　以上、図１から図３に示す実施形態では、情報処理装置１００は、データ処理部１ａが出力するメモリアクセス要求に含まれるアクセスアドレスのパターンを分析し、分析結果に基づいたキャッシュ制御情報ＣＩＮＦを出力するキャッシュ制御切替部１ｃを生成する。例えば、情報処理装置１００が実行する第１プログラム２ｄは、データ処理部１ａがデータ処理で使用するデータと同じデータを用いてデータ処理を実行する。このため、分析部３ｂは、データ処理部１ａを動作させることなく、データ処理部１ａによるメモリアクセスの特徴を分析することができる。これにより、プログラマブル部１に搭載される前のデータ処理部１ａのメモリアクセスの特徴に合わせて、キャッシュ回路１ｂのキャッシュヒット率等のキャッシュ効率を最適化することができる。この結果、データ領域２ａへの無駄なメモリアクセスを低減してキャッシュ効率を向上することができ、情報処理装置１００の処理性能を向上することができる。
　情報処理装置１００は、データ処理部１ａに実行させる処理を含むソースプログラムである第１プログラムを使用することで、データ処理部１ａおよびキャッシュ回路１ｂをプログラマブル部１に搭載する前に、アクセスアドレスのパターンを分析することができる。アクセスアドレスのパターンの分析が完了した場合に、第１プログラムによる処理の続きを第２プログラムに実行させることで、同じ処理を第１プログラムと第２プログラムとで重複して実行する無駄を省くことができる。アクセスアドレスのパターンの分析結果に基づいてキャッシュ制御切替部１ｃの論理を生成することで、複数種のキャッシュ制御切替部１ｃの論理を予め準備することなく、プログラマブル部１にキャッシュ制御切替部１ｃをプログラムすることができる。
　図４は、情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラムの別の実施形態を示す。図１から図３に示す実施形態で説明した要素と同一または同様の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。図４に示す情報処理装置１００Ａは、例えば、ドメイン指向サーバである。情報処理装置１００Ａは、ＦＰＧＡ等のプログラマブル部１０、メインメモリ２０、ＣＰＵ等の演算処理装置３０、入出力インタフェース４０、ＨＤＤ５０および通信インタフェース６０を有する。
　プログラマブル部１０には、特定のアプリケーションで使用するデータを処理するデータ処理部１０ａおよびキャッシュ回路１０ｂ等の回路がプログラムされる。データ処理部１０ａは、ＣＰＵコア３０ａが実行するアプリケーションプログラム（第２プログラム）の制御に基づいて動作し、ＣＰＵコア３０ａの代わりにデータ処理を実行する。データ処理部１０ａは、データを処理するデータ処理部の一例である。データ処理部１０ａが実行するデータ処理は、第１データ処理の一例である。データ処理部１０ａによるメインメモリ２０へのアクセス（データのリードまたはデータのライト）は、キャッシュ回路１０ｂおよびＬＬＣ（Last Level Cache）３０ｂを介して実行される。
　キャッシュ回路１０ｂは、図１に示すキャッシュ回路１ｂと同様に、キャッシュ制御切替部１０ｃ、キャッシュ制御部１０ｄおよびキャッシュメモリ部１０ｅを有する。キャッシュ制御切替部１０ｃは、データ処理部１０ａが発行するメモリアクセス要求（リードアクセス要求またはライトアクセス要求）に基づいて、キャッシュ制御部１０ｄに出力するキャッシュヒントおよびバースト長を決定する。キャッシュヒントは、データ処理部１０ａがリードアクセス要求を発行した場合、リードアクセス要求に基づいて、ＬＬＣ３０ｂから受信したデータをキャッシュメモリ部１０ｅに保持するか否かの情報を含む。また、キャッシュヒントは、データ処理部１０ａがライトデータとともにライトアクセス要求を発行した場合、ライトデータをキャッシュメモリ部１０ｅに書き込むか、ＬＬＣ３０ｂに出力するかを示す情報を含む。
　バースト長は、データ処理部１０ａがリードアクセス要求を発行した場合、ＬＬＣ３０ｂから受信するデータの長さを示す情報を含む。キャッシュヒントおよびバースト長は、キャッシュ制御切替部１０ｃが出力するキャッシュ制御情報の一例である。バースト長は、キャッシュ制御情報のうちの第２情報の一例である。
　例えば、キャッシュ回路１０ｂは、ＭＥＳＩ（Modified, Exclusive, Shared, Invalid）プロトコルを用いて、データの一貫性を維持する制御を実行する。ＭＥＳＩプロトコルにおいて、”Ｍｏｄｉｆｉｅｄ”は、キャッシュメモリ部１０ｅに保持されたデータが更新され（書き替えられ）、ＬＬＣ３０ｂまたはメインメモリ２０が保持するデータと異なる状態を示す。”Ｅｘｃｌｕｓｉｖｅ”は、アクセス対象のデータが、キャッシュメモリ部１０ｅのみに保持され、データが更新されていない状態を示す。”Ｓｈａｒｅｄ”は、アクセス対象のデータが例えばＬＬＣ３０ｂとキャッシュメモリ部１０ｅとに保持され、データが更新されていない状態を示す。”Ｉｎｖａｌｉｄ”は、キャッシュメモリ部１０ｅに保持されたデータが無効であることを示す。
　キャッシュ制御部１０ｄは、データ処理部１０ａからリードアクセス要求を受信した場合、アクセスの対象データがキャッシュメモリ部１０ｅに保持されているか否かを判定する。キャッシュ制御部１０ｄは、対象データがキャッシュメモリ部１０ｅに保持されている場合（キャッシュヒット）、キャッシュメモリ部１０ｅからデータを読み出し、読み出したデータをデータ処理部１０ａに出力する。
　キャッシュ制御部１０ｄは、対象データがキャッシュメモリ部１０ｅに保持されていない場合（キャッシュミス）、ＬＬＣ３０ｂにリードアクセス要求を発行し、ＬＬＣ３０ｂから出力されるデータを受信する。この後、キャッシュ制御部１０ｄは、リードアクセス要求に対応してキャッシュ制御切替部１０ｃから受信するキャッシュヒントに応じて、以下のように動作する。
　キャッシュヒントが”Ｓ”の場合、キャッシュ制御部１０ｄは、ＬＬＣ３０ｂから受信したデータをデータ処理部１０ａに出力するとともにキャッシュメモリ部１０ｅに格納する。キャッシュメモリ部１０ｅにデータを格納する空き領域がない場合、キャッシュ制御部１０ｄは、キャッシュメモリ部１０ｅが保持するデータのいずれかをＬＬＣ３０ｂに書き戻す追い出し処理を実行する。追い出し処理は、データをＬＬＣ３０ｂに書き戻すためのライトアクセス要求を含む。
　キャッシュヒントが”Ｉ”の場合、キャッシュ制御部１０ｄは、ＬＬＣ３０ｂから受信したデータをキャッシュメモリ部１０ｅに格納せずにデータ処理部１０ａに出力する。なお、キャッシュミスの発生時、キャッシュ制御部１０ｄは、リードアクセス要求に対応してキャッシュ制御切替部１０ｃから出力されるバースト長に対応する長さのデータをＬＬＣ３０ｂから読み出すリードアクセス要求をＬＬＣ３０ｂに発行する。
　一方、キャッシュ制御部１０ｄは、データ処理部１０ａからライトデータとともにライトアクセス要求を受信した場合、アクセスの対象データがキャッシュメモリ部１０ｅに保持されているか否かを判定する。キャッシュ制御部１０ｄは、対象データがキャッシュメモリ部１０ｅに保持されている場合（キャッシュヒット）、ライトアクセス要求に対応してキャッシュ制御切替部１０ｃから受信するキャッシュヒントに応じて、以下のように動作する。
　キャッシュヒントが”Ｍ”の場合、キャッシュ制御部１０ｄは、キャッシュメモリ部１０ｅが保持するキャッシュヒットの対象データをライトデータで上書きし、ＬＬＣ３０ｂにライトアクセス要求を発行しない。キャッシュヒントが”Ｉ”の場合、キャッシュ制御部１０ｄは、キャッシュメモリ部１０ｅが保持するキャッシュヒットの対象データを削除し、ライトデータをＬＬＣ３０ｂに書き込むライトアクセス要求をＬＬＣ３０ｂに発行する。キャッシュ制御部１０ｄがライトアクセス要求に基づいて出力する”Ｍ”または”Ｉ”のキャッシュヒントは、第１情報の一例である。
　キャッシュ制御部１０ｄは、対象データがキャッシュメモリ部１０ｅに保持されていない場合（キャッシュミス）、ライトアクセス要求に対応してキャッシュ制御切替部１０ｃから受信するキャッシュヒントに応じて、以下のように動作する。
　キャッシュヒントが”Ｍ”の場合、キャッシュ制御部１０ｄは、ライトデータに対応するデータの読み出し要求をＬＬＣ３０ｂに発行し、ＬＬＣ３０ｂから受信するデータをライトデータに置き換え、キャッシュメモリ部１０ｅに格納する。ここで、ライトデータのビット幅がＬＬＣ３０ｂから受信するデータのビット幅より小さい場合、ＬＬＣ３０ｂから受信するデータの一部がライトデータで置き換えられる。キャッシュヒントが”Ｉ”の場合、キャッシュ制御部１０ｄは、ライトデータをＬＬＣ３０ｂに書き込むライトアクセス要求をＬＬＣ３０ｂに発行する。
　キャッシュメモリ部１０ｅは、データの入出力の単位である複数のエントリ（キャッシュライン）を有し、ＬＬＣ３０ｂに対するデータの入出力は、キャッシュライン単位で実行される。また、バースト長が”１”の場合、１つのキャッシュラインに対応するデータがアクセスされる。バースト長が”２”の場合、２つのキャッシュラインに対応するデータがアクセスされる。バースト長が”４”の場合、４つのキャッシュラインに対応するデータがアクセスされる。
　メインメモリ２０は、例えば、複数のＳＤＲＡＭが搭載されたメモリモジュールであり、データ領域２０ａ、プログラム領域２０ｂおよび構成情報領域２０ｃを有する。メインメモリ２０は、記憶部の一例である。データ領域２０ａは、データ処理部１０ａで処理するデータおよび演算処理装置３０で使用するデータ等を保持する。
　プログラム領域２０ｂは、ＯＳ、管理プログラムおよびアプリケーションプログラム等の各種プログラム２０ｄと、制御プログラム２０ｅ等を保持する。例えば、アプリケーションプログラムのいずれかは、データ処理部１０ａを使用せずに所定のデータ処理を実行する第１プログラムである。第１プログラムは、データ処理部１０ａが実行するデータ処理と等価なデータ処理を実行する機能を含む処理プログラムの一例である。第１プログラムが実行するデータ処理は、第２データ処理の一例である。
　アプリケーションプログラムの他のいずれかは、データ処理部１０ａを使用して所定のデータ処理を実行する第２プログラムである。例えば、プログラム領域２０ｂに格納される各種プログラム２０ｄと制御プログラム２０ｅとは、ＣＤ－ＲＯＭ、ＤＶＤ、ＵＳＢメモリ等のコンピュータにより読み取り可能な記録媒体７０またはネットワークＮＷを介してＨＤＤ５０に格納される。この後、各種プログラム２０ｄと制御プログラム２０ｅとは、ＨＤＤ５０からメインメモリ２０に転送される。
　構成情報領域２０ｃは、プログラマブル部１０にプログラムされる様々な回路の構成情報を保持する。構成情報がプログラマブル部１０に書き込まれることで、プログラマブル部１０は、データ処理部１０ａおよびキャッシュ回路１０ｂ等の機能を実現する。構成情報は、予め生成されてもよく、情報処理装置１００Ａに要求される処理性能に合わせて、演算処理装置３０が実行する論理合成用のプログラム等により生成されてもよい。なお、構成情報は、メインメモリ２０以外の記憶領域に記憶されてもよく、情報処理装置１００Ａの外部の記憶領域に記憶されてもよい。
　演算処理装置３０は、各種プログラムを並列に実行可能な複数のＣＰＵコア３０ａ、ＬＬＣ３０ｂおよびＭＭＵ（Memory Management Unit）３０ｃを有する。プログラマブル部１０は、バスＢＵＳ１を介して演算処理装置３０のＬＬＣ３０ｂに接続され、メインメモリ２０は、バスＢＵＳ２を介して演算処理装置３０のＭＭＵ３０ｃに接続される。
　演算処理装置３０は、ＣＰＵコア３０ａによりＯＳ（Operating System）および管理プログラムを実行することで情報処理装置１００Ａの全体の動作を制御する。また、演算処理装置３０は、ＣＰＵコア３０ａによりアプリケーションプログラムを実行することで、ドメイン指向サーバとして機能する。
　さらに、演算処理装置３０は、ＣＰＵコア３０ａが制御プログラム２０ｅを実行することで、分析部３０ｄ、決定部３０ｅおよび構成制御部３０ｆとして機能する。なお、分析部３０ｄ、決定部３０ｅおよび構成制御部３０ｆは、ハードウェア（回路）として、情報処理装置１００Ａに搭載されてもよい。
　ＬＬＣ３０ｂは、キャッシュメモリの一種であり、ＣＰＵコア３０ａから最も離れた（すなわち、メインメモリ２０に最も近い）キャッシュメモリである。ＭＭＵ３０ｃは、メインメモリ２０に対するメモリアクセスを管理する。例えば、ＭＭＵ３０ｃは、ＣＰＵコア３０ａが出力する仮想アドレスを、メインメモリ２０に割り当てられた物理アドレスに変換する。
　分析部３０ｄ、決定部３０ｅおよび構成制御部３０ｆのそれぞれの機能は、図１から図３で説明した分析部３ｂ、決定部３ｃおよび構成制御部３ｄのそれぞれの機能と同様である。分析部３０ｄ、決定部３０ｅおよび構成制御部３０ｆの動作は、図７から図１０で説明される。
　入出力インタフェース４０の１つは、ＤＶＤ等の記録媒体７０が装着される光学ドライブ装置に接続され、あるいは、ＵＳＢメモリ等が装着されるコネクタを有する。他の入出力インタフェース４０は、図示しないマウスおよびキーボード等の入力装置と、図示しないディスプレイ等の出力装置にそれぞれ接続される。
　ＨＤＤ５０は、メインメモリ２０に格納するプログラムおよび構成情報等を記憶する。通信インタフェース６０は、インターネットまたはイントラネット等のネットワークＮＷに接続され、ネットワークＮＷとの間で情報を入出力する。入出力インタフェース４０、ＨＤＤ５０および通信インタフェース６０は、バスＢＵＳ３を介して演算処理装置３０に接続される。
　図５は、図４に示すプログラマブル部１０のチップ構成の一例を示す。プログラマブル部１０は、網掛けの矩形で示す複数の入出力端子ＩＯ、白抜きの矩形で示す複数のＡＬＭ（Adaptive Logic Module）、複数のメモリＭ１、複数のメモリＭ２および複数のＤＳＰ（Digital Signal Processor）を有する。ＡＬＭには、プログラマブル部１０に転送される構成情報に基づいて論理がプログラムされる。特に限定されないが、メモリＭ１、Ｍ２の記憶素子と、ＤＳＰの内部回路は、プログラマブル部１０に予め構築されており、構成情報の転送により、接続配線が構築される。
　例えば、図４に示すデータ処理部１０ａは、所定数の入出力端子ＩＯ、所定数のＡＬＭ、所定数のメモリＭ１および所定数のＤＳＰを使用してプログラマブル部１０上に構築される。キャッシュメモリ部１０ｅは、所定数のＡＬＭおよび所定数のメモリＭ１、Ｍ２を使用してプログラマブル部１０上に構築される。キャッシュ制御部１０ｄおよびキャッシュ制御切替部１０ｃの各々は、所定数のＡＬＭ、所定数のメモリＭ１および所定数のＤＳＰを使用してプログラマブル部１０上に構築される。
　図６は、図４に示すプログラマブル部１０にプログラムされるデータ処理部１０ａの一例を示す。データ処理部１０ａは、ＣＰＵコア３０ａのみでデータ処理が完結する第１プログラムの中から、プログラマブル部１０に実行させるデータ処理の部分を論理合成し、構成情報を生成する。例えば、プログラマブル部１０に実行させるデータ処理は、破線で囲った部分であり、他のデータ処理に比べて時間が掛かるデータ処理であり、かつ、反復性を有するデータ処理である。データ処理部１０ａは、構成情報がプログラマブル部１０にプログラムされることで、プログラマブル部１０に構築される。すなわち、ＣＰＵコア３０ａがプログラムにより実行するデータ処理の一部が、プログラマブル部１０にオフロードされる。
　そして、論理合成したデータ処理部１０ａによるデータ処理部分を第１プログラムから除き、データ処理部１０ａの呼び出し処理を追加した第２プログラムが、データ処理部１０ａがプログラマブル部１０にプログラムされた後に実行される。これにより、プログラマブル部１０は、演算処理装置３０のアクセラレータとして動作し、演算処理装置３０とプログラマブル部１０とによりデータ処理が実行される。
　図７は、図６に示す第２プログラムを実行する環境を構築する処理の一例を示す。まず、事前準備として、ステップＳ１０において、キャッシュ制御部１０ｄおよびキャッシュメモリ部１０ｅが論理合成され、構成情報が生成される。ステップＳ１２において、第１プログラムの中でプログラマブル部１０に処理させる部分が、データ処理部１０ａとして論理合成され、構成情報が生成される。
　ステップＳ１４において、論理合成したデータ処理部１０ａにデータ処理を実行させる第２プログラム（ソースプログラム）が生成される。そして、ソースプログラムをコンパイルすることにより、ＣＰＵコア３０ａで実行可能な第２プログラムのオブジェクトファイルが生成される。ステップＳ１６において、第１プログラム（ソースプログラム）がコンパイルされ、第１プログラムのオブジェクトファイルが生成される。
　なお、ステップＳ１２、Ｓ１４が順次実行されることを除き、ステップＳ１０、Ｓ１２、Ｓ１４、Ｓ１６は、図７に示す順序以外で実行されてもよい。また、事前準備は、情報処理装置１００Ａで実行されてもよく、他のツールを使用して実行されてもよい。
　事前準備が完了した後、データ処理部１０ａを使用してデータ処理を実行するための環境を情報処理装置１００Ａ上に構築する構築処理が実行される。構築処理は、ＣＰＵコア３０ａで実行するデータ処理の一部をデータ処理部１０ａに実行させる指示を、情報処理装置１００Ａを管理する管理者または情報処理装置１００Ａを使用するユーザから受信したことに基づいて開始される。まず、ステップＳ２０において、情報処理装置１００Ａは、演算処理装置３０に第１プログラムの実行を開始させる。
　次に、ステップＳ２２において、情報処理装置１００Ａの分析部３０ｄは、第１プログラムにおいてデータ処理部１０ａの動作に相当する命令を分析し、メモリアクセス命令の特徴を抽出する。ここで、データ処理部１０ａの動作に相当する命令は、図６に示した第１プログラムのうち、破線で囲った部分に含まれる命令である。
　次に、ステップＳ２４において、情報処理装置１００Ａの決定部３０ｅは、ステップＳ２２で抽出した特徴に基づいて、キャッシュ制御切替部１０ｃの論理を生成することで、プログラマブル部１０にプログラムするキャッシュ制御切替部１０ｃを決定する。
　次に、ステップＳ２６において、情報処理装置１００Ａの構成制御部３０ｆは、キャッシュ回路１０ｂの構成情報とデータ処理部１０ａの構成情報とを、プログラマブル部１０にプログラムする。キャッシュ回路１０ｂは、キャッシュ制御切替部１０ｃ、キャッシュ制御部１０ｄおよびキャッシュメモリ部１０ｅを含む。すなわち、情報処理装置１００Ａは、事前に準備したキャッシュ制御部１０ｄ、キャッシュメモリ部１０ｅおよびデータ処理部１０ａの構成情報と、ステップＳ２４で生成したキャッシュ制御切替部１０ｃの構成情報とを、プログラマブル部１０にプログラムする。そして、データ処理部１０ａを使用してデータ処理を実行するための環境を構築する構築処理が完了する。これにより、第２プログラムの実行が可能になる。
　ステップＳ２２からステップＳ２６までの処理は、情報処理装置１００Ａの制御方法の一例および情報処理装置１００Ａの制御プログラムの一例を示し、図３（ａ）から図３（ｅ）に示した処理に対応する。換言すれば、図３の右端のデータ処理部をデータ処理部１０ａに置き換え、各要素の符号を付け替えることで、図３は、情報処理装置１００Ａの動作の例を示す。
　例えば、分析部３０ｄは、ＣＰＵコア３０ａが実行する第１プログラムによりデータ処理の一部を実行させた場合のメインメモリ２０へのアクセスに基づいてアクセスアドレスのパターンを分析する。決定部３０ｅは、分析部３０ｄが分析したアクセスアドレスのパターンの特徴に基づいて、キャッシュ制御切替部１０ｃを生成し、生成したキャッシュ制御切替部１ｃをプログラマブル部１０にプログラムすることを決定する。構成制御部３０ｆは、決定部３０ｅが生成したキャッシュ制御切替部１０ｃを、データ処理部１０ａ、キャッシュ制御部１０ｄおよびキャッシュメモリ部１０ｅとともにプログラマブル部１０にプログラムする。
　キャッシュ制御切替部１０ｃがプログラマブル部１にプログラムされた後、情報処理装置１００Ａは、第１プログラムの実行を停止し、実行を停止した個所に対応する個所から第２プログラムの実行を開始する。そして、第２プログラムは、データ処理部１０ａを呼び出し、第１プログラムが実行していたデータ処理のうち、未実行の処理を、データ処理部１０ａに実行させる。データ処理部１０ａが動作中、データ処理部１０ａが発行するメモリアクセス要求に基づいて、キャッシュ制御切替部１０ｃ、キャッシュ制御部１０ｄおよびキャッシュメモリ部１０ｅが動作する。キャッシュ制御切替部１０ｃは、メモリアクセス要求に基づいて、キャッシュヒントおよびバースト長を生成し、キャッシュ制御部１０ｄは、キャッシュヒントおよびバースト長に基づいて動作する。
　なお、キャッシュ制御部１０ｄ、キャッシュメモリ部１０ｅおよびデータ処理部１０ａの構成情報は、ステップＳ２０の処理を開始する前に、プログラマブル部１０にプログラムされてもよい。この場合、事前準備において、データ処理部１０ａとキャッシュ制御切替部１０ｃとを互いに接続するインタフェース仕様と、キャッシュ制御切替部１０ｃとキャッシュ制御部１０ｄとを互いに接続するインタフェース仕様とが決められる。そして、決定部３０ｅは、事前準備で決められたインタフェース仕様にしたがって、キャッシュ制御切替部１０ｃの論理を生成する。
　図８は、図７に示すステップＳ２４で生成されるキャッシュ制御切替部１０ｃを含むキャッシュ回路の動作の一例を示す。左側の欄は、データ処理部１０ａで実行する処理と等価な命令群（ソースプログラム）とその行番号を示す。図８に示す命令群は、図６の第１プログラムの破線の枠内で実行される命令の一例を示す。例えば、命令群は、３つのプロセスＡ、Ｂ、Ｃの処理を含む。
　”ＬＤ”はロード命令を示し、”ＳＴ”はストア命令を示し、”ＥＸＥ”が付く命令は演算命令を示し、”ＢＲ”は分岐命令を示す。例えば、１行目の”ＬＤ　Ａ１，Ｄａ１”は、アドレスＡ１のメモリ領域からデータを読み出してレジスタＤａ１に格納することを示す。４行目の”ＳＴ　Ａ３，Ｄａ３”は、レジスタＤａ３に保持されたデータをアドレスＡ３のメモリ領域に格納することを示す。３行目の”ＥＸＥ１　Ｄａ３　（Ｄａ１，Ｄａ２）”は、レジスタＤａ１、Ｄａ２に保持されたデータを演算し、演算結果をレジスタＤａ３に格納することを示す。５行目の”ＢＲ　Ｄａ３　Ｂ　Ｃ”は、レジスタＤａ３に格納された値に応じて６行目または２１行目に分岐することを示す。”Ｂ”、”Ｃ”は、ラベルを示す。
　中央の欄は、キャッシュ回路１０ｂの動作の例を示し、キャッシュヒントとバースト長は、メモリアクセス要求（ロード命令ＬＤまたはストア命令ＳＴ）毎にキャッシュ制御切替部１０ｃにより生成される。右側の欄は、キャッシュ制御切替部１０ｃを持たない他のキャッシュ回路の動作の例を示し、キャッシュヒントは”Ｓ”（リードアクセス）と”Ｍ”（ライトアクセス）に固定され、バースト長は”１”に固定される。中央の欄および右側の欄において、”ミス”は、キャッシュミスの発生を示し、”ヒット”は、キャッシュヒットの発生を示し、”追い出しの発生”に示す数字は、データを追い出すキャッシュラインの数を示す。
　キャッシュ回路１０ｂの動作において、１行目のロード命令ＬＤに対応してデータ処理部１０ａが実行するリードアクセス（アドレスＡ１）では、キャッシュ制御切替部１０ｃは、キャッシュヒント（＝”Ｉ”）をキャッシュ制御部１０ｄに出力する。データ処理部１０ａが、この後、リードアクセス（アドレスＡ１）を実行しない場合、リードアクセスに基づいてＬＣＣ３０ｂから出力されるデータは、キャッシュメモリ部１０ｅに保持しなくてよい。
　この場合、キャッシュヒントを”Ｉ”に設定することで、キャッシュメモリ部１０ｅからキャッシュラインが無駄に追い出されることを抑止することができる。これに対して、他のキャッシュ回路の動作では、１行目のロード命令ＬＤに対応してデータ処理部１０ａが実行するリードアクセス（アドレスＡ１）では、キャッシュヒントが”Ｓ”のため、キャッシュラインの無駄な追い出しが発生する。
　２行目のロード命令ＬＤに対応してデータ処理部１０ａが実行するリードアクセス（アドレスＡ２）では、キャッシュ制御切替部１０ｃは、キャッシュヒント（＝”Ｓ”）をキャッシュ制御部１０ｄに出力する。ロード命令ＬＤ（アドレスＡ２）は、２２行目でも実行される。データ処理部１０ａが、同じアドレスのリードアクセスを複数回実行する場合、最初のリードアクセスのキャッシュヒントを”Ｓ”にすることで、２回目以降のリードアクセスをキャッシュヒットさせることができる。
　４行目のストア命令ＳＴに対応してデータ処理部１０ａが実行するライトアクセス（アドレスＡ３）では、キャッシュ制御切替部１０ｃは、キャッシュヒント（＝”Ｍ”）とバースト長（＝”１”）をキャッシュ制御部１０ｄに出力する。ストア命令ＳＴ（アドレスＡ３）は、２５行目でも実行される。データ処理部１０ａが、同じアドレスのライトアクセスを複数回実行する場合、ライトアクセスのキャッシュヒントを”Ｍ”にすることで、ＬＬＣ３０ｂに発行するライトアクセス要求の頻度を下げることができる。
　７行目のロード命令ＬＤに対応してデータ処理部１０ａが実行するリードアクセス（アドレスＢ１）では、キャッシュ制御切替部１０ｃは、キャッシュヒント（＝”Ｓ”）とバースト長（＝”２”）をキャッシュ制御部１０ｄに出力する。８行目のロード命令ＬＤに対応してデータ処理部１０ａが実行するリードアクセスのアドレスＢ２は、アドレスＢ１に連続する。この場合、バースト長を”２”に設定することで、リードアクセス（アドレスＢ２）をキャッシュヒットさせることができ、ＬＬＣ３０ｂへのアクセス要求の頻度を減らすことができる。
　これに対して、他のキャッシュ回路の動作では、７行目のロード命令ＬＤに対応してデータ処理部１０ａが実行するリードアクセス（アドレスＢ１）のバースト長が”１”に設定される。このため、８行目のロード命令ＬＤに対応してデータ処理部１０ａが実行するリードアクセス（アドレスＢ２）でキャッシュミスが発生し、キャッシュ制御部１０ｄは、ＬＬＣ３０ｂに無駄なリードアクセス要求を発行する。
　１０行目のストア命令ＳＴに対応してデータ処理部１０ａが実行するライトアクセス（アドレスＢ３）では、キャッシュ制御切替部１０ｃは、キャッシュヒント（＝”Ｉ”）とバースト長（＝”１”）をキャッシュ制御部１０ｄに出力する。データ処理部１０ａが、この後、ライトアクセス（アドレスＢ３）を実行しない場合、ライトアクセスとともにデータ処理部１０ａが出力するライトデータは、キャッシュメモリ部１０ｅに保持しなくてよい。この場合、キャッシュヒントを”Ｉ”に設定し、ライトデータをＬＬＣ３０ｂに直接書き込むことで、キャッシュメモリ部１０ｅからキャッシュラインが無駄に追い出されることを抑止することができる。
　これに対して、他のキャッシュ回路の動作では、１０行目のストア命令ＳＴに対応してデータ処理部１０ａが実行するライトアクセス（アドレスＢ３）のキャッシュヒントが”Ｍ”に設定される。このため、その後のアクセスで使用されない無駄なデータがキャッシュメモリ部１０ｅに保持され、キャッシュラインの無駄な追い出しが発生する。
　２３行目のロード命令ＬＤに対応してデータ処理部１０ａが実行するリードアクセス（アドレスＣ１）では、１行目と同様に、キャッシュ制御切替部１０ｃは、キャッシュヒント（＝”Ｉ”）をキャッシュ制御部１０ｄに出力する。データ処理部１０ａが、この後、リードアクセス（アドレスＣ１）を実行しない場合、キャッシュヒントを”Ｉ”に設定することで、キャッシュメモリ部１０ｅからキャッシュラインが無駄に追い出されることを抑止することができる。
　このように、データ処理部１０ａのアクセスアドレスのパターンの特徴に基づいて生成されたキャッシュ制御切替部１０ｃにより、キャッシュ回路１０ｂは、無駄な追い出し処理および無駄なＬＬＣ３０ｂへのアクセス要求が発生することを抑止することができる。この結果、他のキャッシュ回路に比べて、図４に示すバスＢＵＳ１の使用効率を向上することができ、情報処理装置１００Ａの処理性能を向上することができる。
　図９は、図７に示すステップＳ２２で使用する特徴抽出テーブルＴＢＬの一例を示す。特徴抽出テーブルＴＢＬは、分析部３０ｄが抽出したメモリアクセス命令の特徴を記録するために使用される。特徴抽出テーブルＴＢＬは、アクセス種別、アクセスアドレス、キャッシュヒントおよびバースト長を格納する領域を含む複数のエントリを有する。
　アクセス種別の領域には、特徴を抽出したメモリアクセス命令がリード命令である場合、リードを示す情報が格納され、特徴を抽出したメモリアクセス命令がライト命令である場合、ライトを示す情報が格納される。アクセスアドレスの領域には、特徴を抽出したメモリアクセス命令に含まれるアドレスが格納される。
　キャッシュヒントの領域には、キャッシュ制御部１０ｄが使用するキャッシュヒントが格納される。キャッシュヒントは、”Ｓｈａｒｅｄ”を示す”Ｓ”、”Ｍｏｄｉｆｉｅｄ”を示す”Ｍ”、”Ｉｎｖａｌｉｄ”を示す”Ｉ”、または”Ｅｘｃｌｕｓｉｖｅ”を示す”Ｅ”が格納される。
　アクセス種別がリードの場合、キャッシュヒントは、リード命令に相当するリードアクセス要求に基づいて、キャッシュ制御部１０ｄが、ＬＬＣ３０ｂから受信したデータをキャッシュメモリ部１０ｅに保持するか否かを示す。アクセス種別がライトの場合、キャッシュヒントは、ライト命令に相当するライトアクセス要求に基づいて、キャッシュ制御部１０ｄが、ライトアクセス要求に含まれるライトデータをキャッシュメモリ部１０ｅに格納するか、ＬＬＣ３０ｂに出力するかを示す。
　バースト長の領域には、メモリアクセス命令によりキャッシュメモリ部１０ｅに入力されるデータの数を示すバースト長が格納される。なお、バースト長は、キャッシュメモリ部１０ｅのアクセスの単位であるキャッシュラインのアクセス数を示す。
　分析部３０ｄは、メモリアクセス命令の特徴が抽出できるまで、メモリアクセス命令毎に、アクセス種別とアクセスアドレスとを特徴抽出テーブルＴＢＬに順次格納する。そして、メモリアクセス命令の特徴が抽出しながら、各エントリに格納したメモリアクセス要求に最適なキャッシュヒントとバースト長とを判定し、判定したキャッシュヒントとバースト長とを各エントリに格納する。
　図１０は、図７に示すステップＳ２２の処理の一例を示す。まず、ステップＳ２２２において、分析部３０ｄは、特徴抽出テーブルＴＢＬを初期化する。例えば、アクセス種別とアクセスアドレスの領域には、無効な値が格納される。キャッシュヒントの領域には、”Ｉ”が格納され、バースト長の領域には、”１”が格納される。
　次に、ステップＳ２２４において、分析部３０ｄは、順次実行される命令の中からメモリアクセス命令を検出する。なお、検出対象のメモリアクセス命令は、図６に示す第１プログラムの中で、データ処理部１０ａに処理させる破線で囲った部分に含まれるメモリアクセス命令である。
　次に、ステップＳ２２６において、分析部３０ｄは、検出したメモリアクセス命令がストア命令の場合、処理をステップＳ２２８に移行し、検出したメモリアクセス命令がストア命令でない場合、ロード命令であるため、処理をステップＳ２３２に移行する。
　ステップＳ２２８において、分析部３０ｄは、今回検出したストア命令に含まれるアドレスが、以前に検出したストア命令に含まれるアドレスと同じ場合、処理をステップＳ２３０に移行する。分析部３０ｄは、検出したストア命令に含まれるアドレスが、以前に検出したストア命令に含まれるアドレスと異なる場合、処理をステップＳ２４０に移行する。
　ステップＳ２３０において、分析部３０ｄは、アドレスが互いに同じストア命令に対応して、特徴抽出テーブルＴＢＬに、ライトを示す情報と、アドレスの値と、キャッシュヒント＝”Ｍ”とを格納し、処理をステップＳ２４０に移行する。
　一方、ステップＳ２３２において、分析部３０ｄは、今回検出したロード命令に含まれるアドレスが、以前に検出したロード命令に含まれるアドレスと同じ場合、処理をステップＳ２３４に移行する。分析部３０ｄは、検出したロード命令に含まれるアドレスが、以前に検出したロード命令に含まれるアドレスと異なる同じ場合、処理をステップＳ２３６に移行する。
　ステップＳ２３４において、分析部３０ｄは、アドレスが互いに同じロード命令に対応して、特徴抽出テーブルＴＢＬに、リードを示す情報と、アドレスの値と、キャッシュヒント＝”Ｓ”とを格納し、処理をステップＳ２３６に移行する。
　ステップＳ２３６において、分析部３０ｄは、現在のロード命令と直前のロード命令とのアドレスが互いに同じ場合、処理をステップＳ２３８に移行し、現在のロード命令と直前のロード命令とのアドレスが互いに異なる場合、処理をステップＳ２４０に移行する。ステップＳ２３８において、分析部３０ｄは、直前のロード命令とアドレスが互いに同じロード命令に対応して、特徴抽出テーブルＴＢＬに、リードを示す情報と、アドレスの値と、キャッシュヒント＝”Ｓ”と、バースト長＝”２”とを格納する。この後、処理は、ステップＳ２４０に移行される。
　ステップＳ２４０において、分析部３０ｄは、メモリアクセス命令の特徴が抽出され、特徴抽出テーブルＴＢＬに格納した情報に基づいてキャッシュメモリ部１０ｅのキャッシュヒット率を向上できると判断した場合、処理を終了する。分析部３０ｄは、メモリアクセス命令の特徴の抽出が不十分であると判定した場合、処理をステップＳ２２４に戻し、メモリアクセス命令の特徴の抽出を続行する。このように、分析部３０ｄは、第１プログラムの実行により発生する、メモリアクセス命令を利用して、データ処理部１０ａから発行されるメモリアクセス要求命令の特徴を抽出する。
　例えば、メモリアクセス命令の特徴が格納された特徴抽出テーブルＴＢＬは、キャッシュ制御切替部１０ｃの一部として、プログラマブル部１０内のメモリＭ１（図５）にプログラムされる。なお、メモリアクセス命令の特徴が格納された特徴抽出テーブルＴＢＬは、キャッシュ制御切替部１０ｃの一部として、プログラマブル部１０内のＡＬＭにプログラムされてもよい。
　以上、図４から図１０に示す実施形態においても、図１から図３に示す実施形態と同様の効果を得ることができる。例えば、データ処理部１０ａのメモリアクセスの特徴に合わせて、キャッシュ回路１０ｂのキャッシュ効率を最適化することができ、情報処理装置１００Ａの処理性能を向上することができる。データ処理部１０ａおよびキャッシュ回路１０ｂをプログラマブル部１０に搭載する前に、アクセスアドレスのパターンを分析することができる。第１プログラムと第２プログラムとで同じ処理を重複して実行する無駄を省くことができ、あるいは、処理が欠落することを抑止することができる。
　図１１は、情報処理装置の別の実施形態における第２プログラムを実行する環境を構築する処理の一例を示す。図７と同一の要素については、詳細な説明は省略する。図１１では、図７のステップＳ２２の代わりに、ステップＳ２２Ａが実行される。ステップＳ２２Ａを除く処理は、図７と同じである。
　ステップＳ２２Ａ、Ｓ２４、Ｓ２６に示す処理は、情報処理装置が実行する制御プログラムにより実行される。すなわち、ステップＳ２２Ａ、Ｓ２４、Ｓ２６に示す処理は、情報処理装置の制御方法の一例および情報処理装置の制御プログラムの一例を示す。
　ステップＳ２０、Ｓ２２Ａ、Ｓ２４、Ｓ２６を実行する情報処理装置は、図４に示した制御プログラム２０ｅが異なることを除き、図４に示す情報処理装置１００Ａと同様である。換言すれば、ステップＳ２０、Ｓ２２Ａ、Ｓ２４、Ｓ２６を実行する情報処理装置は、図４に示す分析部３０ｄと決定部３０ｅが実行する処理が異なることを除き、図４に示す情報処理装置１００Ａと同様である。
　ステップＳ２２Ａにおいて、情報処理装置１００Ａの分析部３０ｄは、第１プログラムにおいてデータ処理部１０ａの動作に相当する命令を分析し、分岐命令において、分岐する確率が他より高い分岐先を検出する。そして、分析部３０ｄは、分岐する確率が他より高い分岐先で実行されるメモリアクセスの特徴を抽出する。すなわち、分析部３０ｄは、図１２に示す複数のプロセスＡ、Ｂ、Ｃのうち、実行頻度が他のプロセスよりも高いプロセスによるアクセスアドレスのパターンを分析する。次に、ステップＳ２４において、決定部３０ｅは、ステップＳ２２Ａで抽出した特徴に基づいて、キャッシュ制御切替部１０ｃの論理を生成する。
　図１２は、図１１に示すステップＳ２４で生成されたキャッシュ制御切替部１０ｃを含むキャッシュ回路１０ｂの動作の一例を示す。図８と同一または同様の要素については、詳細な説明は省略する。左側の欄に示すデータ処理部１０ａで実行する処理と等価な命令群（ソースプログラム）は、図８と同じである。
　中央の欄は、５行目のブランチ命令ＢＲにおいて、プロセスＢで実行されるメモリアクセスの特徴の抽出に基づいて生成されたキャッシュ制御切替部を含むキャッシュ回路の動作を示す。すなわち、中央の欄は、ラベルＢに分岐する確率が他に分岐する確率より高い場合に合わせて生成されたキャッシュ制御切替部を含むキャッシュ回路の動作を示す。
　右側の欄は、５行目のブランチ命令ＢＲにおいて、プロセスＣで実行されるメモリアクセスの特徴の抽出に基づいて生成されたキャッシュ制御切替部を含むキャッシュ回路の動作を示す。すなわち、右側の欄は、ラベルＣに分岐する確率が他に分岐する確率より高い場合に合わせて生成されたキャッシュ制御切替部を含むキャッシュ回路の動作を示す。
　５行目のブランチ命令ＢＲにおいて、ラベルＢに分岐する確率が高い場合、７行目のロード命令ＬＤに対応してデータ処理部１０ａが実行するリードアクセス（アドレスＢ１）のバースト長が”２”に設定される。これにより、次のリードアクセス（アドレスＢ２）をキャッシュヒットさせることができ、ＬＬＣ３０ｂへのアクセス要求の頻度を減らすことができる。この例では、プロセスＢでのキャッシュ効率が高くなるように、全てのリードアクセスにおいて、キャッシュヒントは”Ｓ”に設定され、バースト長は”２”に設定される。
　一方、５行目のブランチ命令ＢＲにおいて、ラベルＣに分岐する確率が高い場合、例えば、２２行目のロード命令ＬＤ（アドレスＡ２）のアクセス効率を向上するため、２行目のロード命令（アドレスＡ２）のキャッシュヒントが”Ｓ” に設定される。また、１行目のロード命令ＬＤ（アドレスＡ１）と８行目のロード命令（アドレスＢ２）は、プロセスＣでは実行されないため、キャッシュヒントが”Ｉ”に設定される。
　さらに、７行目のロード命令ＬＤ（アドレスＢ１）が実行された後に、プロセスＣにおいて、アドレスＢ１のリードアクセスが実行されるため（図示せず）、７行目のロード命令のキャッシュヒントが”Ｓ”に設定される。２３行目のロード命令ＬＤ（アドレスＣ１）で読み出されたデータは、その後のプロセスＣの処理で使用されないため、２３行目のロード命令ＬＤのキャッシュヒントは”Ｉ”に設定される。
　これにより、２２行目のロード命令ＬＤをキャッシュヒットさせることができ、２３行目のロード命令ＬＤに基づいてキャッシュラインの無駄な追い出しが発生することを抑止することができる。また、プロセスＣに関連する処理を実行する他のプロセス（１行目、８行目）においても、キャッシュラインの無駄な追い出しが発生することを抑止することができる。
　なお、図１２に示す動作では、ストア命令ＳＴに対応してデータ処理部１０ａが実行するライトアクセスは、図８の右側の欄と同様に、キャッシュヒントは”Ｍ”に設定され、バースト長は”１”に設定される。
　以上、図１１および図１２に示す実施形態においても、図１から図３に示す実施形態と同様の効果を得ることができる。例えば、データ処理部１０ａのメモリアクセスの特徴に合わせて、キャッシュ回路１０ｂのキャッシュ効率を最適化することができ、情報処理装置１００Ａの処理性能を向上することができる。データ処理部１０ａおよびキャッシュ回路１０ｂをプログラマブル部１０に搭載する前に、アクセスアドレスのパターンを分析することができる。第１プログラムと第２プログラムとで同じ処理を重複して実行する無駄を省くことができ、あるいは、処理が欠落することを抑止することができる。
　さらに、図１１および図１２に示す実施形態では、実行頻度が他より高い処理のアクセスアドレスのパターンの特徴に合わせて、キャッシュ回路１０ｂのキャッシュ効率を最適化することができる。これにより、例えば、プロセスＣまたはプロセスＣに特化して、キャッシュ回路１０ｂのキャッシュ効率を最適化することができる。
　図１３は、情報処理装置の別の実施形態における第２プログラムを実行する環境を構築する処理の一例を示す。図７と同一の要素については、詳細な説明は省略する。図１３では、事前準備において、複数のキャッシュ制御切替部を論理合成するステップＳ１１Ｂが、図７に対して追加される。また、図７のステップＳ２４の代わりに、ステップＳ２４Ｂが実行される。その他の処理は、図７と同じである。
　ステップＳ２２、Ｓ２４Ｂ、Ｓ２６に示す処理は、情報処理装置が実行する制御プログラムにより実行される。すなわち、ステップＳ２２、Ｓ２４Ｂ、Ｓ２６に示す処理は、情報処理装置の制御方法の一例および情報処理装置の制御プログラムの一例を示す。ステップＳ２０、Ｓ２２、Ｓ２４Ｂ、Ｓ２６を実行する情報処理装置は、図４に示す制御プログラム２０ｅが異なることを除き、図４に示す情報処理装置１００Ａと同様である。換言すれば、ステップＳ２０、Ｓ２２、Ｓ２４Ｂ、Ｓ２６を実行する情報処理装置は、図４に示す決定部３０ｅが実行する処理が異なることを除き、図４に示す情報処理装置１００Ａと同様である。
　ステップＳ１１Ｂにおいて、様々なメモリアクセスの特徴に合わせた複数種のキャッシュ制御切替部が論理合成され、構成情報が生成される。なお、事前準備は、情報処理装置１００Ａで実行されてもよく、他のツールを使用して実行されてもよい。ステップＳ１１Ｂは、事前準備のフローにおいて、他の個所に配置されてもよい。
　ステップＳ２４Ｂにおいて、情報処理装置１００Ａの決定部３０ｅは、ステップＳ２２で抽出した特徴に基づいて、ステップＳ１１Ｂで生成された複数種のキャッシュ制御切替部の中からメモリアクセス効率が他より高くなるキャッシュ制御切替部１０ｃを選択する。なお、ステップＳ２２の代わりに図１１に示したステップＳ２２Ａが実行され、ステップＳ２４Ｂにおいて、決定部３０ｅが、ステップＳ２２Ａで抽出した特徴に基づいて、メモリアクセス効率が他より高くなるキャッシュ制御切替部１０ｃを選択してもよい。
　決定部３０ｅは、事前準備で生成されたキャッシュ制御切替部の構成情報を使用できるため、アクセスアドレスのパターンの分析結果に基づいてキャッシュ制御切替部１０ｃを生成する処理を省略することができる。これにより、プログラマブル部１０にプログラムするキャッシュ制御切替部１０ｃを準備するまでに実行される第１プログラムの命令数を最小限にすることができる。この結果、情報処理装置１００Ａが実行するデータ処理に使用されるデータ処理部１０ａの動作率を向上することができ、データ処理の処理性能を向上することができる。
　以上、図１３に示す実施形態においても、図１から図３に示す実施形態と同様の効果を得ることができる。例えば、データ処理部１０ａのメモリアクセスの特徴に合わせて、キャッシュ回路１０ｂのキャッシュ効率を最適化することができ、情報処理装置１００Ａの処理性能を向上することができる。データ処理部１０ａおよびキャッシュ回路１０ｂをプログラマブル部１０に搭載する前に、アクセスアドレスのパターンを分析することができる。第１プログラムと第２プログラムとで同じ処理を重複して実行する無駄を省くことができ、あるいは、処理が欠落することを抑止することができる。
　さらに、図１３に示す実施形態では、事前準備で生成されたキャッシュ制御切替部の構成情報を使用することで、プログラマブル部１０にプログラムするキャッシュ制御切替部１０ｃを準備するまでに実行される第１プログラムの命令数を最小限にすることができる。この結果、情報処理装置１００Ａが実行するデータ処理に使用されるデータ処理部１０ａの動作率を向上することができ、データ処理の処理性能を向上することができる。
　図１４は、情報処理装置の別の実施形態における第２プログラムを実行する環境を構築する処理の一例を示す。図７と同一の要素については、詳細な説明は省略する。図１４では、図７のステップＳ２４の代わりに、ステップＳ２４Ｃが実行され、図７のステップＳ２２の後にステップＳ２３Ｃが追加される。ステップＳ２３Ｃ、Ｓ２４Ｃを除く処理は、図７と同じである。
　ステップＳ２２、Ｓ２３Ｃ、Ｓ２４Ｃ、Ｓ２６に示す処理は、情報処理装置が実行する制御プログラムにより実行される。すなわち、ステップＳ２２、Ｓ２３Ｃ、Ｓ２４Ｃ、Ｓ２６に示す処理は、情報処理装置の制御方法の一例および情報処理装置の制御プログラムの一例を示す。ステップＳ２０、Ｓ２２、Ｓ２３Ｃ、Ｓ２４Ｃ、Ｓ２６を実行する情報処理装置は、図４に示す制御プログラム２０ｅが異なることを除き、図４に示す情報処理装置１００Ａと同様である。換言すれば、Ｓ２０、Ｓ２２、Ｓ２３Ｃ、Ｓ２４Ｃ、Ｓ２６を実行する情報処理装置は、図４に示す決定部３０ｅが実行する処理が異なることを除き、図４に示す情報処理装置１００Ａと同様に動作する。
　ステップＳ２３Ｃにおいて、決定部３０ｅは、プログラマブル部１０において、キャッシュ制御切替部をプログラム可能な空き領域を検出する。例えば、決定部３０ｅは、図５に示したプログラマブル部１０において、未使用のＡＬＭの数、未使用のメモリＭ１の数および未使用のＤＳＰの数を検出する。
　次に、ステップＳ２４Ｃにおいて、決定部３０ｅは、ステップＳ２２で抽出された特徴に基づいて、空き領域にプログラム可能な規模のキャッシュ制御切替部１０ｃの論理を生成する。すなわち、決定部３０ｅは、未使用のＡＬＭ、メモリＭ１、ＤＳＰを使用して搭載可能な回路規模のキャッシュ制御切替部１０ｃを生成する。
　キャッシュ制御切替部１０ｃの性能は、回路規模が大きいほど高くなり、回路規模が小さいほど低くなる。ここで、キャッシュ制御切替部１０ｃの性能は、キャッシュヒット率が高いほど高く、キャッシュラインの追い出し頻度が少ないほど高い。このように、ステップＳ２３Ｃ、Ｓ２４Ｃにより、プログラマブル部１０の空き領域に応じて最適な性能のキャッシュ制御切替部１０ｃをプログラマブル部１０に搭載することができる。また、空き領域の制限により、キャッシュ制御切替部１０ｃがプログラマブル部１０にプログラムされない不具合を解消することができる。
　なお、図１１に示すステップＳ２２Ａと同様に、分析部３０ｄは、分岐する確率が他より高い分岐先で実行されるメモリアクセスの特徴を抽出してもよい。また、図１３に示すステップＳ２４Ｂと同様に、決定部３０ｅは、キャッシュ制御切替部１０ｃの論理を生成する代わりに、予め生成された複数のキャッシュ制御切替部の中から、メモリアクセス効率が他より高くなるキャッシュ制御切替部を選択してもよい。この場合、決定部３０ｅは、プログラマブル部１０の空き領域に合わせてキャッシュ制御切替部を選択する。さらに、決定部３０ｅがメモリアクセス効率が他より高くなるキャッシュ制御切替部を選択することに加えて、図１１に示したように、分析部３０ｄが分岐する確率が他より高い分岐先でのメモリアクセスの特徴を抽出してもよい。
　以上、図１４に示す実施形態においても、図１から図３に示す実施形態と同様の効果を得ることができる。例えば、データ処理部１０ａのメモリアクセスの特徴に合わせて、キャッシュ回路１０ｂのキャッシュ効率を最適化することができ、情報処理装置１００Ａの処理性能を向上することができる。データ処理部１０ａおよびキャッシュ回路１０ｂをプログラマブル部１０に搭載する前に、アクセスアドレスのパターンを分析することができる。第１プログラムと第２プログラムとで同じ処理を重複して実行する無駄を省くことができ、あるいは、処理が欠落することを抑止することができる。
　さらに、図１４に示す実施形態では、プログラマブル部１０の空き領域に応じた最適な性能のキャッシュ制御切替部１０ｃをプログラマブル部１０に搭載することができる。また、空き領域の制限により、キャッシュ制御切替部１０ｃがプログラマブル部１０にプログラムされない不具合を解消することができる。
　図１５は、情報処理装置の別の実施形態における第２プログラムを実行する環境を構築する処理の一例を示す。図７と同一の要素については、詳細な説明は省略する。図１５では、事前準備において、複数のキャッシュ制御切替部を論理合成するステップＳ１１Ｄ、Ｓ１３Ｄ、１７Ｄが、図７に対して追加される。また、図７のステップＳ２０、Ｓ２２、Ｓ２４、Ｓ２６の代わりに、ステップＳ２０Ｄ、Ｓ２２Ｄ、Ｓ２４Ｄ、Ｓ２６Ｄが実行される。その他の処理は、図７と同じである。
　ステップＳ２２Ｄ、Ｓ２４Ｄ、Ｓ２６Ｄに示す処理は、情報処理装置が実行する制御プログラムにより実行される。すなわち、ステップＳ２２Ｄ、Ｓ２４Ｄ、Ｓ２６Ｄに示す処理は、情報処理装置の制御方法の一例および情報処理装置の制御プログラムの一例を示す。ステップＳ２０Ｄ、Ｓ２２Ｄ、Ｓ２４Ｄ、Ｓ２６Ｄを実行する情報処理装置は、図４に示す制御プログラム２０ｅが異なることと、分析部３０ｄがプログラマブル部１０に配置されることを除き、図４に示す情報処理装置１００Ａと同様である。換言すれば、ステップＳ２０Ｄ、Ｓ２２Ｄ、Ｓ２４Ｄ、Ｓ２６Ｄを実行する情報処理装置は、図４に示す決定部３０ｅが実行する処理が異なることを除き、図４に示す情報処理装置１００Ａと同様に動作する。
　ステップＳ１１Ｄにおいて、標準的なキャッシュヒントとバースト長とを生成するデフォルトのキャッシュ制御切替部が論理合成され、構成情報が生成される。ステップＳ１３Ｄにおいて、図４に示すデータ処理部１０ａのメモリアクセスの特徴を分析する分析回路が論理合成され、構成情報が生成される。ステップＳ１４の後、ステップＳ１７Ｄにおいて、データ処理部１０ａ、キャッシュ制御部１０ｄ、キャッシュメモリ部１０ｅ、デフォルトのキャッシュ制御切替部および分析回路がプログラマブル部１０にプログラムされる。なお、ステップＳ１１Ｄ、Ｓ１３Ｄは、事前準備のフローにおいて、他の個所に配置されてもよい。事前準備は、情報処理装置１００Ａで実行されてもよく、他のツールを使用して実行されてもよい。
　事前準備が完了した後、ステップＳ２０Ｄにおいて、情報処理装置１００Ａは、演算処理装置３０に第２プログラムの実行を開始させる。次に、ステップＳ２２Ｄにおいて、プログラマブル部１０にプログラムされた分析部３０ｄは、第２プログラムに呼び出されて動作するデータ処理部１０ａが出力するメモリアクセス要求の特徴を抽出する。すなわち、分析部３０ｄをプログラマブル部１０内に搭載することで、第１プログラムを実行することなく、第２プログラムで呼び出されるデータ処理部１０ａのメモリアクセスの特徴を直接分析することができる。データ処理部１０ａ（ハードウェア）が出力するメモリアクセス要求を直接分析できるため、メモリアクセス要求の特徴の抽出に掛かる時間を、図７に示した手法に比べて短縮することができる。なお、図１１に示すステップＳ２２Ａと同様に、分析部３０ｄは、分岐する確率が他より高い分岐先で実行されるメモリアクセスの特徴を抽出してもよい。
　次に、ステップＳ２４Ｄにおいて、決定部３０ｅは、プログラマブル部１０上の分析部３０ｄが抽出した特徴に基づいて、キャッシュ制御切替部１０ｃの論理を生成する。なお、図１４に示すステップＳ２４Ｄと同様に、決定部３０ｅは、ステップＳ２２Ｄで抽出された特徴に基づいて、空き領域にプログラム可能な規模のキャッシュ制御切替部１０ｃの論理を生成してもよい。さらに、分岐する確率が他より高い分岐先でのメモリアクセスの特徴を分析部３０ｄが抽出し、かつ、空き領域にプログラム可能な規模のキャッシュ制御切替部１０ｃの論理を決定部３０ｅが生成してもよい。
　また、図１３に示すステップＳ２４Ｂと同様に、決定部３０ｅは、キャッシュ制御切替部１０ｃの論理を生成する代わりに、予め生成された複数のキャッシュ制御切替部の中から、メモリアクセス効率が他より高くなるキャッシュ制御切替部を選択してもよい。この場合、分岐する確率が他より高い分岐先でのメモリアクセスの特徴を分析部３０ｄが抽出してもよく、空き領域にプログラム可能な規模のキャッシュ制御切替部１０ｃの論理を決定部３０ｅが生成してもよい。さらに、分岐する確率が他より高い分岐先でのメモリアクセスの特徴を分析部３０ｄが抽出し、かつ、空き領域にプログラム可能な規模のキャッシュ制御切替部１０ｃの論理を決定部３０ｅが生成してもよい。
　次に、ステップＳ２６Ｄにおいて、構成制御部３０ｆは、プログラマブル部１０にプログラムされたデフォルトのキャッシュ制御切替部を、ステップＳ２４Ｄで生成されたキャッシュ制御切替部１０ｃに置き換える。そして、情報処理装置１００Ａは、第２プログラムの実行を継続する。
　以上、図１５に示す実施形態においても、図１から図３に示す実施形態と同様の効果を得ることができる。例えば、データ処理部１０ａのメモリアクセスの特徴に合わせて、キャッシュ回路１０ｂのキャッシュ効率を最適化することができ、情報処理装置１００Ａの処理性能を向上することができる。
　さらに、図１５に示す実施形態では、分析部３０ｄをプログラマブル部１０内に搭載することで、第１プログラムを実行することなく、第２プログラムで呼び出されるデータ処理部１０ａのメモリアクセスの特徴を直接分析することができる。データ処理部１０ａ（ハードウェア）が出力するメモリアクセス要求を直接分析できるため、メモリアクセス要求の特徴の抽出に掛かる時間を、図７による手法に比べて短縮することができる。
　以上の図１から図１０に示す実施形態に関し、さらに以下の付記を開示する。
（付記１）
　データを記憶する記憶部と、
　前記記憶部が記憶するデータを処理するデータ処理部と、前記データ処理部で使用するデータが格納されるキャッシュメモリ部と、前記データ処理部が前記記憶部から読み出すデータを前記キャッシュメモリ部に格納するかをキャッシュ制御情報に基づいて決定するキャッシュ制御部と、前記データ処理部が発行するメモリアクセス要求に基づいて前記キャッシュ制御情報を生成するキャッシュ制御切替部とがプログラムされるプログラマブル部と、
　前記プログラマブル部にプログラムされる前記データ処理部が発行する前記メモリアクセス要求に含まれるアクセスアドレスのパターンを分析する分析部と、
　前記分析部が分析した前記アクセスアドレスのパターンに基づいて、前記プログラマブル部にプログラムする前記キャッシュ制御切替部の論理を決定する決定部と、
　前記データ処理部、前記キャッシュメモリ部および前記キャッシュ制御部を前記プログラマブル部にプログラムするとともに、前記決定部が決定した前記キャッシュ制御切替部を前記プログラマブル部にプログラムする構成制御部と
　を備えることを特徴とする情報処理装置。
（付記２）
　前記データ処理部が実行する第１データ処理と等価な第２データ処理を実行する機能を含む処理プログラムを実行する演算処理部を備え、
　前記分析部は、前記処理プログラムによる前記第２データ処理の実行により発生する前記記憶部へのアクセスに基づいて前記アクセスアドレスのパターンを分析することを特徴とする付記１記載の情報処理装置。
（付記３）
　前記処理プログラムによる前記第２データ処理の実行中に前記分析部による前記アクセスアドレスのパターンの分析が完了した場合、
　前記構成制御部は、前記決定部が決定した前記キャッシュ制御切替部を前記プログラマブル部にプログラムし、
　前記演算処理部は、前記第２データ処理のうち未実行の処理を、前記第１データ処理の一部として前記データ処理部に実行させることを特徴とする付記２記載の情報処理装置。
（付記４）
　前記分析部は、前記プログラマブル部にプログラムされ、
　前記構成制御部は、前記データ処理部、前記分析部およびデフォルトのキャッシュ制御切替部を前記プログラマブル部にプログラムし、前記データ処理部が発行する前記メモリアクセス要求に基づいて前記分析部が前記アクセスアドレスのパターンを分析した後、前記デフォルトのキャッシュ制御切替部を、前記決定部が決定した前記キャッシュ制御切替部に置き換えることを特徴とする付記１記載の情報処理装置。
（付記５）
　前記データ処理部が実行するデータ処理は、複数のプロセスを含み、
　前記分析部は、前記複数のプロセスのうち、実行頻度が他のプロセスよりも高いプロセスによる前記アクセスアドレスのパターンを分析することを特徴とする付記１ないし付記４のいずれか１項記載の情報処理装置。
（付記６）
　前記決定部は、前記分析部が分析した前記アクセスアドレスのパターンに基づいて決定した前記キャッシュ制御切替部の構成情報を生成し、
　前記構成制御部は、前記決定部が生成した前記キャッシュ制御切替部の構成情報を前記プログラマブル部にプログラムすることを特徴とする付記１ないし付記５のいずれか１項記載の情報処理装置。
（付記７）
　前記決定部は、複数種の前記アクセスアドレスのパターンにそれぞれ対応する複数種の前記キャッシュ制御切替部の構成情報のいずれかを、前記分析部が分析した前記アクセスアドレスのパターンに基づいて選択し、
　前記構成制御部は、前記決定部が選択した前記キャッシュ制御切替部の構成情報を前記プログラマブル部にプログラムすることを特徴とする付記１ないし付記５のいずれか１項記載の情報処理装置。
（付記８）
　前記決定部は、前記分析部が分析した前記アクセスアドレスのパターンに基づいて、前記プログラマブル部の空き領域にプログラム可能な前記キャッシュ制御切替部の論理を決定することを特徴とする付記１ないし付記７のいずれか１項記載の情報処理装置。
（付記９）
　前記キャッシュ制御切替部が出力する前記キャッシュ制御情報は、データを前記記憶部に書き込む代わりに前記キャッシュメモリ部に格納するか否かを示す第１情報を含み、
　前記キャッシュ制御部は、前記第１情報に応じて、データを前記記憶部または前記キャッシュメモリ部に書き込むことを特徴とする付記１ないし付記８のいずれか１項記載の情報処理装置。
（付記１０）
　前記キャッシュ制御切替部が出力する前記キャッシュ制御情報は、前記データ処理部が発行する前記メモリアクセス要求に対応して転送されるデータの長さを示す第２情報を含み、
　前記キャッシュ制御部は、前記第２情報に応じた長さのデータを前記記憶部から読み出すことを特徴とする付記１ないし付記９のいずれか１項記載の情報処理装置。
（付記１１）
　データを記憶する記憶部とプログラマブル部を備え、前記プログラマブル部に、前記記憶部が記憶するデータを処理するデータ処理部と、前記データ処理部で使用するデータが格納されるキャッシュメモリ部と、前記データ処理部が前記記憶部から読み出すデータを前記キャッシュメモリ部に格納するかをキャッシュ制御情報に基づいて決定するキャッシュ制御部と、前記データ処理部が発行するメモリアクセス要求に基づいて前記キャッシュ制御情報を生成するキャッシュ制御切替部がプログラムされる情報処理装置の制御方法において、
　前記情報処理装置が、
　前記プログラマブル部にプログラムされる前記データ処理部が発行する前記メモリアクセス要求に含まれるアクセスアドレスのパターンを分析し、
　分析した前記アクセスアドレスのパターンに基づいて、前記プログラマブル部にプログラムする前記キャッシュ制御切替部の論理を決定し、
　前記データ処理部、前記キャッシュメモリ部および前記キャッシュ制御部を前記プログラマブル部にプログラムするとともに、決定した前記キャッシュ制御切替部を前記プログラマブル部にプログラムすることを特徴とする情報処理装置の制御方法。
（付記１２）
　データを記憶する記憶部とプログラマブル部を備え、前記プログラマブル部に、前記記憶部が記憶するデータを処理するデータ処理部と、前記データ処理部で使用するデータが格納されるキャッシュメモリ部と、前記データ処理部が前記記憶部から読み出すデータを前記キャッシュメモリ部に格納するかをキャッシュ制御情報に基づいて決定するキャッシュ制御部と、前記データ処理部が発行するメモリアクセス要求に基づいて前記キャッシュ制御情報を生成するキャッシュ制御切替部がプログラムされる情報処理装置の制御プログラムにおいて、
　前記プログラマブル部にプログラムされる前記データ処理部が発行する前記メモリアクセス要求に含まれるアクセスアドレスのパターンを分析し、
　分析した前記アクセスアドレスのパターンに基づいて、前記プログラマブル部にプログラムする前記キャッシュ制御切替部の論理を決定し、
　前記データ処理部、前記キャッシュメモリ部および前記キャッシュ制御部を前記プログラマブル部にプログラムするとともに、決定した前記キャッシュ制御切替部を前記プログラマブル部にプログラムする
　処理を、前記情報処理装置に実行させるための制御プログラム。
（付記１３）
　データを記憶する記憶部とプログラマブル部を備え、前記プログラマブル部に、前記記憶部が記憶するデータを処理するデータ処理部と、前記データ処理部で使用するデータが格納されるキャッシュメモリ部と、前記データ処理部が前記記憶部から読み出すデータを前記キャッシュメモリ部に格納するかをキャッシュ制御情報に基づいて決定するキャッシュ制御部と、前記データ処理部が発行するメモリアクセス要求に基づいて前記キャッシュ制御情報を生成するキャッシュ制御切替部がプログラムされる情報処理装置の制御プログラムを記録した記録媒体において、
　前記プログラマブル部にプログラムされる前記データ処理部が発行する前記メモリアクセス要求に含まれるアクセスアドレスのパターンを分析し、
　分析した前記アクセスアドレスのパターンに基づいて、前記プログラマブル部にプログラムする前記キャッシュ制御切替部の論理を決定し、
　前記データ処理部、前記キャッシュメモリ部および前記キャッシュ制御部を前記プログラマブル部にプログラムするとともに、が決定した前記キャッシュ制御切替部を前記プログラマブル部にプログラムする
　処理を、前記情報処理装置に実行させるための制御プログラムを記録した記録媒体。
　以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
　１…プログラマブル部；１ａ…データ処理部；１ｂ…キャッシュ回路；１ｃ…キャッシュ制御切替部；１ｄ…キャッシュ制御部；１ｅ…キャッシュメモリ部；２…記憶部；２ａ…データ領域；２ｂ…プログラム領域；２ｃ…構成情報領域；２ｄ…第１プログラム；２ｅ…第２プログラム；２ｆ…制御プログラム；３…演算処理装置；３ａ…演算処理部；３ｂ…分析部；３ｃ…決定部；３ｄ…構成制御部；４…記録媒体；１０…プログラマブル部；１０ａ…データ処理部；１０ｂ…キャッシュ回路；１０ｃ…キャッシュ制御切替部；１０ｄ…キャッシュ制御部；１０ｅ…キャッシュメモリ部；２０…メインメモリ；２０ａ…データ領域；２０ｂ…プログラム領域；２０ｃ…構成情報領域；２０ｄ…プログラム；２０ｅ…制御プログラム；３０…演算処理装置；３０ａ…ＣＰＵコア；３０ｂ…ＬＬＣ；３０ｃ…ＭＭＵ；３０ｄ…分析部；３０ｅ…決定部；３０ｆ…構成制御部；４０…入出力インタフェース；５０…ＨＤＤ；６０…通信インタフェース；７０…記録媒体；１００、１００Ａ…情報処理装置；ＢＵＳ１、ＢＵＳ２、ＢＵＳ３…バス；ＣＩＮＦ…キャッシュ制御情報；ＮＷ…ネットワーク；ＴＢＬ…特徴抽出テーブル
 

Claims (13)

  1. 　データを記憶する記憶部と、
    　前記記憶部が記憶するデータを処理するデータ処理部と、前記データ処理部で使用するデータが格納されるキャッシュメモリ部と、前記データ処理部が前記記憶部から読み出すデータを前記キャッシュメモリ部に格納するかをキャッシュ制御情報に基づいて決定するキャッシュ制御部と、前記データ処理部が発行するメモリアクセス要求に基づいて前記キャッシュ制御情報を生成するキャッシュ制御切替部とがプログラムされるプログラマブル部と、
    　前記プログラマブル部にプログラムされる前記データ処理部が発行する前記メモリアクセス要求に含まれるアクセスアドレスのパターンを分析する分析部と、
    　前記分析部が分析した前記アクセスアドレスのパターンに基づいて、前記プログラマブル部にプログラムする前記キャッシュ制御切替部の論理を決定する決定部と、
    　前記データ処理部、前記キャッシュメモリ部および前記キャッシュ制御部を前記プログラマブル部にプログラムするとともに、前記決定部が決定した前記キャッシュ制御切替部を前記プログラマブル部にプログラムする構成制御部と
    　を備えることを特徴とする情報処理装置。
  2. 　前記データ処理部が実行する第１データ処理と等価な第２データ処理を実行する機能を含む処理プログラムを実行する演算処理部を備え、
    　前記分析部は、前記処理プログラムによる前記第２データ処理の実行により発生する前記記憶部へのアクセスに基づいて前記アクセスアドレスのパターンを分析することを特徴とする請求項１記載の情報処理装置。
  3. 　前記処理プログラムによる前記第２データ処理の実行中に前記分析部による前記アクセスアドレスのパターンの分析が完了した場合、
    　前記構成制御部は、前記決定部が決定した前記キャッシュ制御切替部を前記プログラマブル部にプログラムし、
    　前記演算処理部は、前記第２データ処理のうち未実行の処理を、前記第１データ処理の一部として前記データ処理部に実行させることを特徴とする請求項２記載の情報処理装置。
  4. 　前記分析部は、前記プログラマブル部にプログラムされ、
    　前記構成制御部は、前記データ処理部、前記分析部およびデフォルトのキャッシュ制御切替部を前記プログラマブル部にプログラムし、前記データ処理部が発行する前記メモリアクセス要求に基づいて前記分析部が前記アクセスアドレスのパターンを分析した後、前記デフォルトのキャッシュ制御切替部を、前記決定部が決定した前記キャッシュ制御切替部に置き換えることを特徴とする請求項１記載の情報処理装置。
  5. 　前記データ処理部が実行するデータ処理は、複数のプロセスを含み、
    　前記分析部は、前記複数のプロセスのうち、実行頻度が他のプロセスよりも高いプロセスによる前記アクセスアドレスのパターンを分析することを特徴とする請求項１ないし請求項４のいずれか１項記載の情報処理装置。
  6. 　前記決定部は、前記分析部が分析した前記アクセスアドレスのパターンに基づいて決定した前記キャッシュ制御切替部の構成情報を生成し、
    　前記構成制御部は、前記決定部が生成した前記キャッシュ制御切替部の構成情報を前記プログラマブル部にプログラムすることを特徴とする請求項１ないし請求項５のいずれか１項記載の情報処理装置。
  7. 　前記決定部は、複数種の前記アクセスアドレスのパターンにそれぞれ対応する複数種の前記キャッシュ制御切替部の構成情報のいずれかを、前記分析部が分析した前記アクセスアドレスのパターンに基づいて選択し、
    　前記構成制御部は、前記決定部が選択した前記キャッシュ制御切替部の構成情報を前記プログラマブル部にプログラムすることを特徴とする請求項１ないし請求項５のいずれか１項記載の情報処理装置。
  8. 　前記決定部は、前記分析部が分析した前記アクセスアドレスのパターンに基づいて、前記プログラマブル部の空き領域にプログラム可能な前記キャッシュ制御切替部の論理を決定することを特徴とする請求項１ないし請求項７のいずれか１項記載の情報処理装置。
  9. 　前記キャッシュ制御切替部が出力する前記キャッシュ制御情報は、データを前記記憶部に書き込む代わりに前記キャッシュメモリ部に格納するか否かを示す第１情報を含み、
    　前記キャッシュ制御部は、前記第１情報に応じて、データを前記記憶部または前記キャッシュメモリ部に書き込むことを特徴とする請求項１ないし請求項８のいずれか１項記載の情報処理装置。
  10. 　前記キャッシュ制御切替部が出力する前記キャッシュ制御情報は、前記データ処理部が発行する前記メモリアクセス要求に対応して転送されるデータの長さを示す第２情報を含み、
    　前記キャッシュ制御部は、前記第２情報に応じた長さのデータを前記記憶部から読み出すことを特徴とする請求項１ないし請求項９のいずれか１項記載の情報処理装置。
  11. 　データを記憶する記憶部とプログラマブル部を備え、前記プログラマブル部に、前記記憶部が記憶するデータを処理するデータ処理部と、前記データ処理部で使用するデータが格納されるキャッシュメモリ部と、前記データ処理部が前記記憶部から読み出すデータを前記キャッシュメモリ部に格納するかをキャッシュ制御情報に基づいて決定するキャッシュ制御部と、前記データ処理部が発行するメモリアクセス要求に基づいて前記キャッシュ制御情報を生成するキャッシュ制御切替部がプログラムされる情報処理装置の制御方法において、
    　前記情報処理装置が、
    　前記プログラマブル部にプログラムされる前記データ処理部が発行する前記メモリアクセス要求に含まれるアクセスアドレスのパターンを分析し、
    　分析した前記アクセスアドレスのパターンに基づいて、前記プログラマブル部にプログラムする前記キャッシュ制御切替部の論理を決定し、
    　前記データ処理部、前記キャッシュメモリ部および前記キャッシュ制御部を前記プログラマブル部にプログラムするとともに、決定した前記キャッシュ制御切替部を前記プログラマブル部にプログラムすることを特徴とする情報処理装置の制御方法。
  12. 　データを記憶する記憶部とプログラマブル部を備え、前記プログラマブル部に、前記記憶部が記憶するデータを処理するデータ処理部と、前記データ処理部で使用するデータが格納されるキャッシュメモリ部と、前記データ処理部が前記記憶部から読み出すデータを前記キャッシュメモリ部に格納するかをキャッシュ制御情報に基づいて決定するキャッシュ制御部と、前記データ処理部が発行するメモリアクセス要求に基づいて前記キャッシュ制御情報を生成するキャッシュ制御切替部がプログラムされる情報処理装置の制御プログラムにおいて、
    　前記プログラマブル部にプログラムされる前記データ処理部が発行する前記メモリアクセス要求に含まれるアクセスアドレスのパターンを分析し、
    　分析した前記アクセスアドレスのパターンに基づいて、前記プログラマブル部にプログラムする前記キャッシュ制御切替部の論理を決定し、
    　前記データ処理部、前記キャッシュメモリ部および前記キャッシュ制御部を前記プログラマブル部にプログラムするとともに、決定した前記キャッシュ制御切替部を前記プログラマブル部にプログラムする
    　処理を、前記情報処理装置に実行させるための制御プログラム。
  13. 　データを記憶する記憶部とプログラマブル部を備え、前記プログラマブル部に、前記記憶部が記憶するデータを処理するデータ処理部と、前記データ処理部で使用するデータが格納されるキャッシュメモリ部と、前記データ処理部が前記記憶部から読み出すデータを前記キャッシュメモリ部に格納するかをキャッシュ制御情報に基づいて決定するキャッシュ制御部と、前記データ処理部が発行するメモリアクセス要求に基づいて前記キャッシュ制御情報を生成するキャッシュ制御切替部がプログラムされる情報処理装置の制御プログラムを記録した記録媒体において、
    　前記プログラマブル部にプログラムされる前記データ処理部が発行する前記メモリアクセス要求に含まれるアクセスアドレスのパターンを分析し、
    　分析した前記アクセスアドレスのパターンに基づいて、前記プログラマブル部にプログラムする前記キャッシュ制御切替部の論理を決定し、
    　前記データ処理部、前記キャッシュメモリ部および前記キャッシュ制御部を前記プログラマブル部にプログラムするとともに、が決定した前記キャッシュ制御切替部を前記プログラマブル部にプログラムする
    　処理を、前記情報処理装置に実行させるための制御プログラムを記録した記録媒体。
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