JP2001242949A - 内部電圧発生回路 - Google Patents
内部電圧発生回路Info
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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Abstract
(57)【要約】
【課題】 補正点が多くて高精度の出力電圧が得られる
回路面積の小さな内部電圧発生回路及び定電位発生回路
の出力が一時的に低下しても再び内部電圧が確実に発生
される内部電圧発生回路の実現。 【解決手段】 定電位発生回路12と、定電位発生回路の
出力する定電位に応じて内部電圧を発生する増幅回路14
と、増幅回路の動作基準端子A と内部電圧の出力端子の
電圧比を規定するフィードバック回路を備え、フィード
バック回路は、複数の抵抗を直列に接続した抵抗列34-1
〜34-5,35 と、選択信号に応じて動作基準端子の抵抗列
に対する接続状態を決定する複数のスイッチ36-1〜34-6
とを備え、内部電圧が調整可能である内部電圧発生回路
において、複数の抵抗の少なくとも一部は抵抗値が異な
り、抵抗値の異なる抵抗に並列に配置されたスイッチを
備える。
回路面積の小さな内部電圧発生回路及び定電位発生回路
の出力が一時的に低下しても再び内部電圧が確実に発生
される内部電圧発生回路の実現。 【解決手段】 定電位発生回路12と、定電位発生回路の
出力する定電位に応じて内部電圧を発生する増幅回路14
と、増幅回路の動作基準端子A と内部電圧の出力端子の
電圧比を規定するフィードバック回路を備え、フィード
バック回路は、複数の抵抗を直列に接続した抵抗列34-1
〜34-5,35 と、選択信号に応じて動作基準端子の抵抗列
に対する接続状態を決定する複数のスイッチ36-1〜34-6
とを備え、内部電圧が調整可能である内部電圧発生回路
において、複数の抵抗の少なくとも一部は抵抗値が異な
り、抵抗値の異なる抵抗に並列に配置されたスイッチを
備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置内に設
けられ、外部電源から所定の電圧の内部電源を発生させ
る内部電圧発生回路に関し、特に半導体記憶装置内に設
けられ、定電位からフィードバック回路を有する増幅回
路で内部電圧を発生する内部電圧発生回路に関する。
けられ、外部電源から所定の電圧の内部電源を発生させ
る内部電圧発生回路に関し、特に半導体記憶装置内に設
けられ、定電位からフィードバック回路を有する増幅回
路で内部電圧を発生する内部電圧発生回路に関する。
【０００２】
【従来の技術】近年、半導体装置、特に半導体記憶装置
では、微細化が進み、デバイス内のトランジスタの耐電
圧を低下させると共に高速化及び低消費電力化の目的
で、内部動作電圧の低電圧化が進められている。そのた
め、外部から供給される電源電圧をデバイス内で一旦降
圧して内部電圧を発生させる必要があり、この内部電圧
を発生する回路が内部電圧発生回路である。回路の安定
動作の点からも正確な内部電圧を発生させる必要がある
が、製造上のばらつきなどのために調整無しで要求され
るレベルの内部電圧を発生させるのは難しく、デバイス
毎に補正回路を設けてデバイス毎に内部電圧を正確に調
整している。
では、微細化が進み、デバイス内のトランジスタの耐電
圧を低下させると共に高速化及び低消費電力化の目的
で、内部動作電圧の低電圧化が進められている。そのた
め、外部から供給される電源電圧をデバイス内で一旦降
圧して内部電圧を発生させる必要があり、この内部電圧
を発生する回路が内部電圧発生回路である。回路の安定
動作の点からも正確な内部電圧を発生させる必要がある
が、製造上のばらつきなどのために調整無しで要求され
るレベルの内部電圧を発生させるのは難しく、デバイス
毎に補正回路を設けてデバイス毎に内部電圧を正確に調
整している。
【０００３】図１は、一般的な内部電源発生回路の構成
を示す図である。図１に示すように、内部電源発生回路
では、温度補償レベル発生回路（定電位レベル発生回
路）１２で所定の電位レベルＦＶＬを発生し、それを増
幅器（アンプ）１４に反転入力端子に入力する。アンプ
１４の出力は所定の電圧であり、これがＰチャンネル・
トランジスタ１５のゲートに入力され、Ｐチャンネル・
トランジスタ１５のドレイン（ノードＢ）から内部電圧
が出力される。出力される内部電圧は、アンプ１４の出
力からＰチャンネル・トランジスタ１５のゲートとドレ
イン間の電圧を減じた値である。
を示す図である。図１に示すように、内部電源発生回路
では、温度補償レベル発生回路（定電位レベル発生回
路）１２で所定の電位レベルＦＶＬを発生し、それを増
幅器（アンプ）１４に反転入力端子に入力する。アンプ
１４の出力は所定の電圧であり、これがＰチャンネル・
トランジスタ１５のゲートに入力され、Ｐチャンネル・
トランジスタ１５のドレイン（ノードＢ）から内部電圧
が出力される。出力される内部電圧は、アンプ１４の出
力からＰチャンネル・トランジスタ１５のゲートとドレ
イン間の電圧を減じた値である。
【０００４】温度補償レベル発生回路１２は、よく知ら
れた回路であり、詳しい説明は省略するが、温度上昇に
応じて抵抗値は上昇するがトランジスタのゲートとソー
ス間の電圧は逆に減少することを利用して温度にかかわ
らず一定の電位ＦＶＬを出力する回路である。しかし、
この温度補償レベル発生回路１２は、中間レベルとグラ
ンドレベルの２つの収束点を有するので、デバイスの電
源投入時にＰチャンネル・トランジスタ１３を一時的に
オン状態にして温度補償レベル発生回路１２の出力を電
源の高電位側に接続し、中間レベルに向かって収束を開
始した後Ｐチャンネル・トランジスタ１３をオフ状態に
する。参照番号１１は、Ｐチャンネル・トランジスタ１
３のゲートに印加する信号を生成する起動信号発生回路
である。この回路もよく知られているので、ここでは詳
しい説明を省略する。デバイスの他の部分でも起動信号
を使用するので、起動信号発生回路１１の発生する起動
信号は内部電圧発生回路以外の部分にも供給される。
れた回路であり、詳しい説明は省略するが、温度上昇に
応じて抵抗値は上昇するがトランジスタのゲートとソー
ス間の電圧は逆に減少することを利用して温度にかかわ
らず一定の電位ＦＶＬを出力する回路である。しかし、
この温度補償レベル発生回路１２は、中間レベルとグラ
ンドレベルの２つの収束点を有するので、デバイスの電
源投入時にＰチャンネル・トランジスタ１３を一時的に
オン状態にして温度補償レベル発生回路１２の出力を電
源の高電位側に接続し、中間レベルに向かって収束を開
始した後Ｐチャンネル・トランジスタ１３をオフ状態に
する。参照番号１１は、Ｐチャンネル・トランジスタ１
３のゲートに印加する信号を生成する起動信号発生回路
である。この回路もよく知られているので、ここでは詳
しい説明を省略する。デバイスの他の部分でも起動信号
を使用するので、起動信号発生回路１１の発生する起動
信号は内部電圧発生回路以外の部分にも供給される。
【０００５】内部電圧発生回路の出力とグランドの間に
複数の抵抗１８−１〜１８−１５及び１６が直列に接続
されている。また、アンプ１４の非反転入力端子（ノー
ドＡ）は、内部電圧発生回路の出力及び各抵抗の接続ノ
ードにトランスファーゲート２０−１〜２０−１５を介
して接続されている。選択回路１６のヒューズＦ１〜Ｆ
４をそれぞれ切断するかしないかで４ビットの選択信号
が設定でき、１６個の状態を選択できる。デコーダ１７
は４ビットの選択信号をデコードして１６本の出力のう
ち１つをＨにする。この出力は、直接及びインバータ２
１−１〜２１−１５を介してトランスファーゲート２０
−１〜２０−１５に印加され、トランスファーゲート２
０−１〜２０−１５の１個をオンさせる。
複数の抵抗１８−１〜１８−１５及び１６が直列に接続
されている。また、アンプ１４の非反転入力端子（ノー
ドＡ）は、内部電圧発生回路の出力及び各抵抗の接続ノ
ードにトランスファーゲート２０−１〜２０−１５を介
して接続されている。選択回路１６のヒューズＦ１〜Ｆ
４をそれぞれ切断するかしないかで４ビットの選択信号
が設定でき、１６個の状態を選択できる。デコーダ１７
は４ビットの選択信号をデコードして１６本の出力のう
ち１つをＨにする。この出力は、直接及びインバータ２
１−１〜２１−１５を介してトランスファーゲート２０
−１〜２０−１５に印加され、トランスファーゲート２
０−１〜２０−１５の１個をオンさせる。
【０００６】抵抗１８−１〜１８−１５は同じ抵抗値
ｒ、抵抗１９の抵抗値をＲとすると、ｎ（１〜１６）番
目のトランスファーゲートが導通すると、アンプ１４の
非反転入力端子の電圧をVA、内部電圧をVBとすると、VA
/VB=(R+(16-n)r)/(R+15r) である。例えば、１番目のト
ランスファーゲートが導通するとVA/VB=１であり、１６
番目のトランスファーゲートが導通するとVA/VB=R/(R+1
5r) である。これにより、内部電圧はアンプ１４の増幅
（又は減衰）の基準となる非反転入力端子にフィードバ
ックされ、しかも非反転入力端子の電圧ＶＡと内部電圧
の比が１６通りに設定できるので、内部電圧を所望の値
に調整できる。すなわち補正点が１６ある。
ｒ、抵抗１９の抵抗値をＲとすると、ｎ（１〜１６）番
目のトランスファーゲートが導通すると、アンプ１４の
非反転入力端子の電圧をVA、内部電圧をVBとすると、VA
/VB=(R+(16-n)r)/(R+15r) である。例えば、１番目のト
ランスファーゲートが導通するとVA/VB=１であり、１６
番目のトランスファーゲートが導通するとVA/VB=R/(R+1
5r) である。これにより、内部電圧はアンプ１４の増幅
（又は減衰）の基準となる非反転入力端子にフィードバ
ックされ、しかも非反転入力端子の電圧ＶＡと内部電圧
の比が１６通りに設定できるので、内部電圧を所望の値
に調整できる。すなわち補正点が１６ある。
【０００７】
【発明が解決しようとする課題】この場合、デバイスの
ばらつきの範囲を考慮して調整可能な範囲を決定し、必
要な精度を考慮して１段階の調整幅を決定する。そのた
め出力電圧の精度を高めるためには、１段階の調整幅を
小さくすることが必要である。図１の例では、選択信号
は４ビットであり１６通りの設定が可能であるが、４個
のヒューズＦ１〜Ｆ４、４ビットから１６本の信号線の
いずれかを選択するデコーダ１７、及びインバータとト
ランスファーゲートと抵抗の組が１６組必要である。こ
のように、図１の内部電圧発生回路では、調整可能な範
囲が同じであれば、１段階の調整幅を小さくすると、す
なわち補正点を増加させると、それに応じてデコーダ１
７の規模が増大し、インバータとトランスファーゲート
と抵抗の組数が増加する。そのため、補正点を増加させ
ると、回路面積が大きくなるという問題があった。
ばらつきの範囲を考慮して調整可能な範囲を決定し、必
要な精度を考慮して１段階の調整幅を決定する。そのた
め出力電圧の精度を高めるためには、１段階の調整幅を
小さくすることが必要である。図１の例では、選択信号
は４ビットであり１６通りの設定が可能であるが、４個
のヒューズＦ１〜Ｆ４、４ビットから１６本の信号線の
いずれかを選択するデコーダ１７、及びインバータとト
ランスファーゲートと抵抗の組が１６組必要である。こ
のように、図１の内部電圧発生回路では、調整可能な範
囲が同じであれば、１段階の調整幅を小さくすると、す
なわち補正点を増加させると、それに応じてデコーダ１
７の規模が増大し、インバータとトランスファーゲート
と抵抗の組数が増加する。そのため、補正点を増加させ
ると、回路面積が大きくなるという問題があった。
【０００８】また、図１の内部電圧発生回路では、温度
補償レベル発生回路１２の出力と電源の間に接続された
Ｐチャンネル・トランジスタ１３のゲートに起動信号を
印加している。起動信号発生回路１１は外部電源の変化
を検出して起動信号を発生させるので、過負荷などによ
り温度補償レベル発生回路１２の出力が一時的に低下し
てグランドレベルに収束するようになっても、起動信号
が発生されない場合が生じる。この場合、温度補償レベ
ル発生回路１２の出力はグランドレベルに収束するの
で、所望の内部電圧が発生されなくなるという問題があ
った。この場合、内部電圧が発生されないので、デバイ
スは正常に動作しなくなる。
補償レベル発生回路１２の出力と電源の間に接続された
Ｐチャンネル・トランジスタ１３のゲートに起動信号を
印加している。起動信号発生回路１１は外部電源の変化
を検出して起動信号を発生させるので、過負荷などによ
り温度補償レベル発生回路１２の出力が一時的に低下し
てグランドレベルに収束するようになっても、起動信号
が発生されない場合が生じる。この場合、温度補償レベ
ル発生回路１２の出力はグランドレベルに収束するの
で、所望の内部電圧が発生されなくなるという問題があ
った。この場合、内部電圧が発生されないので、デバイ
スは正常に動作しなくなる。
【０００９】本発明は、このような問題を解決するもの
で、補正点が多くて高精度の出力電圧が得られる回路面
積の小さな内部電圧発生回路の実現と、温度補償レベル
発生回路の出力が一時的に低下しても内部電圧が再び確
実に発生される内部電圧発生回路の実現を目的とする。
で、補正点が多くて高精度の出力電圧が得られる回路面
積の小さな内部電圧発生回路の実現と、温度補償レベル
発生回路の出力が一時的に低下しても内部電圧が再び確
実に発生される内部電圧発生回路の実現を目的とする。
【００１０】
【課題を解決するための手段】上記目的を実現するた
め、本発明の内部電圧発生回路は、フィードバック回路
を構成する直列に接続される抵抗の少なくとも一部は抵
抗値の異なるものを使用し、抵抗値の異なる抵抗に並列
にトランスファーゲートを設ける。この構成はデコード
機能も有するので、デコーダが削除でき、インバータと
トランスファーゲートと抵抗の組数を減らすことができ
るので、補正点を減らさずに回路面積を小さくできる。
め、本発明の内部電圧発生回路は、フィードバック回路
を構成する直列に接続される抵抗の少なくとも一部は抵
抗値の異なるものを使用し、抵抗値の異なる抵抗に並列
にトランスファーゲートを設ける。この構成はデコード
機能も有するので、デコーダが削除でき、インバータと
トランスファーゲートと抵抗の組数を減らすことができ
るので、補正点を減らさずに回路面積を小さくできる。
【００１１】また、本発明の内部電圧発生回路は、温度
補償レベル発生回路（定電位レベル発生回路）の出力変
化を検出し、出力が所定値以下の時には、出力と電源の
間のスイッチ回路を導通させ、出力が所定値以上の時に
はスイッチ回路を遮断する検出信号を発生する定電位レ
ベル検出回路を設け、この検出信号を起動信号の代わり
に使用する。これにより、定電位レベル発生回路の出力
が一時的に低下しても内部電圧が再び確実に発生され
る。
補償レベル発生回路（定電位レベル発生回路）の出力変
化を検出し、出力が所定値以下の時には、出力と電源の
間のスイッチ回路を導通させ、出力が所定値以上の時に
はスイッチ回路を遮断する検出信号を発生する定電位レ
ベル検出回路を設け、この検出信号を起動信号の代わり
に使用する。これにより、定電位レベル発生回路の出力
が一時的に低下しても内部電圧が再び確実に発生され
る。
【００１２】
【発明の実施の形態】図２は、本発明の第１実施例の内
部電圧発生回路の構成を示す図である。図１の一般の内
部電圧発生回路と異なるのは、起動信号発生回路１１の
代わりに定電位レベル検出回路３０が設けられている点
と、フィードバック回路の構成である。まず、フィード
バック回路について説明する。
部電圧発生回路の構成を示す図である。図１の一般の内
部電圧発生回路と異なるのは、起動信号発生回路１１の
代わりに定電位レベル検出回路３０が設けられている点
と、フィードバック回路の構成である。まず、フィード
バック回路について説明する。
【００１３】図示のように、抵抗３４−１〜３４−５と
３５が、この回路の出力ノードＢとグランドの間の直列
に接続されている。抵抗３４−１と３４−２は異なり、
例えば抵抗３４−１の抵抗値をｒとすると、抵抗３４−
２の抵抗値は２ｒである。より具体的には抵抗３４−１
の抵抗値は２５ｋΩであり、抵抗３４−２の抵抗値は５
０ｋΩである。また、抵抗３４−３〜３４−５の抵抗値
は同じであり、例えば２００ｋΩである。更に、抵抗３
５の抵抗値は１．４ＭΩである。これらの値は、調整範
囲や１段階の調整幅などから決定される。
３５が、この回路の出力ノードＢとグランドの間の直列
に接続されている。抵抗３４−１と３４−２は異なり、
例えば抵抗３４−１の抵抗値をｒとすると、抵抗３４−
２の抵抗値は２ｒである。より具体的には抵抗３４−１
の抵抗値は２５ｋΩであり、抵抗３４−２の抵抗値は５
０ｋΩである。また、抵抗３４−３〜３４−５の抵抗値
は同じであり、例えば２００ｋΩである。更に、抵抗３
５の抵抗値は１．４ＭΩである。これらの値は、調整範
囲や１段階の調整幅などから決定される。
【００１４】トランスファーゲート３６−１と３６−２
が抵抗３４−１と３４−２に並列に設けられている。電
源間に直列に接続した抵抗３１Ａとヒューズ３２Ａの接
続ノードが、２個のインバータを介して、トランスファ
ーゲート３６−１の一方のゲートに、更にインバータを
介してトランスファーゲート３６−１の他方のゲートに
接続されている。これにより、トランスファーゲート３
６−１は、ヒューズ３２Ａが切断されていなければオフ
（非導通状態）になり、ヒューズ３２Ａが切断されてい
ればオン（導通状態）になる。同様に、トランスファー
ゲート３６−２は、ヒューズ３２Ｂが切断されていなけ
ればオフになり、ヒューズ３２Ｂが切断されていればオ
ンになる。
が抵抗３４−１と３４−２に並列に設けられている。電
源間に直列に接続した抵抗３１Ａとヒューズ３２Ａの接
続ノードが、２個のインバータを介して、トランスファ
ーゲート３６−１の一方のゲートに、更にインバータを
介してトランスファーゲート３６−１の他方のゲートに
接続されている。これにより、トランスファーゲート３
６−１は、ヒューズ３２Ａが切断されていなければオフ
（非導通状態）になり、ヒューズ３２Ａが切断されてい
ればオン（導通状態）になる。同様に、トランスファー
ゲート３６−２は、ヒューズ３２Ｂが切断されていなけ
ればオフになり、ヒューズ３２Ｂが切断されていればオ
ンになる。
【００１５】アンプ１４の非反転入力端子（ノードＡ）
は、トランスファーゲート３６−３〜３６−６を介し
て、抵抗３４−２と３４−３の接続ノード〜抵抗３４−
５と３５の接続ノードにそれぞれ接続されている。電源
間に直列に接続した抵抗３１Ｃとヒューズ３２Ｃの接続
ノード及び抵抗３１Ｄとヒューズ３２Ｄの接続ノード
が、デコーダ３３に接続される。ヒューズ３２Ｃと３２
Ｄの切断状態により２ビットの選択信号が設定でき、デ
コーダ３３はこの選択信号をデコードして４本の出力の
いずれかをＨにする。４本の出力は、それぞれトランス
ファーゲート３６−３〜３６−６の一方のゲートに接続
されると共に、インバータ３７−３〜３７−６を介して
トランスファーゲート３６−３〜３６−６の他方のゲー
トに接続される。これにより、トランスファーゲート３
６−３〜３６−６の１つがオンし、他はオフする。例え
ば、ヒューズ３２Ｃと３２Ｄが切断されていなければ、
トランスファーゲート３６−３がオンし、ヒューズ３２
Ｃが切断され３２Ｄが切断されていなければ、トランス
ファーゲート３６−４がオンし、ヒューズ３２Ｃが切断
されず３２Ｄが切断されていれければ、トランスファー
ゲート３６−５がオンし、ヒューズ３２Ｃと３２Ｄぼ両
方が切断されていれば、トランスファーゲート３６−６
がオンする。
は、トランスファーゲート３６−３〜３６−６を介し
て、抵抗３４−２と３４−３の接続ノード〜抵抗３４−
５と３５の接続ノードにそれぞれ接続されている。電源
間に直列に接続した抵抗３１Ｃとヒューズ３２Ｃの接続
ノード及び抵抗３１Ｄとヒューズ３２Ｄの接続ノード
が、デコーダ３３に接続される。ヒューズ３２Ｃと３２
Ｄの切断状態により２ビットの選択信号が設定でき、デ
コーダ３３はこの選択信号をデコードして４本の出力の
いずれかをＨにする。４本の出力は、それぞれトランス
ファーゲート３６−３〜３６−６の一方のゲートに接続
されると共に、インバータ３７−３〜３７−６を介して
トランスファーゲート３６−３〜３６−６の他方のゲー
トに接続される。これにより、トランスファーゲート３
６−３〜３６−６の１つがオンし、他はオフする。例え
ば、ヒューズ３２Ｃと３２Ｄが切断されていなければ、
トランスファーゲート３６−３がオンし、ヒューズ３２
Ｃが切断され３２Ｄが切断されていなければ、トランス
ファーゲート３６−４がオンし、ヒューズ３２Ｃが切断
されず３２Ｄが切断されていれければ、トランスファー
ゲート３６−５がオンし、ヒューズ３２Ｃと３２Ｄぼ両
方が切断されていれば、トランスファーゲート３６−６
がオンする。
【００１６】抵抗３４−１の抵抗値ｒ１と３４−２の抵
抗値ｒ２は異なるので、ノードＢと抵抗３４−２と３４
−３の接続ノードＣの間の抵抗は、トランスファーゲー
ト３６−１と３６−２の状態により、抵抗値ゼロ、ｒ
１、ｒ２、ｒ１＋ｒ２のいずれかになる。また、トラン
スファーゲート３６−３〜３６−６のいずれをオンにす
るかで４つの状態が取り得るので、合計で１６通りの補
正点が取り得る。
抗値ｒ２は異なるので、ノードＢと抵抗３４−２と３４
−３の接続ノードＣの間の抵抗は、トランスファーゲー
ト３６−１と３６−２の状態により、抵抗値ゼロ、ｒ
１、ｒ２、ｒ１＋ｒ２のいずれかになる。また、トラン
スファーゲート３６−３〜３６−６のいずれをオンにす
るかで４つの状態が取り得るので、合計で１６通りの補
正点が取り得る。
【００１７】以上のように、第１実施例では図１の場合
と同様に１６通りの補正点が取り得るが、抵抗、トラン
スファーゲート及びインバータの組数は１６から６に減
少し、更にデコーダも４ビットをデコードするものから
２ビットをデコードするものに変わっているので、回路
面積を小さくできる。なお、トランスファーゲートの代
わりにＮチャンネルトランジスタ又はＰチャンネルトラ
ンジスタを使用することも、別のスイッチ素子を使用す
ることも可能である。
と同様に１６通りの補正点が取り得るが、抵抗、トラン
スファーゲート及びインバータの組数は１６から６に減
少し、更にデコーダも４ビットをデコードするものから
２ビットをデコードするものに変わっているので、回路
面積を小さくできる。なお、トランスファーゲートの代
わりにＮチャンネルトランジスタ又はＰチャンネルトラ
ンジスタを使用することも、別のスイッチ素子を使用す
ることも可能である。
【００１８】次に、定電位レベル検出回路３０について
説明する。この回路は２個のインバータを接続したラッ
チ回路（フリップ・フロップ）を有する。一方のインバ
ータの出力ノードをドレインとし、グランドをソースと
し、ゲートに温度補償レベル発生回路（定電位レベル発
生回路）１２の出力ＦＶＬが印加されるＮチャンネル・
トランジスタ９１、９２が接続されている。このＮチャ
ンネル・トランジスタは、出力ＦＶＬが低い時にはオフ
しラッチ回路の出力はＨになるので、定電位レベル検出
信号ＩＳＦはＬになり、Ｐチャンネル・トランジスタ１
３はオン状態になり、出力ＦＶＬを電源の高電位側に接
続する。この状態で出力ＦＶＬが上昇し、中間レベルに
収束するようになると、Ｎチャンネル・トランジスタ９
１、９２はオフし、ラッチ回路の状態が反転してＩＳＦ
はＨになり、Ｐチャンネル・トランジスタ１３はオフす
る。
説明する。この回路は２個のインバータを接続したラッ
チ回路（フリップ・フロップ）を有する。一方のインバ
ータの出力ノードをドレインとし、グランドをソースと
し、ゲートに温度補償レベル発生回路（定電位レベル発
生回路）１２の出力ＦＶＬが印加されるＮチャンネル・
トランジスタ９１、９２が接続されている。このＮチャ
ンネル・トランジスタは、出力ＦＶＬが低い時にはオフ
しラッチ回路の出力はＨになるので、定電位レベル検出
信号ＩＳＦはＬになり、Ｐチャンネル・トランジスタ１
３はオン状態になり、出力ＦＶＬを電源の高電位側に接
続する。この状態で出力ＦＶＬが上昇し、中間レベルに
収束するようになると、Ｎチャンネル・トランジスタ９
１、９２はオフし、ラッチ回路の状態が反転してＩＳＦ
はＨになり、Ｐチャンネル・トランジスタ１３はオフす
る。
【００１９】ここで、Ｎチャンネル・トランジスタ９２
に並列にスイッチが設けられており、これを導通するか
しないかで出力ノードとグランドの間に直列に接続する
Ｎチャンネル・トランジスタの個数を変更できる。これ
により、ラッチ回路の状態が反転する出力ＦＶＬのレベ
ル、すなわちＰチャンネル・トランジスタ１３をオン状
態からオフ状態に切り替える出力ＦＶＬのレベルが調整
できる。なお、直列に接続するＮチャンネル・トランジ
スタの個数は３個以上でもよい。
に並列にスイッチが設けられており、これを導通するか
しないかで出力ノードとグランドの間に直列に接続する
Ｎチャンネル・トランジスタの個数を変更できる。これ
により、ラッチ回路の状態が反転する出力ＦＶＬのレベ
ル、すなわちＰチャンネル・トランジスタ１３をオン状
態からオフ状態に切り替える出力ＦＶＬのレベルが調整
できる。なお、直列に接続するＮチャンネル・トランジ
スタの個数は３個以上でもよい。
【００２０】以上のように、第１実施例の定電位レベル
検出回路３０では、温度補償レベル発生回路（定電位レ
ベル発生回路）１２の出力ＦＶＬのレベルに応じて、Ｐ
チャンネル・トランジスタ１３の状態を制御しているの
で、出力ＦＶＬが低下した時にはＰチャンネル・トラン
ジスタ１３がオンして出力ＦＶＬを高電位にし、温度補
償レベル発生回路１２を確実に中間レベルに収束させ
る。従って、内部電圧が確実に発生される。
検出回路３０では、温度補償レベル発生回路（定電位レ
ベル発生回路）１２の出力ＦＶＬのレベルに応じて、Ｐ
チャンネル・トランジスタ１３の状態を制御しているの
で、出力ＦＶＬが低下した時にはＰチャンネル・トラン
ジスタ１３がオンして出力ＦＶＬを高電位にし、温度補
償レベル発生回路１２を確実に中間レベルに収束させ
る。従って、内部電圧が確実に発生される。
【００２１】半導体装置では、外部電源は供給されてい
るが、内部電圧発生回路は停止する特殊なモードを搭載
しているものもある。この場合、内部電圧発生回路が停
止するため、ＶＦＣはＧＮＤレベルになり、ＦＶＬもＧ
ＮＤレベルに時間をかけて落ち着く。この状態から、内
部電圧発生状態に復帰するとＶＦＣは急激に上昇する
が、ＦＶＬが上昇するのに時間がかかる。これを解決す
るために、内部電圧発生回路停止状態時にあらかじめ、
Ｐチャンネルトランジスタ１３がオンするようにＩＳＦ
を“Ｌ”の状態にしておくことにより、ＶＦＣが起ち上
がるのと同時にＦＶＬも起ち上がることができ、内部電
圧発生回路停止状態からのスムーズな復帰をおこなうこ
とができる。そのため、このような特殊なモードを有す
る場合には、図３に示すように、Ｎチャンネル・トラン
ジスタ９２のソースとグランドの間に直列にＮチャンネ
ル・トランジスタ９３を接続し、そのゲートに内部電圧
発生停止信号（内部電圧発生停止時“Ｈ”）を印加する
ようにする。
るが、内部電圧発生回路は停止する特殊なモードを搭載
しているものもある。この場合、内部電圧発生回路が停
止するため、ＶＦＣはＧＮＤレベルになり、ＦＶＬもＧ
ＮＤレベルに時間をかけて落ち着く。この状態から、内
部電圧発生状態に復帰するとＶＦＣは急激に上昇する
が、ＦＶＬが上昇するのに時間がかかる。これを解決す
るために、内部電圧発生回路停止状態時にあらかじめ、
Ｐチャンネルトランジスタ１３がオンするようにＩＳＦ
を“Ｌ”の状態にしておくことにより、ＶＦＣが起ち上
がるのと同時にＦＶＬも起ち上がることができ、内部電
圧発生回路停止状態からのスムーズな復帰をおこなうこ
とができる。そのため、このような特殊なモードを有す
る場合には、図３に示すように、Ｎチャンネル・トラン
ジスタ９２のソースとグランドの間に直列にＮチャンネ
ル・トランジスタ９３を接続し、そのゲートに内部電圧
発生停止信号（内部電圧発生停止時“Ｈ”）を印加する
ようにする。
【００２２】図４は、本発明の第２実施例の内部電圧発
生回路の構成を示す図である。第２実施例の回路の第１
実施例の回路と異なる点は、定電位レベル検出回路４０
とフィードバック回路である。第１実施例の定電位レベ
ル検出回路３０及び図３の回路は、起動信号を必要とし
ない回路であるが、元々起動信号が存在するチップにこ
の内部電圧発生回路を組み込む場合、起動信号に応じて
も動作することが望ましい。第２実施例の定電位レベル
検出回路４０では、図３の回路において、Ｎチャンネル
・トランジスタ９１のゲートに起動信号ＩＳを印加する
ようにすると共に、外部電源の高電位側と定電位レベル
検出回路３０の出力ノード（Ｎチャンネル・トランジス
タ９１のドレイン）の間にＰチャンネル・トランジスタ
９４を設け、そのゲートに起動信号ＩＳを印加する。こ
れにより、起動信号によってもＰチャンネル・トランジ
スタ１３がオンする。
生回路の構成を示す図である。第２実施例の回路の第１
実施例の回路と異なる点は、定電位レベル検出回路４０
とフィードバック回路である。第１実施例の定電位レベ
ル検出回路３０及び図３の回路は、起動信号を必要とし
ない回路であるが、元々起動信号が存在するチップにこ
の内部電圧発生回路を組み込む場合、起動信号に応じて
も動作することが望ましい。第２実施例の定電位レベル
検出回路４０では、図３の回路において、Ｎチャンネル
・トランジスタ９１のゲートに起動信号ＩＳを印加する
ようにすると共に、外部電源の高電位側と定電位レベル
検出回路３０の出力ノード（Ｎチャンネル・トランジス
タ９１のドレイン）の間にＰチャンネル・トランジスタ
９４を設け、そのゲートに起動信号ＩＳを印加する。こ
れにより、起動信号によってもＰチャンネル・トランジ
スタ１３がオンする。
【００２３】フィードバック回路では、５個の抵抗値の
異なる抵抗５１−１〜５１−４及び５２を直列に接続
し、抵抗５１−１〜５１−４に並列にトランスファーゲ
ート５２−１〜５２−４を設ける。これにより、第１実
施例に比べて、抵抗とトランスファーゲートとインバー
タの組数は更に減少し、デコーダも削除できる。但し、
この場合は、ノードＡがそのまま抵抗５１−２と５１−
３の接続ノードに接続されているため、補正点は若干減
少する場合がある。
異なる抵抗５１−１〜５１−４及び５２を直列に接続
し、抵抗５１−１〜５１−４に並列にトランスファーゲ
ート５２−１〜５２−４を設ける。これにより、第１実
施例に比べて、抵抗とトランスファーゲートとインバー
タの組数は更に減少し、デコーダも削除できる。但し、
この場合は、ノードＡがそのまま抵抗５１−２と５１−
３の接続ノードに接続されているため、補正点は若干減
少する場合がある。
【００２４】なお、図５に示すようなフィードバック回
路を使用することも可能である。この場合には、抵抗値
の異なる抵抗６１−１〜６１−４及び６２が、ノードＢ
とグランドの間に直列に接続され、抵抗６１−１〜６１
−４に並列にトランスファーゲート６３−１〜６３−４
が設けられる。ノードＡは抵抗６１−４と６２の接続ノ
ードに接続される。この場合の抵抗とトランスファーゲ
ートとインバータの組数は第２実施例と同じであり、デ
コーダもない。また、補正点は１６点である。このよう
に、補正点の個数を維持したまま、回路面積を大幅に低
減できる。
路を使用することも可能である。この場合には、抵抗値
の異なる抵抗６１−１〜６１−４及び６２が、ノードＢ
とグランドの間に直列に接続され、抵抗６１−１〜６１
−４に並列にトランスファーゲート６３−１〜６３−４
が設けられる。ノードＡは抵抗６１−４と６２の接続ノ
ードに接続される。この場合の抵抗とトランスファーゲ
ートとインバータの組数は第２実施例と同じであり、デ
コーダもない。また、補正点は１６点である。このよう
に、補正点の個数を維持したまま、回路面積を大幅に低
減できる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
補正点が多くて高精度の出力電圧が得られる回路面積の
小さな内部電圧発生回路が実現されると共に、温度補償
レベル発生回路（定電位発生回路）の出力が一時的に低
下しても再び内部電圧が確実に発生される内部電圧発生
回路が実現される。
補正点が多くて高精度の出力電圧が得られる回路面積の
小さな内部電圧発生回路が実現されると共に、温度補償
レベル発生回路（定電位発生回路）の出力が一時的に低
下しても再び内部電圧が確実に発生される内部電圧発生
回路が実現される。
【図１】一般の内部電圧発生回路の構成を示す図であ
る。
る。
【図２】本発明の第１実施例の内部電圧発生回路の構成
を示す図である。
を示す図である。
【図３】定電位レベル検出回路の変形例を示す図であ
る。
る。
【図４】本発明の第２実施例の内部電圧発生回路の構成
を示す図である。
を示す図である。
【図５】フィードバック回路の変形例を示す図である。
１２…定電位レベル発生回路（温度補償レベル発生回
路） １３…Ｐチャンネルトランジスタ １４…アンプ １５…出力用Ｐチャンネルトランジスタ ３２Ａ〜３２Ｄ…ヒューズ ３３…デコーダ ３４−１〜３４−５，３５…抵抗 ３６−１〜３４−６…トランスファーゲート
路） １３…Ｐチャンネルトランジスタ １４…アンプ １５…出力用Ｐチャンネルトランジスタ ３２Ａ〜３２Ｄ…ヒューズ ３３…デコーダ ３４−１〜３４−５，３５…抵抗 ３６−１〜３４−６…トランスファーゲート
フロントページの続き Ｆターム(参考） 5H420 NA31 NB02 NB22 NB25 NB37 NC03 NC26 NE23 NE26 5J090 AA03 AA51 AA58 CA05 CA36 CA37 CA81 CN01 FA01 FA02 FA17 FN03 FN06 FN10 HA17 HA25 HA39 HN07 HN15 HN21 KA01 KA04 KA09 KA11 KA12 KA17 MA02 MA11 TA01
Claims (7)
- 【請求項１】 一定の電位を発生する定電位発生回路
と、 前記定電位発生回路の出力する定電位に応じて内部電圧
を発生する増幅回路と、 該増幅回路の動作基準端子と前記内部電圧の出力端子の
電圧比を規定するフィードバック回路を備え、 前記フィードバック回路は、 複数の抵抗を直列に接続した抵抗列と、 選択信号に応じて、前記動作基準端子の前記抵抗列に対
する接続関係を決定する複数のスイッチを有するスイッ
チ回路とを備え、 前記スイッチ回路の接続状態により前記内部電圧が調整
可能である内部電圧発生回路において、 前記複数の抵抗の少なくとも一部は抵抗値が異なり、 前記複数のスイッチの一部は抵抗値の異なる抵抗に並列
に配置されていることを特徴とする内部電圧発生回路。 - 【請求項２】 請求項１に記載の内部電圧発生回路であ
って、 前記スイッチは、トランスファーゲートである内部電圧
発生回路。 - 【請求項３】 請求項１に記載の内部電圧発生回路であ
って、 前記選択信号の一部をデコードし、前記複数のスイッチ
のうち前記抵抗に並列に接続された以外のスイッチの導
通／非導通を規定する信号を発生するデコーダを備える
内部電圧発生回路。 - 【請求項４】 請求項１に記載の内部電圧発生回路であ
って、 前記定電位発生回路は、前記一定の電位に相当する中間
レベルとグランドレベルの２つの収束状態を有し、 前記定電位発生回路の出力を一時的に電源電圧レベルに
接続するスイッチ回路と、 前記定電位発生回路の出力を検出し、該出力が所定値以
下の時には前記スイッチ回路を導通させ、前記出力が前
記所定値以上の時には前記スイッチ回路を遮断する信号
を発生する定電位レベル検出回路を備える内部電圧発生
回路。 - 【請求項５】 一定の電位を発生し、該一定の電位に相
当する中間レベルとグランドレベルの２つの収束状態を
有する定電位発生回路と、 前記定電位発生回路の出力を一時的に電源電圧レベルに
接続するスイッチ回路と、 前記定電位発生回路の出力する定電位に応じて内部電圧
を発生する増幅回路と、 該増幅回路の動作基準端子と前記内部電圧の出力端子の
電圧比を規定するフィードバック回路を備える内部電圧
発生回路において、 前記定電位発生回路の出力を検出し、該出力が所定値以
下の時には前記スイッチ回路を導通させ、前記出力が前
記所定値以上の時には前記スイッチ回路を遮断する信号
を発生する定電位レベル検出回路を備えることを特徴と
する内部電圧発生回路。 - 【請求項６】 請求項５に記載の内部電圧発生回路であ
って、 前記定電位レベル検出回路は、 ２個のインバータを有するフリップ・フロップ回路と、 前記２個のインバータの一方の出力ノードをドレインと
し、グランドをソースとするＮチャンネル・トランジス
タとを備え、 前記定電位発生回路の出力が、前記Ｎチャンネル・トラ
ンジスタのゲートに接続される内部電圧発生回路。 - 【請求項７】 請求項６に記載の内部電圧発生回路であ
って、 前記定電位レベル検出回路は、 前記Ｎチャンネル・トランジスタのソースとグランドの
間に直列に接続され、ゲートに内部電圧発生停止信号が
印加される第２のＮチャンネル・トランジスタを備える
内部電圧発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000051336A JP4767386B2 (ja) | 2000-02-28 | 2000-02-28 | 内部電圧発生回路 |
| US09/776,889 US6531914B2 (en) | 2000-02-28 | 2001-02-06 | Internal voltage generation circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000051336A JP4767386B2 (ja) | 2000-02-28 | 2000-02-28 | 内部電圧発生回路 |
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| Publication Number | Publication Date |
|---|---|
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| JP4767386B2 JP4767386B2 (ja) | 2011-09-07 |
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|---|---|---|---|
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| JP2007293545A (ja) * | 2006-04-24 | 2007-11-08 | Toshiba Corp | 電圧発生回路及びこれを備える半導体記憶装置 |
| JP2009003835A (ja) * | 2007-06-25 | 2009-01-08 | Oki Electric Ind Co Ltd | 基準電流発生装置 |
| JP5482961B2 (ja) * | 2011-02-28 | 2014-05-07 | 富士電機株式会社 | 半導体集積回路および半導体物理量センサ装置 |
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| US6876249B2 (en) * | 2002-08-13 | 2005-04-05 | Semiconductor Components Industries, Llc | Circuit and method for a programmable reference voltage |
| KR100545711B1 (ko) * | 2003-07-29 | 2006-01-24 | 주식회사 하이닉스반도체 | 퓨즈트리밍을 이용하여 다양한 레벨의 기준전압을 출력할수 있는 기준전압 발생회로 |
| US7038523B2 (en) | 2003-10-08 | 2006-05-02 | Infineon Technologies Ag | Voltage trimming circuit |
| KR100684063B1 (ko) * | 2004-11-17 | 2007-02-16 | 삼성전자주식회사 | 조절가능한 기준전압 발생회로 |
| KR100586555B1 (ko) * | 2005-01-17 | 2006-06-08 | 주식회사 하이닉스반도체 | 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로 |
| KR100675886B1 (ko) * | 2005-03-29 | 2007-02-02 | 주식회사 하이닉스반도체 | 전압레벨 검출회로 |
| TWI338309B (en) * | 2006-07-17 | 2011-03-01 | Realtek Semiconductor Corp | Trimmer and related trimming method |
| US7436246B2 (en) * | 2007-02-26 | 2008-10-14 | Ana Semiconductor | Pin number reduction circuit and methodology for mixed-signal IC, memory IC, and SOC |
| JP2011053957A (ja) * | 2009-09-02 | 2011-03-17 | Toshiba Corp | 参照電流生成回路 |
| IT1400576B1 (it) * | 2010-06-17 | 2013-06-14 | St Microelectronics Grenoble 2 | Circuito integrato con dispositivo per la variazione del valore di un parametro operativo di un circuito elettronico e con lo stesso circuito elettronico. |
| KR101332102B1 (ko) * | 2012-05-14 | 2013-11-21 | 삼성전기주식회사 | 가변전원의 온도보상 전원전압 출력회로 및 그 방법 |
| TWI646658B (zh) * | 2014-05-30 | 2019-01-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106869A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 定電流回路 |
| KR100190101B1 (ko) * | 1996-10-18 | 1999-06-01 | 윤종용 | 반도체 장치의 내부 전압 변환 회로 |
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| JP3512332B2 (ja) * | 1998-04-07 | 2004-03-29 | 富士通株式会社 | 内部電圧発生回路 |
| JP2000040394A (ja) * | 1998-07-21 | 2000-02-08 | Fujitsu Ltd | 半導体装置 |
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-
2000
- 2000-02-28 JP JP2000051336A patent/JP4767386B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-06 US US09/776,889 patent/US6531914B2/en not_active Expired - Lifetime
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| US8934309B2 (en) | 2011-02-28 | 2015-01-13 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit and semiconductor physical quantity sensor device |
Also Published As
| Publication number | Publication date |
|---|---|
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